用于改善SiGe厚度的均勻性的方法和系統(tǒng)的制作方法
【專利摘要】本發(fā)明公開了一種用于改善SiGe厚度的均勻性的方法和系統(tǒng)。使用一過程以形成保護層來覆蓋半導體材料的兩個區(qū)域之間的小坑。在蝕刻過程中，該保護層保護小坑不被蝕刻掉，并且減少硅(Si)-淺溝槽隔離(STI)基板的材料損失。提供選擇性覆蓋以保護Si-STI基板和Si-STI交界面的高度?？色@得期望的幾何形態(tài)以用于在小坑附近形成具有均勻厚度的硅鍺(SiGe)層。
【專利說明】
用于改善SiGe厚度的均勻性的方法和系統(tǒng)
技術(shù)領(lǐng)域
[0001] 本發(fā)明設(shè)及半導體工藝及器件。
【背景技術(shù)】
[0002] 自從早年德州儀器的化ck 1(1化7博±發(fā)明了集成電路之時起，科學家和工程師已 經(jīng)在半導體器件和工藝方面作出了眾多發(fā)明和改進。近50年來，半導體尺寸已經(jīng)有了明顯 的降低，運導致了不斷增長的處理速度和不斷降低的功耗。迄今為止，半導體的發(fā)展大致遵 循著摩爾定律，摩爾定律大意是指密集集成電路中晶體管的數(shù)量約每兩年翻倍?，F(xiàn)在，半導 體工藝正在朝著20nm W下發(fā)展，其中一些公司正在著手14nm工藝。運里提供一個參考，娃 原子約為0. 2nm，運意味著通過20nm工藝制造出的兩個獨立組件之間的距離僅僅約為一百 個娃原子。
[0003] 半導體器件制造因此變得越來越具有挑戰(zhàn)性，并且朝著物理上可能的極限推進。 華力微電子有限公司"是致力于半導體器件和工藝研發(fā)的領(lǐng)先的半導體制造公司之一。
[0004] 半導體技術(shù)的近期發(fā)展之一是將娃錯（SiGe)用在半導體制造中。例如，SiGe可 被用于制造具有可調(diào)帶隙的互補金屬-氧化物-半導體（CM0巧。對于基于SiGe的工藝，盡 管已經(jīng)有一些常規(guī)技術(shù)，很遺憾運些技術(shù)出于W下提出的原因都是不足的。因此，需要改善 的方法和系統(tǒng)。 陽0化]附圖簡述
[0006] 結(jié)合W下附圖描述本公開：
[0007] 圖1圖解在娃（Si)-淺溝槽隔離（STI)交界處具有缺陷的娃上錯 (germanium-on-silicon)生長的示例性橫截面的掃描電子顯微鏡圖像。
[0008] 圖2圖解在Si-STI交界處有缺陷的娃上錯生長的橫截面掃描電子顯微鏡圖像的 另一示例。
[0009] 圖3圖解用于改善娃-錯（SiGe)厚度的均勻性的過程的實施例的流程圖。
[0010] 圖4根據(jù)一個實施例圖解在Si-STI交界的拐角處嵌入有小坑（divot)區(qū)域的基 板的橫截面。
[0011] 圖5A根據(jù)一個實施例圖解對應于圖3中的步驟310在基板頂部添加的流體保護 層。
[0012] 圖5B根據(jù)一個實施例圖解在對應圖3中的步驟330的蝕刻過程之后覆蓋該小坑 區(qū)域的保護蓋。
[0013] 圖5C根據(jù)一個實施例圖解對應于圖3中的步驟340在經(jīng)蝕刻的基板頂部添加的 介電層。
[0014] 圖5D根據(jù)一個實施例圖解對應于圖3中的步驟360用于移除保護蓋的一部分并 在娃區(qū)域形成溝槽的凹槽干法蝕刻。
[0015] 通過參考W下附圖可W進一步理解各種實施例的性質(zhì)和優(yōu)勢。在附圖中，類似組 件或特征可具有相同的附圖標記。此外，同一類型的各種組件可通過加在附圖標記之后的 破折號和第二標記來區(qū)分，第二標記可在該些類似組件之間作出區(qū)分。若在說明書中僅使 用了第一附圖標記，則該描述適用于具有相同第一附圖標記的運些類似組件中的任何組 件，而不論第二附圖標記如何。

【發(fā)明內(nèi)容】

[0016] 根據(jù)本發(fā)明的一方面，提供一種用于處理半導體基板的方法，該方法包括：提供包 括第一區(qū)域和第二區(qū)域的半導體基板，該第一區(qū)域包括娃材料，該第二區(qū)域包括二氧化娃 材料，該第一區(qū)域和第二區(qū)域共有一小坑區(qū)域；形成覆蓋該半導體基板并填充到該小坑區(qū) 域中的流體保護層；使該流體保護層硬化；使用第一蝕刻劑部分地移除硬化的保護層而不 移除覆蓋該小坑區(qū)域的保護蓋；形成覆蓋該半導體基板和該保護蓋的介電層；使用第二蝕 刻劑移除該介電層和該保護蓋的第一部分；W及使用第Ξ蝕刻劑在該第一區(qū)域形成溝槽并 移除該保護蓋的第二部分。
[0017] 根據(jù)本發(fā)明的另一方面，還提供了一種用于處理半導體基板的方法，該方法包括 提供娃基板，該娃基板具有第一區(qū)域；限定隔離區(qū)域；在該隔離區(qū)域形成淺溝槽；沉積第一 材料W形成第二區(qū)域，該第二區(qū)域與該第一區(qū)域共有一小坑；形成覆蓋該半導體基板并填 充到該小坑區(qū)域中的流體保護層；使該流體保護層硬化；使用第一蝕刻劑部分地移除硬化 的保護層而不移除覆蓋該小坑區(qū)域的保護蓋；形成覆蓋該半導體基板和該保護蓋的介電 層；使用第二蝕刻劑移除該介電層和該保護蓋的第一部分；使用第Ξ蝕刻劑在該第一區(qū)域 形成溝槽并移除該保護蓋的第二部分。
[0018] 根據(jù)本發(fā)明的再一方面，還提供了一種用于處理半導體基板的方法，該方法包括 提供包括第一區(qū)域和第二區(qū)域的半導體基板，該第一區(qū)域包括娃材料且具有頂表面，該第 二區(qū)域包括二氧化娃材料，該第一區(qū)域和第二區(qū)域共有一小坑區(qū)域，該小坑區(qū)域位于該頂 表面附近；形成覆蓋該半導體基板并填充到該小坑區(qū)域中的保護層；使用第一蝕刻劑部分 地移除該保護層而不移除覆蓋該小坑區(qū)域的保護蓋；形成覆蓋該半導體基板和該保護蓋的 介電層；使用第二蝕刻劑移除該介電層和該保護蓋的第一部分；使用第Ξ蝕刻劑在該第一 區(qū)域形成溝槽并移除該保護蓋的第二部分；W及生長外延層W填充該溝槽高出該頂表面水 平面，該頂表面在該外延層鄰域內(nèi)基本成水平，其中該鄰域小于5nm。
【具體實施方式】
[0019] 本發(fā)明設(shè)及半導體工藝及系統(tǒng)。根據(jù)特定實施例，在溝槽區(qū)域上形成材料保護層， 并且該保護層在諸如等離子體蝕刻之類的后續(xù)工藝期間維持器件幾何形態(tài)（geometry)。還 提供了其他實施例。
[0020] W下描述僅提供一個或多個優(yōu)選的示例性實施例，而不是要限制所公開內(nèi)容的范 圍、適用性或配置。而且，接下來關(guān)于優(yōu)選的示例性實施例的描述將使本領(lǐng)域技術(shù)人員能夠 實現(xiàn)一優(yōu)選的示例性實施例。應理解可在各元素的功能和安排上做出各種改動而不會背離 在所附權(quán)利要求中所闡述的精神實質(zhì)和范圍。
[0021] 本發(fā)明設(shè)及半導體工藝及器件。更具體地，本發(fā)明的實施例提供一種形成保護層 W覆蓋半導體材料的兩個區(qū)域之間的"小坑（divot)"的工藝。在后續(xù)工藝期間，該保護層 保護該小坑不被蝕刻掉。稍后在該小坑附近形成SiGe層時，可獲得所希望的幾何形態(tài)。還 提供了其他實施例。在實施例中，本發(fā)明提供一選擇性覆蓋W保護Si-STI交界面的高度。
[0022] 作為示例，SiGe技術(shù)是指利用SiGe材料來改善器件性能的半導體器件和工藝。例 如，SiGe可被用在異質(zhì)結(jié)雙極性晶體管（皿T)中，皿T相比于用來實現(xiàn)通信電路的常規(guī)娃雙 極性和娃CMOS提供了許多優(yōu)勢。眾多特征的其中一個特征在于，Ge材料在運些器件中的 使用改善了器件性能。然而，SiGe器件和工藝極具挑戰(zhàn)性。具體而言，在Si上生長晶格匹 配的SiGe合金存在困難。在Si-STI界面上均勻生長SiGe是所期望的，因為其提升了 CMOS 器件的性能。例如，用于制造 CMOS和其他類型器件的SiGe工藝可包括邏輯口圖案化的各 種滯留，諸如45/40nm、32/28nm、W及<22nm，并且維持邏輯口圖案和幾何形態(tài)非常重要。
[0023] 圖1示出在Si-STI交界處有缺陷的娃上錯生長的示例性橫截面透射電子顯微鏡 法（TEM)圖像100。STI區(qū)域120被用于減少或防止相鄰的半導體器件組件（諸如Si區(qū)域 130)之間的電流漏泄。圓圈110顯示STI區(qū)域120和Si區(qū)域130之間的交界區(qū)域。作為 示例，STI區(qū)域120和Si區(qū)域130之間的交界區(qū)域可被稱為如上所述的"小坑"。在交界區(qū) 域110,所期望的幾何形態(tài)是具有干凈的拐角（例如，具有基本直角的拐角）和邊緣，其中娃 區(qū)域130的表面基本成水平。遺憾的是，如圖1中所示的器件幾何形態(tài)不太令人滿意，因為 紅色圓圈110附近的娃區(qū)域130具有倒角，運主要是因為過分地蝕刻和/或其他工藝，如下 所述。例如，SiGe生長過程需要制備步驟，諸如氮化娃（SiN)沉積、光蝕刻、凹槽蝕刻、去除 光刻膠、濕法工藝清潔等等。運些過程導致薄STI結(jié)或薄Si-STI交界，諸如圖1中紅色圓 圈110所指示的區(qū)域。由于異質(zhì)的Si-STI交界和基板的不良表面型態(tài)，制備附加的（諸） SiGe層變得困難。Si-STI交界附近的缺陷可能導致在離子注入和娃化物形成過程之后出 現(xiàn)電流漏泄。另外，如圖1中所示的不良幾何形態(tài)也可能導致較差的性能。
[0024] 參照圖2,示出了在Si-STI交界處有缺陷的娃上錯生長的橫截面TEM圖像200的 另一示例。在凹槽蝕刻過程中，SiN在蝕刻過程結(jié)束之前可被剝離（在此期間一些或所有 SiN層可被移除），某些位置的SiN的損失可能最終導致Si損失并導致后續(xù)較慢的SiGe生 長，由此導致不穩(wěn)定的器件。
[00巧]SiGe生長的局部不良的均勻性主要是因為Si厚度的不良的均勻性。特別有兩種 過程會導致Si (諸如區(qū)域210)的不良的均勻性和幾何形態(tài)。例如，一種過程是SiGe生長 的預處理過程，另一過程是凹槽蝕刻過程。例如，提供Si作為基板材料。在一個或更多個 步驟中，執(zhí)行蝕刻W形成溝槽，Ge材料可從溝槽生長。可用HC1材料來執(zhí)行蝕刻過程，運被 用于SiGe生長的預處理過程。更具體而言，HC1的蒸汽用作蝕刻劑常與Si反應從而在并非 所期望的區(qū)域消耗一定量的Si。已經(jīng)有一些常規(guī)技術(shù)可用于解決此問題，但是它們皆有不 足。例如，盡管此問題可通過限制肥1的使用來改善，但是運也可能增加位錯缺陷的風險。 另一技術(shù)是減少蝕刻時間，但是蝕刻殘余物可能因此而留在基板上。因此，需要用于減少Si 損失和改善基板的均勻性W進行SiGe生長的新型工藝，運正是本發(fā)明的實施例所提供的。 [00%] 給出W下描述W使得本領(lǐng)域技術(shù)人員能夠?qū)嵤┖褪褂帽景l(fā)明并將其結(jié)合到具體 應用背景中。各種變型、W及在不同應用中的各種用法對于本領(lǐng)域技術(shù)人員將是容易顯見 的，并且本文定義的一般性原理可適用于范圍廣闊的實施例。由此，本發(fā)明并不限于本文中 給出的實施例，而是應被授予與本文中公開的原理和新穎性特征相一致的最廣義的范圍。
[0027] 在W下詳細描述中，闡述了許多特定細節(jié)W提供對本發(fā)明的更透徹理解。然而，對 于本領(lǐng)域技術(shù)人員顯而易見的是，本發(fā)明的實踐可不必局限于運些具體細節(jié)。換言之，公知 的結(jié)構(gòu)和器件w框圖形式示出而沒有詳細顯示，w避免淡化本發(fā)明的發(fā)明點。
[0028] 請讀者注意與本說明書同時提交的且對公眾查閱本說明書開放的所有文件及文 獻，且所有運樣的文件及文獻的內(nèi)容W參考方式并入本文。除非另有明確說明，否則本說明 書（包含任何所附權(quán)利要求、摘要和附圖）中所掲示的所有特征皆可由用于達到相同、等效 或類似目的的可替代特征來替換。因此，除非另有明確說明，否則所公開的每一個特征僅是 一組等效或類似特征的一個示例。
[0029] 而且，權(quán)利要求中未明確表示"用于執(zhí)行特定功能的裝置"、或"用于執(zhí)行特定功能 的步驟"的任意組件皆不應被理解為如3抓SC第112章節(jié)第6段中所規(guī)定的"裝置"或"步 驟"條款。特別地，在此處的權(quán)利要求中使用的步驟"或的動作"并不表示設(shè) 及3抓SC§ 112第6段的規(guī)定。
[0030] 注意，在使用到的情況下，標志左、右、前、后、頂、底、正、反、順時針和逆時針僅僅 是出于方便的目的所使用的，而并不暗示任何具體的固定方向。事實上，它們被用于反映對 象的各個部分之間的相對位置和/或方向。
[0031] 還應注意，各個實施例可能是作為過程來描述的，而過程被描繪為流程圖、流圖、 數(shù)據(jù)流圖、結(jié)構(gòu)圖或框圖。盡管流程圖會把各操作描述為順序過程，但是運些操作中有許多 可W并行或并發(fā)執(zhí)行。另外，運些操作的次序可W被重新編排。一個過程在其操作完成時 終止，但是可能具有未包括在圖中的附加步驟。過程可W對應于方法、函數(shù)、規(guī)程、子例程、 子程序等。當過程對應于函數(shù)時，其終止可對應于該函數(shù)返回到調(diào)用函數(shù)或主函數(shù)。
[0032] 參照圖3,示出了用于改善SiGe厚度的均勻性的過程的實施例的流程圖。此示圖 僅是示例，不應該不當?shù)叵拗茩?quán)利要求的范圍。本領(lǐng)域技術(shù)人員將認識到有許多變體、替換 方案、W及變型。作為示例，圖3中的步驟可增加、移除、替換、重新安排、修改、重復、和/或 重疊，并且不應該不當?shù)叵拗茩?quán)利要求的范圍。更具體地，本發(fā)明的實施例提供一種形成保 護層W覆蓋半導體材料的兩個區(qū)域之間的"小坑（divot)"的工藝。關(guān)于每個步驟的層布局 的橫截面在下文結(jié)合圖4和圖5A-D進行了更詳細的解釋。注意，流程圖中的步驟設(shè)及改善 SiGe厚度的均勻性W及減少Si的損失，并且還執(zhí)行了其他過程和步驟。
[0033] 該過程的所繪出的運部分始于步驟310,其中在具有STI區(qū)域120和Si區(qū)域130 的基板上旋涂流體保護層。對于該流體保護層材料，可單獨或組合使用一種或更多種材料， 諸如碳材料、碳有機混合材料、Si有機混合材料、本體聚合物、MEH-PPV、聚（乙締二氧嚷吩） (P邸0T)、陽D0T:PSS、BizTes、BizSes、訊2了63、C0S2等等。除了旋涂，還可W使用其他方法， 諸如浸涂、共蒸發(fā)法、熱噴涂等等。關(guān)于旋涂過程可單獨或組合使用不同的旋轉(zhuǎn)速度，諸如 500巧m、1000巧m、1500巧m等等。例如，圖5A示出了流體保護層。
[0034] 在步驟320,烘烤該流體保護層。在某些實現(xiàn)中，烘烤時間約為2到10分鐘，W及 烘烤溫度約為200到300攝氏度。應領(lǐng)會，烘烤參數(shù)取決于需要烘干的流體的具體類型、熱 預算和/或其他因素。此步驟被用于進一步烘干或硬化流體保護層W保護Si-STI交界處 的小坑。例如，一旦經(jīng)過烘烤，該流體保護層基本成為固體保護層。
[0035] 在步驟330使用第一蝕刻過程來蝕刻該保護層。例如，"第一蝕刻過程"是指在 步驟330執(zhí)行的蝕刻過程，應理解在該第一蝕刻過程之前或之后可執(zhí)行其他蝕刻過程。在 實施例中，Lam Kiyo"蝕刻腔室被用于第一蝕刻過程。在另一實施例中，Lam 2300Versys Kiyo .4.5?多晶娃蝕刻/微波去膠系統(tǒng)（Poly Eltch/Microwave strip System)被用于第一 蝕刻過程。在第一蝕刻過程中，保護小坑的固體保護層（經(jīng)烘烤和烘干的流體保護層）區(qū) 域得W保持，而STI區(qū)域120和Si區(qū)域130上的固體保護層被蝕刻掉。稍后在該小坑附近 形成SiGe層時，可獲得所希望的幾何形態(tài)。應領(lǐng)會，部分的固體保護層材料沉積到該小坑 中，運些部分在第一蝕刻過程期間未被蝕刻掉。例如，圖5B圖解位于小坑內(nèi)的保護層部分。
[0036] 在步驟340,沉積介電層。應領(lǐng)會可在步驟340的介電層沉積之前執(zhí)行其他步驟， 諸如光刻、蝕刻、開溝槽W及其他過程。取決于應用，SiN、Al2〇3、ZnO、Si〇2、MoS2、Hf〇2、TaSi〇x 等等可單獨或組合用于介電層。用于沉積介電層的方法可W是原子層沉積（ALD)、氣相沉 積、化學氣相沉積（CVD)、金屬有機CVD (M0CVD)、等離子體增強CVD (PECVD)、瓣射沉積、支 持離子混合/鍛敷束的沉積、等離子體輔助ALD、溶液沉積、氧PEALD、氣相外延、液相外延 (LP巧、脈沖激光沉積（PLD)等等。例如，圖5C中圖解了介電層的沉積。注意，當沉積介電 材料時，保護層仍然位于小坑處。
[0037] 在步驟350,通過光掩模使該介電層暴露于UV光，該光掩模定義用于進一步的蝕 刻過程的凹槽區(qū)域。在步驟360,利用軟等離子體蝕刻過程通過凹槽蝕刻來移除介電層。作 為示例，步驟360可包括使用第二蝕刻過程移除介電層和保護層的第一部分的步驟、W及 使用第Ξ蝕刻過程移除保護層的第二部分并在Si區(qū)域130形成溝槽的步驟。應領(lǐng)會，位于 小坑區(qū)域的保護層材料部分很好地實現(xiàn)了其功能，因為在蝕刻過程360期間維持了 STI區(qū) 域和Si的幾何形態(tài)。更具體而言，在小坑處沒有保護層材料的情況下，在步驟360執(zhí)行的 等離子體蝕刻過程將既移除掉介電材料又移除掉部分STI和Si材料，由此產(chǎn)生如圖1中所 示的不理想的幾何形態(tài)。
[0038] 參照圖4,示出了在Si-STI交界的拐角處嵌入有小坑區(qū)域410的基板的橫截面。 此示圖僅是示例，不應該不當?shù)叵拗茩?quán)利要求的范圍。本領(lǐng)域技術(shù)人員將認識到會有許多 變體、替換方案、W及變型。例如，術(shù)語"小坑"包括但不限于Si-STI交界的拐角處的凹槽 組織。特別地，半導體的小坑及其幾何形態(tài)可影響結(jié)電流漏泄W及成品器件的性能。作為 示例，SiGe的生長被用于說明本發(fā)明的通過形成保護層W覆蓋娃區(qū)域130和STI區(qū)域120 之間的小坑的實施例。兩種半導體材料之間的交界面可在形成該交界面的拐角處具有小 坑，W及本發(fā)明的各種實施例可被應用來獲得基板的期望幾何形態(tài)，W便除了生長SiGe外 還可生長用于各種目的的材料。在實施例中，Si區(qū)域130可被稱為有源區(qū)（AA)。
[0039] 參照圖5A，對應圖3中的步驟310,詳細示出了沉積在基板頂部的流體保護層510。 此示圖僅是示例，不應該不當?shù)叵拗茩?quán)利要求的范圍。本領(lǐng)域技術(shù)人員將認識到會有許多 變體、替換方案、W及變型。該流體保護層510具有良好的移動性W填充小坑區(qū)域410。例 如，可通過W高于200攝氏度的溫度進行烘烤來使流體保護層510硬化。在實施例中，流體 保護層510由約5nm到30nm的厚度表征。特別地，流體保護層的厚度與小坑的尺寸有關(guān)。 應領(lǐng)會，約5nm到30nm的厚度實際上填滿了小坑。額外的厚度可能導致額外的處理時間。 當Si區(qū)域130的厚度不同于STI區(qū)域120的厚度時，流體保護層510在STI區(qū)域120頂部 沉積約5nm到30nm的厚度。小坑區(qū)域410完全被流體保護層510填滿。在實施例中，通過 在基板的頂表面上噴涂含碳液體來形成該流體保護層，小坑位于SI-STI交界的上部拐角 處附近。應領(lǐng)會，在流體不過于自由或稀疏的情況下，選擇特定黏度的流體保護層W確保有 足夠的流量使流體填充到小坑中。在特定實施例中，流體保護層包括用于底部抗反射涂敷 度ARC)、或旋涂碳（SOC)或有機介電層（ODL)的碳材料。
[0040] 參照圖5B，對應于圖3的步驟33,詳細示出了在第一蝕刻過程之后覆蓋小坑區(qū)域 410的保護蓋層520。此示圖僅是示例，不應該不當?shù)叵拗茩?quán)利要求的范圍。本領(lǐng)域技術(shù)人 員將認識到會有許多變體、替換方案、W及變型。例如，第一蝕刻過程包括與娃材料基本不 發(fā)生反應的蝕刻劑。在實施例中，可通過包括N2、H2、C〇2、Ar和/或化材料的蝕刻劑使用具 有低蝕刻速率的等離子體蝕刻。在第一蝕刻過程之后，小坑區(qū)域410處的保護蓋位于Si區(qū) 域130的高度和STI區(qū)域120的高度之間，具有范圍從約5皿到約10皿的高度。通過烘烤 過程形成硬化的保護蓋層520。例如，在約200到300攝氏度的溫度下執(zhí)行烘烤過程達到約 2分鐘到10分鐘的持續(xù)時間。應領(lǐng)會，小坑410處的保護蓋層520可有助于防止或減少后 續(xù)過程（諸如等離子體蝕刻）中的Si材料損失。
[0041] 參照圖5C，對應圖3中的步驟340,詳細示出了位于經(jīng)蝕刻的基板頂部的介電層 530。此示圖僅是示例，不應該不當?shù)叵拗茩?quán)利要求的范圍。本領(lǐng)域技術(shù)人員將認識到會有 許多變體、替換方案、W及變型。在一實施例中，介電層530包括二氧化娃和/或氮化娃材 料。在各種實現(xiàn)中，SiN、Al2〇3、化〇、51〇2、]?〇52、冊〇2、化51化等等可單獨或組合用于介電層， 該介電層可通過第二蝕刻過程被移除。用于沉積介電層的方法可包括原子層沉積（ALD)、氣 相沉積、化學氣相沉積（CVD)、金屬有機CVD(MOCVD)、等離子體增強CVD(PECVD)、瓣射沉積、 支持離子混合/鍛敷束的沉積、等離子體輔助ALD、溶液沉積、氧PEALD、氣相外延、液相外延 (LP巧、脈沖激光沉積（PLD)等等。
[0042] 參照圖抓，對應于圖3中的步驟360,詳細示出了用于移除保護蓋的一部分并在娃 區(qū)域形成溝槽的凹槽干法蝕刻。此示圖僅是示例，不應該不當?shù)叵拗茩?quán)利要求的范圍。本 領(lǐng)域技術(shù)人員將認識到會有許多變體、替換方案、W及變型。在該凹槽干法蝕刻過程期間， 保護蓋層520保護小坑不被進一步蝕刻。保護蓋層520的第二部分使用該凹槽干法蝕刻過 程或第Ξ蝕刻過程被移除，該凹槽干法蝕刻過程或第Ξ蝕刻過程也在Si區(qū)域130形成溝槽 560。稍后在該小坑附近形成SiGe層時，可獲得所希望的幾何形態(tài)。在一實施例中，蝕刻過 程還包括形成覆蓋STI區(qū)域120的外延材料層。溝槽的頂表面在外延層小于5nm厚度的領(lǐng) 域內(nèi)基本成水平。外延層包括高于頂表面水平面的暴露區(qū)域，該暴露區(qū)域由lOnm至20nm 的高度所表征。該第二蝕刻過程可包括含有肥1材料的蝕刻劑。
[0043] 在實施例中，Lam Kiyo''蝕刻腔室被用于第一蝕刻過程。在另一實施例中， Lam 2300Versys Kiy〇45@ 多晶娃蝕刻 / 微波去膠系統(tǒng)（Poly 化ch/Microwave Strip System)被用于第一蝕刻過程。在一些實施例中，用于凹槽干法蝕刻、第一蝕刻、第二蝕刻 和/或第Ξ蝕刻的方法可使用原子層沉積（ALD)、氣相沉積、化學氣相沉積（CVD)、金屬有機 CVD(MOCVD)、等離子體增強CVD(PECVD)、瓣射沉積、支持離子混合/鍛敷束的沉積、等離子 體輔助ALD、溶液沉積、氧PEALD、氣相外延、液相外延（LP巧、脈沖激光沉積（PLD)等等來執(zhí) 行。
[0044] 盡管上文是對特定實施例的全面描述，但是也可使用各種變型、替換構(gòu)造和等效 方案。因此，上述描述和說明不應當被解釋為限制由所附權(quán)利要求限定的本發(fā)明的范圍。
【主權(quán)項】
1. 一種用于處理半導體基板的方法，所述方法包括： 提供包括第一區(qū)域和第二區(qū)域的半導體基板，所述第一區(qū)域包括硅材料，所述第二區(qū) 域包括二氧化硅材料，所述第一區(qū)域和第二區(qū)域共有一小坑區(qū)域； 形成覆蓋所述半導體基板并填充所述小坑區(qū)域的流體保護層； 使所述流體保護層硬化； 使用第一蝕刻劑部分地移除硬化的保護層而不移除覆蓋所述小坑區(qū)域的保護蓋； 形成覆蓋所述半導體基板和所述保護蓋的介電層； 使用第二蝕刻劑移除所述介電層和所述保護蓋的第一部分；以及 使用第三蝕刻劑在所述第一區(qū)域形成溝槽并移除所述保護蓋的第二部分。2. 如權(quán)利要求1所述的方法，其特征在于，所述第一區(qū)域和所述第二區(qū)域共有一側(cè)壁， 所述小坑位于所述第一區(qū)域和所述第二區(qū)域的拐角處。3. 如權(quán)利要求1所述的方法，其特征在于，所述流體保護層包括從下列材料中選出的 材料：底部抗反射涂敷（BARC)、旋涂碳（SOC)、和有機介電層（ODL)。4. 如權(quán)利要求1所述的方法，其特征在于，所述流體保護層由約5nm到30nm的厚度表 征。5. 如權(quán)利要求1所述的方法，其特征在于，所述流體保護層是通過在半導體基板的頂 表面上噴涂含碳液體形成的，所述小坑位于所述頂表面附近。6. 如權(quán)利要求1所述的方法，其特征在于，所述硬化的保護層是通過烘烤過程形成的， 所述烘烤過程是在約200到300攝氏度的溫度下執(zhí)行約2分鐘到10分鐘的持續(xù)時間。7. 如權(quán)利要求1所述的方法，其特征在于，所述硬化的保護層通過蝕刻過程來移除，所 述第一蝕刻劑包括N2、H 2、C02、Ar和/或He材料。8. 如權(quán)利要求7所述的方法，其特征在于，所述第一蝕刻劑與硅材料基本不反應。9. 如權(quán)利要求7所述的方法，其特征在于，蝕刻過程被設(shè)置為在檢測到所述半導體基 板的表面時停止。10. 如權(quán)利要求1所述的方法，其特征在于，所述第一蝕刻劑基本為氣態(tài)。11. 如權(quán)利要求1所述的方法，其特征在于，所述介電層包括二氧化硅和/或氮化硅材 料。12. 如權(quán)利要求1所述的方法，其特征在于，還包括形成覆蓋所述溝槽的外延材料層。13. 如權(quán)利要求1所述的方法，其特征在于，所述第二蝕刻劑包括HC1材料。14. 一種用于處理半導體基板的方法，所述方法包括： 提供硅基板，所述硅基板具有第一區(qū)域； 限定隔離區(qū)域； 在所述隔離區(qū)域形成淺溝槽； 沉積第一材料以形成第二區(qū)域，所述第二區(qū)域與所述第一區(qū)域共有一小坑； 形成覆蓋所述半導體基板并填充所述小坑區(qū)域的流體保護層； 使所述流體保護層硬化； 使用第一蝕刻劑部分地移除硬化的保護層而不移除覆蓋所述小坑區(qū)域的保護蓋； 形成覆蓋所述半導體基板和所述保護蓋的介電層； 使用第二蝕刻劑移除所述介電層和所述保護蓋的第一部分； 使用第三蝕刻劑在所述第一區(qū)域形成溝槽并移除所述保護蓋的第二部分。15. 如權(quán)利要求14所述的方法，其特征在于，所述第一材料包括二氧化硅和/或氮化硅 材料。16. 如權(quán)利要求14所述的方法，其特征在于，還包括清潔所述溝槽的表面。17. 如權(quán)利要求14所述的方法，其特征在于，所述硬化的保護層包括有機材料。18. -種用于處理半導體基板的方法，所述方法包括： 提供包括第一區(qū)域和第二區(qū)域的半導體基板，所述第一區(qū)域包括硅材料且具有頂表 面，所述第二區(qū)域包括二氧化硅材料，所述第一區(qū)域和第二區(qū)域共有一小坑區(qū)域，所述小坑 區(qū)域位于所述頂表面附近； 形成覆蓋所述半導體基板并填充到所述小坑區(qū)域中的保護層； 使用第一蝕刻劑部分地移除所述保護層而不移除覆蓋所述小坑區(qū)域的保護蓋； 形成覆蓋所述半導體基板和所述保護蓋的介電層； 使用第二蝕刻劑移除所述介電層和所述保護蓋的第一部分； 使用第三蝕刻劑在所述第一區(qū)域形成溝槽并移除所述保護蓋的第二部分；以及 生長外延層以填充所述溝槽高出所述頂表面水平面，所述頂表面在所述外延層鄰域內(nèi) 基本成水平，其中所述外延層鄰域小于5nm。19. 如權(quán)利要求18所述的方法，其特征在于，所述外延層包括SiGe材料。20. 如權(quán)利要求18所述的方法，其特征在于，所述外延層包括高于所述頂表面水平面 的暴露區(qū)域，所述暴露區(qū)域由l〇nm至20nm的高度所表征。
【文檔編號】H01L21/762GK105869991SQ201510035496
【公開日】2016年8月17日
【申請日】2015年1月23日
【發(fā)明人】李全波, 黃君, 孟祥國
【申請人】上海華力微電子有限公司