用于控制耗盡型晶體管的方法和電路的制作方法
【專利摘要】在描述的示例中，第一晶體管具有：漏極，其耦合于耗盡型晶體管的源極；源極，其耦合于第一電壓節(jié)點(diǎn)；以及柵極，其耦合于控制節(jié)點(diǎn)。第二晶體管具有：漏極，其耦合于所述耗盡型晶體管的柵極；源極，其耦合于所述第一電壓節(jié)點(diǎn)；以及柵極，其通過(guò)至少一個(gè)第一邏輯裝置耦合于輸入節(jié)點(diǎn)。第三晶體管具有：漏極，其耦合于所述耗盡型晶體管的柵極；源極，其耦合于第二電壓節(jié)點(diǎn)；以及柵極，其通過(guò)至少一個(gè)第二邏輯裝置耦合于所述輸入節(jié)點(diǎn)。
【專利說(shuō)明】用于控制耗盡型晶體管的方法和電路
[0001] 本申請(qǐng)通常設(shè)及電子電路，W及特別設(shè)及用于控制耗盡型晶體管的方法和電路。
【背景技術(shù)】
[0002] 在很多情況，耗盡型（"d型"）晶體管，例如氮化嫁（"GaN")高電子遷移率晶體管 ("肥MT")和碳化娃（"SiC")結(jié)型柵場(chǎng)效應(yīng)晶體管（"JFET")，具有優(yōu)于增強(qiáng)型（"e型"）晶體管 的開(kāi)關(guān)性能。然而，在一些功率電子電路實(shí)施中，通常地"接通"d型晶體管(例如，其Vgs = 〇V 的晶體管）可引起對(duì)安全的關(guān)注。相比之下，通常地"斷開(kāi)"e型晶體管可幫助充分地防止跨 導(dǎo)(例如短路)響應(yīng)于確定的故障狀況。

【發(fā)明內(nèi)容】

[0003] 在描述的示例中，第一晶體管具有:漏極，其禪合于耗盡型晶體管的源極;源極，其 禪合于第一電壓節(jié)點(diǎn)；W及柵極，其禪合于控制節(jié)點(diǎn)。第二晶體管具有:漏極，其禪合于所述 耗盡型晶體管的柵極;源極，其禪合于所述第一電壓節(jié)點(diǎn)；W及柵極，其通過(guò)至少一個(gè)第一 邏輯裝置禪合于輸入節(jié)點(diǎn)。第Ξ晶體管具有:漏極，其禪合于所述耗盡型晶體管的柵極;源 極，其禪合于第二電壓節(jié)點(diǎn)；W及柵極，其通過(guò)至少一個(gè)第二邏輯裝置禪合于所述輸入節(jié) 點(diǎn)。
【附圖說(shuō)明】
[0004] 圖1是示例實(shí)施例的電路的電子電路原理圖。
【具體實(shí)施方式】
[0005] 圖1是示例實(shí)施例的電路100的電子電路原理圖。如圖1所示，高電壓d型晶體管 102,例如GaN肥MT，與低電壓e型N陽(yáng)Tr'LV開(kāi)關(guān)"）104串聯(lián)連接。在第一示例中，LV開(kāi)關(guān)104 是離散的。在第二示例中，LV開(kāi)關(guān)104與另外的元件結(jié)合(例如與驅(qū)動(dòng)電路105結(jié)合）。
[0006] d型晶體管102的漏極連接到電壓輸出節(jié)點(diǎn)V0UT，其電壓范圍可達(dá)600伏特(或超 過(guò)）。(1型晶體管102的源極連接到LV開(kāi)關(guān)104的漏極。LV開(kāi)關(guān)104的源極連接到電壓參考節(jié) 點(diǎn)，例如接地節(jié)點(diǎn)GND，其電壓為0伏特。在至少一個(gè)示例中，接地節(jié)點(diǎn)GND連接到本地接地而 不是全局接地。
[0007] LV開(kāi)關(guān)104: (a)接通用于正常操作，W便η溝道金屬氧化物半導(dǎo)體（"NM0S")開(kāi)關(guān)動(dòng) 力在正常操作期間充分地從電路100的全部開(kāi)關(guān)動(dòng)力移除；W及(b)為了安全斷開(kāi)(例如裝 置保護(hù)），作為對(duì)一個(gè)或更多檢測(cè)的故障狀況(例如在啟動(dòng)期間）的響應(yīng)。運(yùn)類故障狀況的示 例是欠壓，過(guò)壓，過(guò)流，W及過(guò)溫。
[000引例如，響應(yīng)于+12V，+5V和-12V的節(jié)點(diǎn)的電壓，欠壓鎖定Γυ化爐）電路106檢測(cè)：（a) 欠壓狀況是否存在或不存在；W及（b)過(guò)壓狀況是否存在或不存在。響應(yīng)于運(yùn)樣的檢測(cè)， UVL0電路106在PG00D線路上輸出信號(hào)到AND口 108和AND口 110各自的第一輸入。相應(yīng)地，響 應(yīng)于UVL0電路106既不檢測(cè)欠壓狀況也不檢測(cè)過(guò)壓狀況，PG00D線路上來(lái)自UVL0電路106的 信號(hào)具有二進(jìn)制邏輯1("真"）態(tài)。相反地，響應(yīng)于UVLO電路106檢測(cè)欠壓狀況或過(guò)壓狀況， PG00D線路上來(lái)自UVL0電路106的信號(hào)具有二進(jìn)制邏輯0Γ假"）態(tài)。
[0009] 同樣地，響應(yīng)于LV開(kāi)關(guān)104的柵極電壓和LV開(kāi)關(guān)104的漏極電壓，過(guò)流保護(hù)（"0CP") 過(guò)溫保護(hù)（"0TP")電路112檢測(cè)：（a)過(guò)流狀況是否存在或不存在；W及(b)過(guò)溫狀況是否存 在或不存在。響應(yīng)于運(yùn)樣的檢測(cè)，0CP0TP電路112在/FA化T線路上輸出信號(hào)到AND 口 108和 ANDH 110各自的第二輸入。相應(yīng)地，響應(yīng)于0CP 0TP電路112既不檢測(cè)過(guò)流狀況也不檢測(cè)過(guò) 溫狀況，/FA化T線路上來(lái)自0CP 0TP電路112的信號(hào)具有二進(jìn)制邏輯1Γ真"=無(wú)故障)態(tài)。相 反地，響應(yīng)于0CP 0TP電路112檢測(cè)過(guò)流狀況或過(guò)溫狀況，/FA化T線路上來(lái)自0CP 0TP電路 112的信號(hào)具有二進(jìn)制邏輯0Γ假"=故障)態(tài)。0CP 0TP電路112和UVL0電路106是故障檢測(cè) 電路的示例。
[0010] AND Π 110的輸出通過(guò)緩沖器114禪合于控制節(jié)點(diǎn)115?？刂乒?jié)點(diǎn)115禪合于LV開(kāi)關(guān) 104的柵極。相應(yīng)地，如果PG00D線路上的信號(hào)有真態(tài)，W及如果/FAULT線路上的信號(hào)有真 態(tài)，那么AND口 110的輸出有真態(tài)，W及LV開(kāi)關(guān)104接通用于正常操作。相反地，如果PG00D線 路上的信號(hào)有假態(tài)，或者如果/FAULT線路上的信號(hào)有假態(tài)，那么ANDH110的輸出有假態(tài)，W 及LV開(kāi)關(guān)104為了安全斷開(kāi)，作為對(duì)一個(gè)或更多那些檢測(cè)的故障狀況的響應(yīng)。
[00川同樣地，ANDHlOS的輸出通過(guò)反相器116禪合于η溝道場(chǎng)效應(yīng)晶體管（"NFET")118 的柵極。NFET 118的源極連接到接地節(jié)點(diǎn)GND，W及NFET118的漏極連接到FAULT節(jié)點(diǎn)。相 應(yīng)地，如果PG00D線路上的信號(hào)有真態(tài)，W及如果/FAULT線路上的信號(hào)有真態(tài)，那么AND口 108的輸出有真態(tài)，因此NFET 118斷開(kāi)。相反地，如果PG00D線路上的信號(hào)有假態(tài)，或者如果/ FAULT線路上的信號(hào)有假態(tài)，那么ANDHlOS的輸出有假態(tài)，從而接通NFET118。通過(guò)接通NFET 118, fault節(jié)點(diǎn)通過(guò)NFET 118禪合于0伏特，其從而傳達(dá)(通過(guò)FAULT節(jié)點(diǎn)）一個(gè)或 更多那些檢測(cè)的故障狀況的存在。
[001 ^ 另外，AND Π 108的輸出連接到AND Π 120的第一輸入。輸入節(jié)點(diǎn)IN通過(guò)緩沖器12 2禪 合于ΑΝ0Π 120的第二輸入。因此，如果輸入節(jié)點(diǎn)IN有二進(jìn)制邏輯0("假'）態(tài)，那么AND 口 120 的輸出有假態(tài)。
[OOU]對(duì)于正常操作，輸入節(jié)點(diǎn)IN接收(例如來(lái)自PWM控制器的)脈沖寬度調(diào)制（"PWT)信 號(hào)，其在二進(jìn)制邏輯1("真"）態(tài)和二進(jìn)制邏輯〇("假"）態(tài)之間交替變化。相應(yīng)地，在正常操作 期間：（a)如果PG00D線路上的信號(hào)有真態(tài)，W及如果/FAULT線路上的信號(hào)也有真態(tài)，那么輸 入節(jié)點(diǎn)IN的邏輯態(tài)通過(guò)ANDH120傳播，因此AND 口 120的輸出有與輸入節(jié)點(diǎn)IN相同的邏輯 (真或假)態(tài)；W及(b)相反地，如果PG00D線路上的信號(hào)有假態(tài)，或者如果/FAULT線路上的信 號(hào)有假態(tài)，那么AND Π 120的輸出有假態(tài)。
[0014]響應(yīng)于節(jié)點(diǎn)（"+12V節(jié)點(diǎn)"）處的12伏特的輸入電壓，低壓差（"LD爐）線性穩(wěn)壓器124 在節(jié)點(diǎn)（"+5V節(jié)點(diǎn)"）處生成5伏特電壓。+12V節(jié)點(diǎn)連接至Ijp溝道場(chǎng)效應(yīng)晶體管（"PFET" )126的 源極。反相降壓-升壓(buck-boost)控制器128連接到PFET 126的柵極和NFET 130的柵極。 NFET 130的源極連接到線路132。開(kāi)關(guān)節(jié)點(diǎn)SW連接到PFET 126的漏極和NFET 130的漏極。在 至少一個(gè)示例中，感應(yīng)器(為清楚起見(jiàn)不顯示)連接在開(kāi)關(guān)節(jié)點(diǎn)SW和接地節(jié)點(diǎn)GND之間，接地 節(jié)點(diǎn)的電壓為0伏特。相應(yīng)地，響應(yīng)于反饋節(jié)點(diǎn)FB處的信號(hào)(例如電壓信號(hào)），控制器128控制 P陽(yáng)T 126W及NFET 130的轉(zhuǎn)換(開(kāi)與關(guān)之間似調(diào)節(jié)線路132上的-12伏特電壓。在另外的示 例中，控制器128被反相電荷累代替W調(diào)節(jié)線路132上的-12伏特電壓（"-12V節(jié)點(diǎn)"）。
[0015] d型晶體管102的柵極連接到PFET 134的漏極和NFET 136的漏極。PFET134的源極 連接到接地節(jié)點(diǎn)GND，其電壓為0伏特，W及NFET 136的源極連接到線路132，其電壓為-12伏 特。P陽(yáng)T 134的體二極管138從P陽(yáng)T 134的漏極連接到P陽(yáng)T 134的源極。
[0016] 對(duì)于反相器140,0ΚΠ 142和緩沖器144,二進(jìn)制邏輯0("假"）態(tài)由-5伏特表示，W及 二進(jìn)制邏輯1("真"）態(tài)由0伏特表示。對(duì)于反相器146，ΑΝ0Π 148和緩沖器150,二進(jìn)制邏輯0 ("假"）態(tài)由-12伏特表示，W及二進(jìn)制邏輯1Γ常'）態(tài)由-7伏特表示。
[0017] 電平位移器化/S)152: (a)接收AND口 120的輸出；W及(b)轉(zhuǎn)換運(yùn)樣的輸出為相應(yīng) 的適于反相器140和反相器146的信號(hào)。相應(yīng)地，響應(yīng)于ANDH120的輸出有假態(tài)，L/S 152輸 出：（a)電壓為-5伏特的信號(hào)到反相器140的輸入；W及(b)電壓為-12伏特的信號(hào)到反相器 146的輸入。相反地，響應(yīng)于ANDH 120的輸出有真態(tài)，L/S 152輸出：（a)電壓為0伏特的信號(hào) 到反相器140的輸入;W及(b)電壓為-7伏特的信號(hào)到反相器146的輸入。
[001引反相器140的輸出連接到OR Π 142的第一輸入。OR Π 142的輸出連接到緩沖器144的 輸入。緩沖器144的輸出連接到PFET 134的柵極。
[0019 ]反相器146的輸出連接到AND Π 148的第一輸入。AND Π 148的輸出連接到緩沖器150 的輸入。緩沖器150的輸出連接到NFET 136的柵極。
[0020] 電平位移器化/S) 154: (a)接收AND口 148的輸出；W及(b)轉(zhuǎn)換運(yùn)樣的輸出為相應(yīng) 的適于0ΚΠ 142的信號(hào)。相應(yīng)地：（a)響應(yīng)于ΑΝ0Π 148的輸出有假態(tài)(-12伏特），L/S 154輸出 (到ORΠ 142的第二輸入）電壓為-5伏特的信號(hào)；W及(b)相反地，響應(yīng)于ANDΠ 148的輸出有 真態(tài)(-7伏特），L/S 154輸出巧lj0RHl42的第二輸入)電壓為0伏特的信號(hào)。
[0021] 類似地，電平位移器(L/S) 154: (a)接收0肌142的輸出；W及(b)轉(zhuǎn)換運(yùn)樣的輸出 為相應(yīng)的適于ANDH 148的信號(hào)。相應(yīng)地：（a)響應(yīng)于OR口 142的輸出有假態(tài)（-5伏特），L/S 154輸出巧IjAND口 148的第二輸入)其電壓為-12伏特的信號(hào)；W及(b)相反地，響應(yīng)于OR口 142的輸出有真態(tài)(0伏特），L/S 154輸出巧ljANDHl48的第二輸入)其電壓為-7伏特的信號(hào)。
[0022] W此種方式，反相器140和反相器146各自的輸出有彼此相同的二進(jìn)制邏輯態(tài)，W 及運(yùn)樣的邏輯態(tài)被OR 口 142和AND Π 148各自的輸出円鎖。
[0023] 在至少一個(gè)實(shí)施例中，d型晶體管102的闊值電壓(Vt)為-10伏特，因此d型晶體管 102的柵極從相對(duì)于LV開(kāi)關(guān)104的源極的負(fù)電位開(kāi)始操作。例如，在正常操作期間，電路100 為可操作的W使d型晶體管102的柵極在0伏特和-12伏特之間有源地轉(zhuǎn)換。相應(yīng)地，電路100 實(shí)現(xiàn)本地的d型裝置較好的開(kāi)關(guān)特性并且維持可控制的邊緣率，同時(shí)保護(hù)共源共柵排列的 固有的正常關(guān)斷能力。
[0024] 為了斷開(kāi)d型晶體管102,輸入節(jié)點(diǎn)IN被清零為假態(tài)，因此ΑΝ0Π 120的輸出有假態(tài)， 從而斷開(kāi)PFET 134和接通Ν陽(yáng)Τ 136。同樣地，響應(yīng)于一個(gè)或更多檢測(cè)的故障狀況(不考慮輸 入節(jié)點(diǎn)IN是否被清零為假態(tài)或設(shè)置為真態(tài)），ΑΝ0Π 120的輸出有假態(tài)，從而斷開(kāi)PFET 134和 接通NFET 136。通過(guò)此種方式接通NFET 136，d型晶體管102的柵極通過(guò)NFET 136禪合于線 路132,其電壓為-12伏特，因此d型晶體管102斷開(kāi)。
[0025] 為了接通d型晶體管102,輸入節(jié)點(diǎn)IN被設(shè)置為真態(tài)，因此AND 口 120的輸出有真態(tài) (但僅當(dāng)AND 口 108的輸出同樣地有真態(tài)時(shí)），從而接通PFET134和斷開(kāi)NFET 136。通過(guò)此種方 式接通P陽(yáng)T 134:
[0026] (a)d型晶體管102的柵極通過(guò)PFET 134禪合于接地節(jié)點(diǎn)GND(并且同樣地禪合于LV 開(kāi)關(guān)104的源極），其電壓為ο伏特，因此d型晶體管102的Vgs近似等于(但極性相反于)LV開(kāi)關(guān) 104 的Vds;W及
[0027] (b)相應(yīng)地，如果LV開(kāi)關(guān)104接通，那么LV開(kāi)關(guān)104的Vds相對(duì)較小，W及d型晶體管 102的Vc細(xì)對(duì)較小，因此d型晶體管102斷開(kāi)。
[002引如果驅(qū)動(dòng)電路105被去掉電力，那么LV開(kāi)關(guān)104斷開(kāi)，并且d型晶體管102的柵極通 過(guò)二極管138禪合于接近(接地節(jié)點(diǎn)GND的）0伏特?；蛘撸绻?qū)動(dòng)電路105有電力，然而+ 12V，+5V或-12V節(jié)點(diǎn)中的任何一個(gè)或更多不在其適當(dāng)?shù)碾妷弘娖缴?，那么PGOOD線路上的來(lái) 自UVLO電路106的信號(hào)有二進(jìn)制邏輯0("假"）態(tài)，因此LV開(kāi)關(guān)104斷開(kāi)。如果LV開(kāi)關(guān)104斷開(kāi) (例如為了安全，作為對(duì)一個(gè)或更多檢測(cè)的故障狀況的響應(yīng)），那么LV開(kāi)關(guān)104的Vds增大，其 最終引起d型晶體管102的Vgs達(dá)到(并且繼續(xù)超過(guò))其闊值電壓(Vt)，因此d型晶體管102開(kāi)始 (并且繼續(xù))斷開(kāi)，雖然線路132不在其適當(dāng)?shù)碾妷弘娖?12伏特上。
[0029]在權(quán)利要求書(shū)的范圍內(nèi)，在描述的示例中的修改是可能的，并且其他示例也是可 能的。
【主權(quán)項(xiàng)】
1. 一種用于控制耗盡型晶體管的電路，所述電路包括： 第一晶體管，所述第一晶體管具有:漏極，其耦合于所述耗盡型晶體管的源極;源極，其 耦合于第一電壓節(jié)點(diǎn)；以及柵極，其耦合于控制節(jié)點(diǎn)； 第二晶體管，所述第二晶體管具有:漏極，其耦合于所述耗盡型晶體管的柵極;源極，其 耦合于所述第一電壓節(jié)點(diǎn)；以及柵極，其通過(guò)至少一個(gè)第一邏輯裝置耦合于輸入節(jié)點(diǎn)；以及 第三晶體管，所述第三晶體管具有：漏極，其耦合于所述耗盡型晶體管的所述柵極;源 極，其耦合于第二電壓節(jié)點(diǎn)；以及柵極，其通過(guò)至少一個(gè)第二邏輯裝置耦合于所述輸入節(jié) 點(diǎn)。2. 根據(jù)權(quán)利要求1所述的電路，其中所述耗盡型晶體管為氮化鎵高電子迀移率晶體管。3. 根據(jù)權(quán)利要求1所述的電路，其中所述第一晶體管為增強(qiáng)型NFET。4. 根據(jù)權(quán)利要求1所述的電路，其中所述第二晶體管為PFET，以及所述第三晶體管為 NFET〇5. 根據(jù)權(quán)利要求1所述的電路，其中：所述至少一個(gè)第一邏輯裝置適于：響應(yīng)于所述輸 入節(jié)點(diǎn)具有第一邏輯態(tài)，接通所述第二晶體管，并且適于響應(yīng)于所述輸入節(jié)點(diǎn)具有第二邏 輯態(tài)，斷開(kāi)所述第二晶體管；以及所述至少一個(gè)第二邏輯裝置適于：響應(yīng)于所述輸入節(jié)點(diǎn)具 有所述第一邏輯態(tài)，斷開(kāi)所述第三晶體管，并且適于響應(yīng)于所述輸入節(jié)點(diǎn)具有所述第二邏 輯態(tài)，接通所述第三晶體管。6. 根據(jù)權(quán)利要求1所述的電路，其中所述第二電壓節(jié)點(diǎn)的電壓用于斷開(kāi)所述耗盡型晶 體管。7. 根據(jù)權(quán)利要求1所述的電路，還包括:故障檢測(cè)電路，其適于檢測(cè)故障狀況。8. 根據(jù)權(quán)利要求7所述的電路，其中所述故障檢測(cè)電路耦合于所述控制節(jié)點(diǎn)，并且適 于:響應(yīng)于所述故障狀況存在，斷開(kāi)所述第一晶體管，并且其中斷開(kāi)所述第一晶體管用于斷 開(kāi)所述耗盡型晶體管。9. 根據(jù)權(quán)利要求7所述的電路，其中所述故障狀況包括以下項(xiàng)中的至少一個(gè):欠壓狀 況;過(guò)壓狀況;過(guò)流狀況；以及過(guò)溫狀況。10. 根據(jù)權(quán)利要求7所述的電路，其中：所述至少一個(gè)第一邏輯裝置耦合于所述故障檢 測(cè)電路，并且適于：響應(yīng)于所述故障狀況不存在，接通所述第二晶體管，以及適于響應(yīng)于所 述故障狀況存在，斷開(kāi)所述第二晶體管；以及所述至少一個(gè)第二邏輯裝置耦合于所述故障 檢測(cè)電路，并且適于：響應(yīng)于所述故障狀況不存在，斷開(kāi)所述第三晶體管，以及適于響應(yīng)于 所述故障狀況存在，接通所述第三晶體管。11. 一種控制耗盡型晶體管的方法，所述方法包括： 響應(yīng)于故障狀況不存在，接通第一晶體管，所述第一晶體管具有：漏極，其耦合于所述 耗盡型晶體管的源極;源極，其耦合于第一電壓節(jié)點(diǎn)；以及柵極，其耦合于控制節(jié)點(diǎn)； 響應(yīng)于輸入節(jié)點(diǎn)具有第一邏輯態(tài)，接通第二晶體管，所述第二晶體管具有:漏極，其耦 合于所述耗盡型晶體管的柵極;源極，其耦合于所述第一電壓節(jié)點(diǎn)；以及柵極，其通過(guò)至少 一個(gè)第二邏輯裝置耦合于所述輸入節(jié)點(diǎn)； 響應(yīng)于所述輸入節(jié)點(diǎn)具有所述第一邏輯態(tài)，斷開(kāi)第三晶體管，所述第三晶體管具有:漏 極，其耦合于所述耗盡型晶體管的所述柵極;源極，其耦合于第二電壓節(jié)點(diǎn)；以及柵極，其通 過(guò)至少一個(gè)第二邏輯裝置耦合于所述輸入節(jié)點(diǎn)；以及 響應(yīng)于所述輸入節(jié)點(diǎn)具有第二邏輯態(tài)，斷開(kāi)所述第二晶體管，以及接通所述第三晶體 管。12. 根據(jù)權(quán)利要求11所述的方法，其中所述耗盡型晶體管為氮化鎵高電子迀移率晶體 管。13. 根據(jù)權(quán)利要求11所述的方法，其中所述第一晶體管為增強(qiáng)型NFET。14. 根據(jù)權(quán)利要求11所述的方法，其中所述第二晶體管為PFET，以及所述第三晶體管為 NFET〇15. 根據(jù)權(quán)利要求11所述的方法，其中所述第二電壓節(jié)點(diǎn)的電壓用于斷開(kāi)所述耗盡型 晶體管。16. 根據(jù)權(quán)利要求11所述的方法，還包括：響應(yīng)于所述故障狀況存在，斷開(kāi)所述第一晶 體管，其中斷開(kāi)所述第一晶體管用于斷開(kāi)所述耗盡型晶體管。17. 根據(jù)權(quán)利要求11所述的方法，其中所述故障狀況包括以下項(xiàng)中的至少一個(gè):欠壓狀 況;過(guò)壓狀況;過(guò)流狀況；以及過(guò)溫狀況。18. 根據(jù)權(quán)利要求11所述的方法，還包括： 響應(yīng)于所述故障狀況不存在，接通所述第二晶體管，以及斷開(kāi)所述第三晶體管；以及 響應(yīng)于所述故障狀況存在，斷開(kāi)所述第二晶體管，以及接通所述第三晶體管。19. 一種用于控制耗盡型晶體管的電路，所述電路包括： 第一晶體管，所述第一晶體管具有:漏極，其耦合于所述耗盡型晶體管的源極;源極，其 耦合于第一電壓節(jié)點(diǎn)；以及柵極，其耦合于控制節(jié)點(diǎn);其中所述第一晶體管為增強(qiáng)型NFET; 第二晶體管，所述第二晶體管具有:漏極，其耦合于所述耗盡型晶體管的柵極;源極，其 耦合于所述第一電壓節(jié)點(diǎn)；以及柵極，其通過(guò)至少一個(gè)第一邏輯裝置耦合于輸入節(jié)點(diǎn);其中 所述第二晶體管為PFET; 第三晶體管，所述第三晶體管具有：漏極，其耦合于所述耗盡型晶體管的所述柵極;源 極，其耦合于第二電壓節(jié)點(diǎn)；以及柵極，其通過(guò)至少一個(gè)第二邏輯裝置耦合于所述輸入節(jié) 點(diǎn)；其中所述第三晶體管為NFET;以及 故障檢測(cè)電路，其適于檢測(cè)故障狀況，其中所述故障檢測(cè)電路耦合于所述控制節(jié)點(diǎn)，并 且適于響應(yīng)于所述故障狀況存在，斷開(kāi)所述第一晶體管，其中斷開(kāi)所述第一晶體管用于斷 開(kāi)所述耗盡型晶體管，以及其中所述故障狀況包括以下項(xiàng)中的至少一個(gè):欠壓狀況;過(guò)壓狀 況;過(guò)流狀況；以及過(guò)溫狀況； 其中：所述至少一個(gè)第一邏輯裝置適于：響應(yīng)于所述輸入節(jié)點(diǎn)具有第一邏輯態(tài)，接通所 述第二晶體管，并且適于：響應(yīng)于所述輸入節(jié)點(diǎn)具有第二邏輯態(tài)，斷開(kāi)所述第二晶體管；以 及所述至少一個(gè)第二邏輯裝置適于：響應(yīng)于所述輸入節(jié)點(diǎn)具有所述第一邏輯態(tài)，斷開(kāi)所述 第三晶體管，并且適于：響應(yīng)于所述輸入節(jié)點(diǎn)具有所述第二邏輯態(tài)，接通所述第三晶體管； 以及 其中：所述至少一個(gè)第一邏輯裝置耦合于所述故障檢測(cè)電路，并且適于響應(yīng)于所述故 障狀況不存在，接通所述第二晶體管，以及適于響應(yīng)于所述故障狀況存在，斷開(kāi)所述第二晶 體管；以及所述至少一個(gè)第二邏輯裝置耦合于所述故障檢測(cè)電路，并且適于:響應(yīng)于所述故 障狀況不存在，斷開(kāi)所述第三晶體管，以及適于響應(yīng)于所述故障狀況存在，接通所述第三晶 體管。20. 根據(jù)權(quán)利要求19所述的電路，其中所述耗盡型晶體管為氮化鎵高電子迀移率晶體 管。21. 根據(jù)權(quán)利要求19所述的電路，其中所述第二電壓節(jié)點(diǎn)的電壓用于斷開(kāi)所述耗盡型 晶體管。
【文檔編號(hào)】H01L27/098GK105874598SQ201480061907
【公開(kāi)日】2016年8月17日
【申請(qǐng)日】2014年11月17日
【發(fā)明人】M·D·塞曼, S·R·巴爾, D·I·安德森
【申請(qǐng)人】德克薩斯儀器股份有限公司