集成電路器件及其制造方法
【專利摘要】本公開提供了集成電路器件及其制造方法。集成電路器件包括：具有不同導(dǎo)電類型的溝道區(qū)的第一和第二鰭型有源區(qū)；第一器件隔離層，覆蓋第一鰭型有源區(qū)的兩個側(cè)壁；第二器件隔離層，覆蓋第二鰭型有源區(qū)的兩個側(cè)壁。第一器件隔離層和第二器件隔離層具有不同的堆疊結(jié)構(gòu)。為了制造該集成電路器件，覆蓋第一鰭型有源區(qū)的兩個側(cè)壁的第一器件隔離層和覆蓋第二鰭型有源區(qū)的兩個側(cè)壁的第二器件隔離層在形成第一鰭型有源區(qū)和第二鰭型有源區(qū)之后形成。第一器件隔離層和第二器件隔離層形成為具有不同的堆疊結(jié)構(gòu)。
【專利說明】
集成電路器件及其制造方法
技術(shù)領(lǐng)域
[0001] 本發(fā)明構(gòu)思涉及集成電路器件以及制造該集成電路器件的方法，更具體地，涉及 包括鰭場效應(yīng)晶體管(FinFET)的集成電路器件以及制造該集成電路器件的方法。
【背景技術(shù)】
[0002] 由于電子技術(shù)的發(fā)展，半導(dǎo)體器件近來已經(jīng)被快速地按比例縮小。由于半導(dǎo)體器 件不僅受益于快的操作速度而且受益于操作準確性，所以正在進行對包括在其中的晶體管 的結(jié)構(gòu)優(yōu)化的許多研究。
【發(fā)明內(nèi)容】
[0003] 本發(fā)明構(gòu)思能夠提供用于獨立地改善在具有不同導(dǎo)電類型的溝道區(qū)中的載流子 迀移率的集成電路器件。
[0004] 本發(fā)明構(gòu)思還能夠提供制造用于獨立地改善在具有不同導(dǎo)電類型的溝道區(qū)中的 載流子迀移率的集成電路器件的方法。
[0005] 根據(jù)本發(fā)明構(gòu)思的一方面，可以被提供集成電路器件，該集成電路器件包括:第一 鰭型有源區(qū)，在基板的第一區(qū)域中，第一鰭型有源區(qū)具有第一導(dǎo)電類型的溝道區(qū)；第一器件 隔離層，覆蓋第一鰭型有源區(qū)的下部分的兩個側(cè)壁;第二鰭型有源區(qū)，在基板的第二區(qū)域 中，第二鰭型有源區(qū)具有第二導(dǎo)電類型的溝道區(qū)；以及第二器件隔離層，覆蓋第二鰭型有源 區(qū)的下部分的兩個側(cè)壁，其中第一器件隔離層和第二器件隔離層具有不同的堆疊結(jié)構(gòu)。
[0006] 第一鰭型有源區(qū)可以由第一區(qū)域中的第一溝槽限定。第一器件隔離層可以包括： 與第一鰭型有源區(qū)的側(cè)壁接觸的第一絕緣襯層，其中第一絕緣襯層在第一溝槽中；和第一 間隙填充絕緣層，填充第一溝槽，其中第一間隙填充絕緣層在第一絕緣襯層上。
[0007] 第一絕緣襯層可以包括第一氧化物膜，第一間隙填充絕緣層可以包括第二氧化物 膜。
[0008] 第二鰭型有源區(qū)可以由第二區(qū)域中的第二溝槽限定。第二器件隔離層可以包括： 第二絕緣襯層，與第二鰭型有源區(qū)的側(cè)壁接觸，其中第二絕緣襯層在第二溝槽中；第三絕緣 襯層，覆蓋第二鰭型有源區(qū)的側(cè)壁，第二絕緣襯層插設(shè)在第三絕緣襯層和第二鰭型有源區(qū) 之間;第二間隙填充絕緣層，填充第二溝槽，其中第二間隙填充絕緣層在第三絕緣襯層上。
[0009] 第二絕緣襯層可以包括第三氧化物膜，第三絕緣襯層可以包括多晶硅膜或氮化物 膜，第二間隙填充絕緣層可以包括第四氧化物層。
[0010] 根據(jù)本發(fā)明構(gòu)思的另一方面，能夠提供集成電路器件，該集成電路器件包括:一對 第一鰭型有源區(qū)，在基板的第一區(qū)域中呈基本上直線排列成行，所述一對第一鰭型有源區(qū) 的每個具有第一導(dǎo)電類型的溝道區(qū)；低高度的第一器件隔離層，覆蓋所述一對第一鰭型有 源區(qū)中的每個的下部分的兩個側(cè)壁;高高度的第一器件隔離層，在所述一對第一鰭型有源 區(qū)之間的空間中延伸；一對第二鰭型有源區(qū)，在基板的第二區(qū)域中呈基本上直線排列成行， 所述一對第二鰭型有源區(qū)的每個具有第二導(dǎo)電類型的溝道區(qū)；低高度的第二器件隔離層， 覆蓋所述一對第二鰭型有源區(qū)中的每個的下部分的兩個側(cè)壁；以及高高度的第二器件隔離 層，在所述一對第二鰭型有源區(qū)之間的空間中延伸，其中低高度的第一器件隔離層和低高 度的第二器件隔離層具有不同的堆疊結(jié)構(gòu)，并且高高度的第一器件隔離層和高高度的第二 器件隔離層具有不同的堆疊結(jié)構(gòu)。
[0011] 所述一對第一鰭型有源區(qū)中的第一鰭型有源區(qū)可以由第一區(qū)域中的第一溝槽限 定，所述一對第二鰭型有源區(qū)中的第二鰭型有源區(qū)可以由第二區(qū)域中的第二溝槽限定。低 高度的第一器件隔離層可以包括:第一絕緣襯層，與第一鰭型有源區(qū)接觸;和第一間隙填充 絕緣層，填充第一溝槽，其中第一間隙填充絕緣層在第一絕緣襯層上。低高度的第二器件隔 離層可以包括:第二絕緣襯層，與第二鰭型有源區(qū)接觸;第三絕緣襯層，覆蓋第二鰭型有源 區(qū)的側(cè)壁，第二絕緣襯層插設(shè)在第三絕緣襯層和第二鰭型有源區(qū)之間；以及第二間隙填充 絕緣層，填充第二溝槽，其中第二間隙填充絕緣層在第三絕緣襯層上。
[0012] 高高度的第一器件隔離層可以在所述一對第一鰭型有源區(qū)之間的第一鰭隔離區(qū) 中，高高度的第二器件隔離層可以在所述一對第二鰭型有源區(qū)之間的第二鰭隔離區(qū)中。高 高度的第一器件隔離層可以包括:與所述一對第一鰭型有源區(qū)接觸的第一絕緣襯層;在第 一絕緣襯層上的第一間隙填充絕緣層；以及第一掩埋層，與第一絕緣襯層和第一間隙填充 絕緣層接觸，其中第一掩埋層在第一間隙填充絕緣層上。高高度的第二器件隔離層可以包 括:與所述一對第二鰭型有源區(qū)接觸的第二絕緣襯層;在第二絕緣襯層上的第三絕緣襯層； 形成在第三絕緣襯層上的第二間隙填充絕緣層；以及第二上掩埋層，與第二絕緣襯層、第三 絕緣襯層和第二間隙填充絕緣層接觸，其中第二上掩埋層在第二間隙填充絕緣層上。
[0013] 高高度的第一器件隔離層可以填充所述一對第一鰭型有源區(qū)之間的第一鰭隔離 溝槽并可以填充第一上溝槽，其中第一上溝槽具有比第一鰭隔離溝槽的寬度大的寬度，在 第一鰭隔離溝槽上，并與第一鰭隔離溝槽連通。高高度的第二器件隔離層可以填充所述一 對第二鰭型有源區(qū)之間的第二鰭隔離溝槽并可以填充第二上溝槽，其中第二上溝槽具有比 第二鰭隔離溝槽的寬度大的寬度，在第二鰭隔離溝槽上，并與第二鰭隔離溝槽連通。
[0014] 高高度的第一器件隔離層可以包括:第一氧化物膜，與所述一對第一鰭型有源區(qū) 接觸，其中第一氧化物膜在第一鰭隔離溝槽中；第二氧化物膜，填充第一鰭隔離溝槽，其中 第二氧化物膜在第一氧化物膜上；以及第三氧化物膜，與第一氧化物膜和第二氧化物膜接 觸，其中第三氧化物膜在第一上溝槽中。
[0015] 第三氧化物膜可以具有比第一鰭隔離溝槽的寬度大的寬度。
[0016] 高高度的第二器件隔離層可以包括:第四氧化物膜，與所述一對第二鰭型有源區(qū) 接觸，其中第四氧化物膜在第二鰭隔離溝槽中；第五氧化物膜，填充第二鰭隔離溝槽，其中 第五氧化物膜在第四氧化物膜上；以及絕緣襯層，插設(shè)在第四氧化物膜和第五氧化物膜之 間，其中絕緣襯層在第二鰭隔離溝槽中并包括與第四和第五氧化物膜的材料不同的材料； 以及第六氧化物膜，與第四氧化物膜、絕緣襯層和第五氧化物膜接觸，其中第六氧化物膜在 第二上溝槽中。
[0017] 絕緣襯層可以包括多晶硅膜或氮化物膜。
[0018] 第六氧化物膜可以具有比第二鰭隔離溝槽的寬度大的寬度。
[0019] 低高度的第一器件隔離層可以具有在比所述一對第一鰭型有源區(qū)中的每個的上 表面的高度低的高度處的上表面，低高度的第二器件隔離層可以具有在比所述一對第二鰭 型有源區(qū)中的每個的上表面的高度低的高度處的上表面，高高度的第一器件隔離層可以具 有在比所述一對第一鰭型有源區(qū)的每個的上表面的高度高的高度處的上表面，高高度的第 二器件隔離層可以具有在比所述一對第二鰭型有源區(qū)的每個的上表面的高度高的高度處 的上表面。
[0020] 低高度的第一器件隔離層可以具有在比所述一對第一鰭型有源區(qū)的每個的上表 面的高度低的高度處的上表面，低高度的第二器件隔離層可以具有在比所述一對第二鰭型 有源區(qū)的每個的上表面的高度低的高度處的上表面，高高度的第一器件隔離層可以具有在 與所述一對第一鰭型有源區(qū)的每個的上表面的高度基本上相同的高度處的上表面，高高度 的第二器件隔離層可以具有在與所述一對第二鰭型有源區(qū)的每個的上表面的高度基本上 相同的高度處的上表面。
[0021] 集成電路器件還可以包括:第一正常柵極，在所述一對第一鰭型有源區(qū)中的第一 鰭型有源區(qū)上，并在與所述一對第一鰭型有源區(qū)的延伸方向交叉的方向上延伸；以及第一 虛設(shè)柵極，在高高度的第一器件隔離層上，并平行于第一正常柵極延伸。
[0022] 集成電路器件還可以包括在所述一對第一鰭型有源區(qū)中的至少一個中的源/漏區(qū) 域，其中源/漏區(qū)域被高高度的第一器件隔離層的一部分垂直地交疊。
[0023]集成電路器件還可以包括:第二正常柵極，在所述一對第二鰭型有源區(qū)中的第二 鰭型有源區(qū)上，并在與所述一對第二鰭型有源區(qū)的延伸方向交叉的方向上延伸；以及第二 虛設(shè)柵極，在高高度的第二器件隔離層上，并平行于第二正常柵極延伸。
[0024] 集成電路器件還可以包括在所述一對第二鰭型有源區(qū)中的至少一個中的源/漏區(qū) 域，其中源/漏區(qū)域被高高度的第二器件隔離層的一部分垂直地交疊。
[0025] 根據(jù)本發(fā)明構(gòu)思的另一方面，制造集成電路器件的方法可以被提供，該方法包括： 形成第一鰭型有源區(qū)和第二鰭型有源區(qū)，第一鰭型有源區(qū)設(shè)置在基板的第一區(qū)域中并具有 第一導(dǎo)電類型的溝道區(qū)，第二鰭型有源區(qū)設(shè)置在基板的第二區(qū)域中并具有第二導(dǎo)電類型的 溝道區(qū)；以及形成第一器件隔離層和第二器件隔離層，第一器件隔離層覆蓋第一鰭型有源 區(qū)的兩個側(cè)壁，第二器件隔離層覆蓋第二鰭型有源區(qū)的兩個側(cè)壁，其中第一器件隔離層和 第二器件隔離層被形成為具有不同的堆疊結(jié)構(gòu)。
[0026] 形成第一器件隔離層和第二器件隔離層可以包括:在第一區(qū)域中形成限定第一鰭 型有源區(qū)的第一溝槽以及在第二區(qū)域中形成限定第二鰭型有源區(qū)的第二溝槽;形成第一絕 緣襯層和第二絕緣襯層，第一絕緣襯層在第一溝槽中接觸第一鰭型有源區(qū)的側(cè)壁，第二絕 緣襯層在第二溝槽中接觸第二鰭型有源區(qū)的側(cè)壁;在第二區(qū)域中形成覆蓋第二溝槽中的第 二絕緣襯層的第三絕緣襯層；以及形成第一間隙填充絕緣層和第二間隙填充絕緣層，第一 間隙填充絕緣層在第一絕緣襯層上填充第一溝槽，第二間隙填充絕緣層在第三絕緣襯層上 填充第二溝槽。
[0027] 形成第一絕緣襯層和第二絕緣襯層可以通過利用原位蒸汽產(chǎn)生（ISSG)工藝、熱氧 化工藝、紫外(UV)氧化工藝或O2等離子體氧化工藝進行，形成第一間隙填充絕緣層和第二 間隙填充絕緣層可以通過利用可流動的化學(xué)氣相沉積(FCVD)工藝或旋涂工藝進行。
[0028]第一和第二絕緣襯層的每個可以包括氧化物膜，第三絕緣襯層可以包括多晶硅膜 或氮化物膜。
[0029]根據(jù)本發(fā)明構(gòu)思的另一方面，可以提供制造集成電路器件的方法，該方法包括:形 成一對第一鰭型有源區(qū)和一對第二鰭型有源區(qū)，所述一對第一鰭型有源區(qū)在基板的第一區(qū) 域中沿第一方向呈基本上直線排列成行并具有第一導(dǎo)電類型的溝道區(qū)，所述一對第二鰭型 有源區(qū)在基板的第二區(qū)域中沿第一方向呈基本上直線排列成行并具有第二導(dǎo)電類型的溝 道區(qū)；形成低高度的第一器件隔離層和低高度的第二器件隔離層，低高度的第一器件隔離 層覆蓋所述一對第一鰭型有源區(qū)中的每個的下部分的兩個側(cè)壁，低高度的第二器件隔離層 覆蓋所述一對第二鰭型有源區(qū)中的每個的下部分的兩個側(cè)壁，其中低高度的第一器件隔離 層和低高度的第二器件隔離層具有不同的堆疊結(jié)構(gòu)；以及形成高高度的第一器件隔離層和 高高度的第二器件隔離層，高高度的第一器件隔離層在所述一對第一鰭型有源區(qū)之間的空 間中延伸，高高度的第二器件隔離層在所述一對第二鰭型有源區(qū)之間的空間中延伸，其中 高高度的第一器件隔離層和高高度的第二器件隔離層具有不同的堆疊結(jié)構(gòu)。
[0030] 形成低高度的第一器件隔離層和低高度的第二器件隔離層可以包括:在第一區(qū)域 中形成在第一方向上延伸的第一溝槽以及在第二區(qū)域中形成在第一方向上延伸的第二溝 槽;形成第一絕緣襯層和第二絕緣襯層，第一絕緣襯層在第一溝槽中接觸所述一對第一鰭 型有源區(qū)的每個的側(cè)壁，第二絕緣襯層在第二溝槽中接觸所述一對第二鰭型有源區(qū)的每個 的側(cè)壁;在第二溝槽中形成覆蓋第二絕緣襯層的第三絕緣襯層；以及在第一絕緣襯層上形 成第一間隙填充絕緣層和在第三絕緣襯層上形成第二間隙填充絕緣層，第一間隙填充絕緣 層填充第一溝槽，第二間隙填充絕緣層填充第二溝槽。
[0031] 形成高高度的第一器件隔離層和高高度的第二器件隔離層可以包括:形成第一鰭 隔離溝槽和第二鰭隔離溝槽，第一鰭隔離溝槽在第一區(qū)域中在交叉第一方向的第二方向上 延伸，第二鰭隔離溝槽在第二區(qū)域中在第二方向上延伸；形成第一絕緣襯層和第二絕緣襯 層，第一絕緣襯層在第一鰭隔離溝槽中接觸所述一對第一鰭型有源區(qū)的每個，第二絕緣襯 層在第二鰭隔離溝槽中接觸所述一對第二鰭型有源區(qū)的每個;在第二鰭隔離溝槽中形成覆 蓋第二絕緣襯層的第三絕緣襯層；以及在第一絕緣襯層上形成第一間隙填充絕緣層和在第 三絕緣襯層上形成第二間隙填充絕緣層，第一間隙填充絕緣層填充第一鰭隔離溝槽，第二 間隙填充絕緣層填充第二鰭隔離溝槽;通過去除所述一對第一鰭型有源區(qū)的每個的一部 分，形成第一上溝槽，第一上溝槽與第一鰭隔離溝槽連通并具有在比所述一對第一鰭型有 源區(qū)的上表面的高度低的高度處的底部;通過去除所述一對第二鰭型有源區(qū)的每個的一部 分，形成第二上溝槽，第二上溝槽與第二鰭隔離溝槽連通并具有在比所述一對第二鰭型有 源區(qū)的上表面的高度低的高度處的底部；以及形成填充第一上溝槽的第一掩埋層和填充第 二上溝槽的第二上掩埋層。
[0032] 第一掩埋層可以形成為具有在比所述一對第一鰭型有源區(qū)的上表面高的高度處 的上表面，第二上掩埋層可以形成為具有在比所述一對第二鰭型有源區(qū)的上表面高的高度 處的上表面。
[0033] 形成第一絕緣襯層和第二絕緣襯層可以包括形成氧化物膜，形成第三絕緣襯層可 以包括形成多晶硅膜或氮化物膜。
[0034] 該方法還可以包括在所述一對第一鰭型有源區(qū)中的第一鰭型有源區(qū)上形成至少 一個第一正常柵極和在高高度的第一器件隔離層上形成第一虛設(shè)柵極，所述至少一個第一 正常柵極在與所述一對第一鰭型有源區(qū)的延伸方向交叉的方向上延伸，第一虛設(shè)柵極平行 于所述至少一個第一正常柵極延伸。
[0035] 該方法還可以包括在所述一對第二鰭型有源區(qū)中的第二鰭型有源區(qū)上形成至少 一個第二正常柵極和在高高度的第二器件隔離層上形成第二虛設(shè)柵極，所述至少一個第二 正常柵極在與所述一對第二鰭型有源區(qū)的延伸方向交叉的方向上延伸，第二虛設(shè)柵極平行 于所述至少一個第二正常柵極延伸。
[0036] 根據(jù)本發(fā)明構(gòu)思的另一方面，能夠提供集成電路器件，該集成電路器件包括:基 板，分為第一區(qū)域和第二區(qū)域;多個第一鰭型有源區(qū)，在第一區(qū)域中并在第一方向上延伸； 以及多個第二鰭型有源區(qū)，在第二區(qū)域中并在第一方向上延伸。第一區(qū)域和第二區(qū)域可以 具有彼此不同的導(dǎo)電類型。所述多個第一鰭型有源區(qū)中的相鄰的第一鰭型有源區(qū)可以通過 相應(yīng)的第一溝槽分離，其中第一溝槽用包括第一絕緣襯層和第一間隙填充絕緣層的第一疊 層填充，并且其中第一絕緣襯層共形地覆蓋第一溝槽，第一間隙填充絕緣層覆蓋第一絕緣 襯層。所述多個第二鰭型有源區(qū)中的相鄰的第二鰭型有源區(qū)可以通過相應(yīng)的第二溝槽分 離，其中第二溝槽用包括第二絕緣襯層、第三絕緣襯層和第二間隙填充絕緣層的第二疊層 填充，并且其中第二絕緣襯層共形地覆蓋第二溝槽，第三絕緣襯層覆蓋第二絕緣襯層，并且 第二間隙填充絕緣層覆蓋第三絕緣襯層。
[0037]集成電路器件還可以包括:第三溝槽，在第一區(qū)域中在垂直于第一方向的第二方 向上延伸并交叉所述多個第一鰭型有源區(qū)中的個別第一鰭型有源區(qū)；第四溝槽，在第一區(qū) 域中在第二方向上延伸并在第三溝槽之上;第五溝槽，在第二區(qū)域中在第二方向上延伸并 交叉所述多個第二鰭型有源區(qū)中的個別第二鰭型有源區(qū)；以及第六溝槽，在第二區(qū)域中在 第二方向上延伸并在第五溝槽之上。第三溝槽可以具有與所述多個第一鰭型有源區(qū)的底部 的高度基本上相同的深度。第四溝槽的深度可以小于第三溝槽的深度。第四溝槽的寬度可 以大于第三溝槽的寬度。第五溝槽可以具有與所述多個第二鰭型有源區(qū)的底部的高度基本 上相同的深度。第六溝槽的深度可以小于第五溝槽的深度。第六溝槽的寬度可以大于第五 溝槽的寬度。第三溝槽可以用包括第一絕緣襯層和第一間隙填充絕緣層的第三疊層填充， 其中第一絕緣襯層共形地覆蓋第三溝槽，并且第一間隙填充絕緣層覆蓋第一絕緣襯層。第 四溝槽可以用在第一絕緣襯層和第一間隙填充絕緣層上面并且與第一絕緣襯層和第一間 隙填充絕緣層接觸的第一掩埋層填充。第五溝槽可以用包括第二絕緣襯層、第三絕緣襯層 和第二間隙填充絕緣層的第四疊層填充，其中第二絕緣襯層共形地覆蓋第五溝槽，第三絕 緣襯層覆蓋第二絕緣襯層，并且第二間隙填充絕緣層覆蓋第三絕緣襯層。第六溝槽可以用 在第二絕緣襯層、第三絕緣襯層和第二間隙填充絕緣層上面并且與第二絕緣襯層、第三絕 緣襯層和第二間隙填充絕緣層接觸的第二上掩埋層填充。
[0038] 第一掩埋層的上表面的高度可以與所述多個第一鰭型有源區(qū)的上表面基本上相 同。第二掩埋層的上表面的高度可以與所述多個第二鰭型有源區(qū)的上表面基本上相同。
[0039] 第一掩埋層的上表面的高度可以在所述多個第一鰭型有源區(qū)的上表面之上。第二 掩埋層的上表面的高度可以在所述多個第二鰭型有源區(qū)的上表面之上。
[0040] 集成電路器件還可以包括在所述多個第一鰭型有源區(qū)中的至少一個中的第一源/ 漏區(qū)域和在所述多個第二鰭型有源區(qū)中的至少一個中的第二源/漏區(qū)域。第一源/漏區(qū)域可 以接觸第一絕緣襯層和第一掩埋層。第一源/漏區(qū)域的上表面可以在第一掩埋層的上表面 的高度之上。第二源/漏區(qū)域可以接觸第二絕緣襯層和第二上掩埋層。第二源/漏區(qū)域的上 表面可以在第二掩埋層的上表面的高度之上。
【附圖說明】
[0041] 從以下結(jié)合附圖的詳細描述，本發(fā)明構(gòu)思的示例實施例將被更清晰地理解，附圖 中：
[0042] 圖IA和IB是根據(jù)本發(fā)明構(gòu)思的示例實施例的集成電路器件的圖示；
[0043]圖2A至2E是根據(jù)本發(fā)明構(gòu)思的另一示例實施例的集成電路器件的圖示；
[0044]圖3A和3B是根據(jù)本發(fā)明構(gòu)思的另一示例實施例的集成電路器件的圖示；
[0045]圖4A和4B是根據(jù)本發(fā)明構(gòu)思的另一示例實施例的集成電路器件的圖示；
[0046] 圖5A至51是順序地示出根據(jù)本發(fā)明構(gòu)思的示例實施例的制造集成電路器件的方 法的截面圖；
[0047] 圖6A至16B是順序地示出根據(jù)本發(fā)明構(gòu)思的另一示例實施例的制造集成電路器件 的方法的截面圖；
[0048] 圖17是根據(jù)本發(fā)明構(gòu)思的示例實施例的存儲器模塊的平面圖；
[0049]圖18是根據(jù)本發(fā)明構(gòu)思的示例實施例的顯示驅(qū)動器IC(DDI)和包括該DDI的顯示 裝置的示意性框圖；
[0050]圖19是根據(jù)本發(fā)明構(gòu)思的示例實施例的互補金屬氧化物半導(dǎo)體(CMOS)反相器的 電路圖；
[0051 ]圖20是根據(jù)本發(fā)明構(gòu)思的示例實施例的CMOS靜態(tài)隨機存取存儲(SRAM)器件的電 路圖；
[0052]圖21是根據(jù)本發(fā)明構(gòu)思的示例實施例的CMOS NAND電路的電路圖；
[0053]圖22是根據(jù)本發(fā)明構(gòu)思的示例實施例的電子系統(tǒng)的框圖；以及 [0054]圖23是根據(jù)本發(fā)明構(gòu)思的示例實施例的電子系統(tǒng)的框圖。
【具體實施方式】
[0055] 在下文，將參照附圖詳細地描述本發(fā)明構(gòu)思的示例實施例。附圖中同樣的附圖標 記表示同樣的元件，因此將省略它們的多余的描述。
[0056] 現(xiàn)在將參照附圖更全面地描述本發(fā)明構(gòu)思，附圖中示出本發(fā)明構(gòu)思的示例實施 例。然而，本發(fā)明構(gòu)思可以以多種不同的形式實施，而不應(yīng)被解釋為限于這里闡述的示例實 施例;而是，提供這些示例實施例使得本公開將透徹和完整，并將本發(fā)明構(gòu)思充分地傳達給 本領(lǐng)域普通技術(shù)人員。
[0057]將理解，盡管這里使用術(shù)語"第一"、"第二"等來描述本發(fā)明構(gòu)思的示例實施例中 的構(gòu)件、區(qū)域、層、部分、段、部件和/或元件，但是這些構(gòu)件、區(qū)域、層、部分、段、部件和/或元 件不應(yīng)受到這些術(shù)語限制。這些術(shù)語僅用于將一個構(gòu)件、區(qū)域、部分、段、部件或元件與另一 構(gòu)件、區(qū)域、部分、段、部件或元件區(qū)別開。因此，以下討論的第一構(gòu)件、區(qū)域、部分、段、部件 或元件也可以被稱為第二構(gòu)件、區(qū)域、部分、段、部件或元件，而沒有脫離本發(fā)明構(gòu)思的范 圍。例如，第一元件也可以被稱為第二元件，類似地，第二元件也可以被稱為第一元件，而沒 有脫離本發(fā)明構(gòu)思的范圍。
[0058]為了描述的方便，這里可以使用空間關(guān)系術(shù)語諸如"在……下面"、"在……之下"、 "下"、"之上"、"上"等來描述一個元件或特征與另一（另一些)元件或特征如附圖所示的關(guān) 系。將理解，空間關(guān)系術(shù)語旨在涵蓋除了圖中所描繪的取向之外裝置在使用或操作中的不 同取向。例如，如果附圖中的裝置被翻轉(zhuǎn)，則被描述為"在"其它元件或特征"下面"或"之下" 的元件將會取向"在"所述其它元件或特征"之上"或"上面"。因此，示范性術(shù)語"下面"能夠 涵蓋之上和之下兩種取向。裝置可以被另外地取向（旋轉(zhuǎn)90度或在其它取向），這里使用的 空間關(guān)系描述符被相應(yīng)地解釋。
[0059] 這里使用的術(shù)語僅是為了描述特定實施例的目的而不意在限制示例實施例。如這 里使用的，單數(shù)形式"一"和"該"旨在也包括復(fù)數(shù)形式，除非上下文另外清楚地指示。將進一 步理解的是，術(shù)語"包括"和/或"包含"如果在這里使用，表明所述特征、整體、步驟、操作、元 件和/或部件的存在，但并不排除一個或多個其它特征、整體、步驟、操作、元件、部件和/或 其組的存在或添加。
[0060] 除非另外地限定，否則這里使用的所有術(shù)語(包括技術(shù)和科學(xué)術(shù)語)都具有本發(fā)明 構(gòu)思所屬的領(lǐng)域內(nèi)的普通技術(shù)人員通常理解的相同含義。還將理解的是，術(shù)語諸如通用詞 典中限定的那些應(yīng)當被解釋為與本說明書的上下文和相關(guān)技術(shù)中的含義一致的含義，而不 會被解釋為理想化或過度形式化的含義，除了這里明確地如此限定。
[0061] 當某一示例實施例可以被不同地實現(xiàn)時，具體的工藝順序可以與所描述的順序不 同地進行。例如，兩個相繼描述的工藝可以基本上同時地進行或以與所描述的順序相反的 順序進tx。
[0062] 在附圖中，由例如制造技術(shù)和/或公差引起的圖示形狀的偏差將是可能發(fā)生的。因 此，本發(fā)明構(gòu)思的示例實施例不應(yīng)被解釋為限于這里示出的區(qū)域的特定形狀，而是可以被 解釋為包括由例如制造工藝引起的形狀偏差。例如，示出為矩形形狀的蝕刻區(qū)域可以是圓 化的或某一曲率的形狀。因此，附圖所示的區(qū)域在本質(zhì)上是示意性的，附圖中示出的區(qū)域的 形狀不旨在示出裝置的區(qū)域的特定形狀，并且不旨在限制本發(fā)明構(gòu)思的范圍。當在這里使 用時，術(shù)語"和/或"包括一個或多個所列相關(guān)項目的任意和所有組合。諸如"……中的至少 一個"的表述，當在一列元件之后時，修飾整列元件，而不修飾該列中的個別元件。
[0063]將理解，當稱一元件"連接"或"聯(lián)接"到另一元件時，它可以直接連接或聯(lián)接到另 一元件，或者還可以存在居間元件。相反，當一元件被稱為"直接連接"或"直接聯(lián)接"到另一 元件時，不存在居間元件。相同的數(shù)字始終表示相同的元件。如這里使用的，術(shù)語"和/或"包 括一個或多個所列相關(guān)項目的任意和所有組合。用于描述元件或?qū)又g的關(guān)系的其它詞語 應(yīng)當以類似的方式解釋(例如，"在……之間"與"直接在……之間"、"相鄰"與"直接相鄰"、 "在……上"與"直接在……上"）。
[0064] 圖IA和IB是根據(jù)本發(fā)明構(gòu)思的示例實施例的集成電路器件100的圖示。圖IA是集 成電路器件100的透視圖，圖IB是沿圖IA的線1B-1B'截取的截面圖。
[0065] 參照圖IA和1B，集成電路器件100包括基板110,基板110包括第一區(qū)域I和第二區(qū) 域II?；?10可以包括半導(dǎo)體諸如Si或Ge，或化合物半導(dǎo)體諸如SiGe、SiC、GaAs、InAsS InP。在另一不例中，基板110可以具有絕緣體上娃（SOI)結(jié)構(gòu)?；?10可以包括導(dǎo)電的區(qū) 域，例如用雜質(zhì)摻雜的阱或用雜質(zhì)摻雜的結(jié)構(gòu)。
[0066] 基板110的第一區(qū)域I和第二區(qū)域II指的是基板110的不同區(qū)域，并可以是要求不 同的閾值電壓的區(qū)域。例如，第一區(qū)域I可以是N型金屬氧化物半導(dǎo)體(NMOS)區(qū)域，第二區(qū)域 II可以是P型金屬氧化物半導(dǎo)體(PMOS)區(qū)域。
[0067] 多個第一鰭型有源區(qū)Fl在基板110的第一區(qū)域I中從基板110朝向垂直于基板110 的主表面的方向（Z方向）突出。所述多個第一鰭型有源區(qū)Fl的每個可以具有第一導(dǎo)電類型 的溝道區(qū)CHl。所述多個第一鰭型有源區(qū)Fl的每個的兩個側(cè)壁可以在第一導(dǎo)電類型的溝道 區(qū)CHl之下用第一器件隔離層120覆蓋。
[0068] 多個第二鰭型有源區(qū)F2在基板110的第二區(qū)域II中從基板110朝向垂直于基板110 的主表面的方向（Z方向）突出。所述多個第二鰭型有源區(qū)F2的每個可以具有第二導(dǎo)電類型 的溝道區(qū)CH2。所述多個第二鰭型有源區(qū)F2的每個的兩個側(cè)壁可以在第二導(dǎo)電類型的溝道 區(qū)CH2之下用第二器件隔離層130覆蓋。
[0069] 在圖IA和IB中，盡管兩個第一鰭型有源區(qū)Fl形成在第一區(qū)域I中并且兩個第二鰭 型有源區(qū)F2形成在第二區(qū)域II中，但是本發(fā)明構(gòu)思不限于此。例如，一個鰭型有源區(qū)或者三 個或更多鰭型有源區(qū)可以形成在第一和第二區(qū)域I和II的每個中。
[0070]第一器件隔離層120和第二器件隔離層130具有不同的堆疊結(jié)構(gòu)。
[0071]第一器件隔離層120可以形成為填充限定第一鰭型有源區(qū)Fl的第一溝槽Tl的至少 一部分。第一器件隔離層120可以包括從第一溝槽Tl的內(nèi)壁順序地堆疊的第一絕緣襯層122 和第一間隙填充絕緣層126。第一絕緣襯層122可以形成為接觸第一鰭型有源區(qū)Fl的側(cè)壁。 第一間隙填充絕緣層126可以覆蓋第一鰭型有源區(qū)Fl的側(cè)壁并填充第一溝槽Tl的內(nèi)部，第 一絕緣襯層122插設(shè)在第一間隙填充絕緣層126和第一鰭型有源區(qū)Fl的側(cè)壁之間。
[0072]第一絕緣襯層122可以由第一氧化物膜形成，第一間隙填充絕緣層126可以由第二 氧化物膜形成。第一氧化物膜和第二氧化物膜可以是通過利用不同的方法獲得的不同氧化 物膜。
[0073]在一些實施例中，第一絕緣襯層122可以通過進行氧化第一鰭型有源區(qū)Fl的表面 的工藝而獲得。例如，形成第一絕緣襯層122的第一氧化物膜可以通過利用原位蒸汽產(chǎn)生 (ISSG)工藝、熱氧化工藝、紫外（UV)氧化工藝或O 2等離子體氧化工藝形成。在一些實施例 中，第一絕緣襯層122可以具有約1 〇?至約I OOi的厚度。
[0074] 在一些實施例中，形成第一間隙填充絕緣層126的第二氧化物膜可以是通過沉積 工藝或涂覆工藝形成的膜。在一些實施例中，第一間隙填充絕緣層126可以是通過可流動的 化學(xué)氣相沉積(FCVD)工藝或旋涂工藝形成的氧化物膜。例如，第一間隙填充絕緣層126可以 由氟硅酸鹽玻璃(FSG)、未摻雜的硅酸鹽玻璃(USG)、硼磷硅酸鹽玻璃(BPSG)、磷硅酸鹽玻璃 (PSG)、可流動的氧化物(FOX)、等離子體增強的正硅酸乙酯(PE-TEOS)或東燃硅氮烷(tonen si lazane ,T0SZ)形成，但是不限于此。
[0075] 第二器件隔離層130可以形成為填充限定第二鰭型有源區(qū)F2的第二溝槽T2的至少 一部分。第二器件隔離層130可以包括從第二溝槽T2的內(nèi)壁順序地堆疊的第二絕緣襯層 132、第三絕緣襯層134和第二間隙填充絕緣層136。第二絕緣襯層132可以形成為接觸第二 鰭型有源區(qū)F2的側(cè)壁。第三絕緣襯層134可以形成為覆蓋第二鰭型有源區(qū)F2的側(cè)壁，第二絕 緣襯層132插設(shè)在第三絕緣襯層134和第二鰭型有源區(qū)F2的側(cè)壁之間。第二間隙填充絕緣層 136可以形成為覆蓋第二鰭型有源區(qū)F2的側(cè)壁，第二和第三絕緣襯層132和134插設(shè)在第二 間隙填充絕緣層136和第二鰭型有源區(qū)F2的側(cè)壁之間。第二絕緣襯層132可以由第三氧化物 膜形成。第三絕緣襯層134可以由多晶硅膜或氮化物膜形成。第二間隙填充絕緣層136可以 由第四氧化物膜形成。
[0076]形成第二絕緣襯層132的第三氧化物膜可以通過進行氧化第二鰭型有源區(qū)F2的表 面的工藝而獲得。例如，形成第二絕緣襯層132的第三氧化物膜可以通過利用ISSG工藝、熱 氧化工藝、UV氧化工藝或O2等離子體氧化工藝形成。在一些實施例中，形成第二絕緣襯層 132的第三氧化物膜可以是通過與形成第一絕緣襯層122的第一氧化物膜相同或類似的工 藝形成的相同材料的膜。在一些實施例中，第二絕緣襯層132可以具有約IOA至約IOOA的 厚度。
[0077]第三絕緣襯層134可以通過引入應(yīng)力到第二鰭型有源區(qū)F2的第二導(dǎo)電類型的溝道 區(qū)CH2而起到提高第二導(dǎo)電類型的溝道區(qū)CH2中的載流子迀移率的作用。例如，當?shù)诙?dǎo)電 類型的溝道區(qū)CH2形成PMOS器件的一部分時，壓應(yīng)力可以通過第三絕緣襯層134被引入到第 二導(dǎo)電類型的溝道區(qū)CH2。在一些實施例中，第三絕緣襯層134可以具有約10人至約100A的 厚度。
[0078]在一些實施例中，形成第二間隙填充絕緣層136的第四氧化物膜可以是通過沉積 工藝或涂覆工藝形成的膜。在一些實施例中，第二間隙填充絕緣層136可以是通過FCVD工藝 或涂覆工藝形成的氧化物膜。例如，第二間隙填充絕緣層136可以由FSG、USG、BPSG、PSG、 F0X、PE-TE0S或TOSZ形成。在一些實施例中，形成第二間隙填充絕緣層136的第四氧化物膜 可以是通過與形成第一間隙填充絕緣層126的第二氧化物膜相同或類似的工藝形成的相同 材料的膜。
[0079]在基板110的第一區(qū)域I中，覆蓋所述多個第一鰭型有源區(qū)Fl的每個的兩個側(cè)壁和 上表面的第一柵極絕緣膜142和第一柵極152可以形成在所述多個第一鰭型有源區(qū)Fl和第 一器件隔離層120上。第一柵極絕緣膜142和第一柵極152可以在與所述多個第一鰭型有源 區(qū)Fl的延伸方向(X方向）交叉的方向(Y方向）上延伸。
[0080] 具有比第一和第二溝槽Tl和T2的每個的深度大的深度的深溝槽DT可以形成在基 板110的第一和第二區(qū)域I和Π 中。在一些實施例中，深溝槽DT可以形成在第一和第二區(qū)域I 和II的每個的邊緣區(qū)域或第一區(qū)域I和第二區(qū)域II之間的區(qū)域中。
[0081] 深溝槽DT的內(nèi)部可以被用于器件區(qū)域隔離的絕緣層112填充。用于器件區(qū)域隔離 的絕緣層112可以由第五氧化物膜形成。在一些實施例中，第五氧化物膜是可通過涂覆工藝 或沉積工藝形成的膜，并可以由與第一和第二間隙填充絕緣層126和136的材料不同的材料 形成。例如，分別形成第一和第二間隙填充絕緣層126和136的第二和第四氧化物膜可以由 FSG形成，形成用于器件區(qū)域隔離的絕緣層112的第五氧化物膜可以由USG形成。
[0082] 在基板110的第二區(qū)域II中，覆蓋所述多個第二鰭型有源區(qū)F2的每個的兩個側(cè)壁 和上表面的第二柵極絕緣膜144和第二柵極154可以形成在所述多個第二鰭型有源區(qū)F2和 第二器件隔離層130上。第二柵極絕緣膜144和第二柵極154可以在與所述多個第二鰭型有 源區(qū)F2的延伸方向（X方向）交叉的方向（Y方向）上延伸。
[0083] 在圖IA中，盡管第一和第二柵極絕緣膜142和144分別覆蓋第一和第二柵極152和 154的底部，但是本發(fā)明構(gòu)思不限于此。例如，第一和第二柵極絕緣膜142和144可以分別覆 蓋第一和第二柵極152和154的底部和側(cè)壁。
[0084]第一和第二柵極絕緣膜142和144的每個可以是硅氧化物膜、高電介質(zhì)膜或其組 合。高電介質(zhì)膜可以由具有比硅氧化物膜的介電常數(shù)大的介電常數(shù)的材料形成。例如，第一 和第二柵極絕緣膜142和144的每個可以具有約10至約25的介電常數(shù)。高電介質(zhì)膜可以由從 鉿氧化物、鉿氮氧化物、鉿硅氧化物、鑭氧化物、鑭鋁氧化物、鋯氧化物、鋯硅氧化物、鉭氧化 物、鈦氧化物、鋇鍶鈦氧化物、鋇鈦氧化物、鍶鈦氧化物、釔氧化物、鋁氧化物、鉛鈧鉭氧化 物、鉛鋅鈮酸鹽及其組合中選擇的其中一種形成，但是不限于此。第一和第二柵極絕緣膜 142和144可以通過原子層沉積(ALD)工藝、化學(xué)氣相沉積(CVD)工藝或物理氣相沉積(PVD) 工藝形成。在一些實施例中，第一柵極絕緣膜142和第二柵極絕緣膜144可以具有相同或類 似的結(jié)構(gòu)。在一些其它的實施例中，第一柵極絕緣膜142和第二柵極絕緣膜144可以具有不 同的結(jié)構(gòu)。
[0085] 第一和第二柵極152和154的每個可以包括用于功函數(shù)調(diào)整的含金屬層和用于間 隙填充的含金屬層，該用于間隙填充的含金屬層填充用于功函數(shù)調(diào)整的含金屬層上剩余的 柵極空間。在一些實施例中，第一和第二柵極152和154的每個可以具有其中金屬氮化物層、 金屬層、導(dǎo)電蓋層和間隙填充金屬膜可被順序地堆疊的結(jié)構(gòu)。金屬氮化物層和金屬層可以 分別包括從由Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd中選擇的至少一種。金屬氮 化物層和金屬層可以通過ALD工藝、金屬有機ALD(MOALD)工藝或金屬有機CVD(MOCVD)工藝 形成。導(dǎo)電蓋層可以用作用于防止金屬層的表面被氧化的保護層。此外，導(dǎo)電蓋層可以在另 一導(dǎo)電層沉積在金屬層上時用作促進沉積的潤濕層。導(dǎo)電蓋層可以由金屬氮化物例如TiN、 TaN或其組合形成，但是不限于此。間隙填充金屬膜可以在導(dǎo)電蓋層上延伸。間隙填充金屬 膜可以是鎢(W)膜。間隙填充金屬膜可以通過ALD工藝、CVD工藝或PVD工藝形成。間隙填充金 屬膜可以填充通過導(dǎo)電蓋層的上表面中的臺階部分形成的凹陷空間，而沒有空隙。在一些 實施例中，第一柵極152和第二柵極154可以具有不同的結(jié)構(gòu)。
[0086] 在基板110的第一區(qū)域I中，第一源/漏區(qū)域162可以在第一柵極152的兩側(cè)形成在 第一鰭型有源區(qū)Fl中。在基板110的第二區(qū)域II中，第二源/漏區(qū)域164可以在第二柵極154 的兩側(cè)形成在第二鰭型有源區(qū)F2中。
[0087] 在一些實施例中，第一源/漏區(qū)域162可以包括從第一鰭型有源區(qū)Fl外延地生長的 半導(dǎo)體層，第二源/漏區(qū)域164可以包括從第二鰭型有源區(qū)F2外延地生長的半導(dǎo)體層。第一 和第二源/漏區(qū)域162和164中的每個可以具有包括多個外延地生長的SiGe層的嵌入的SiGe 結(jié)構(gòu)，或可以由外延地生長的Si層或外延地生長的SiC層形成。第一源/漏區(qū)域162和第二 源/漏區(qū)域164可以具有不同的結(jié)構(gòu)。
[0088] 在參照圖IA和IB描述的集成電路器件100中，第二區(qū)域II中的第二器件隔離層130 包括第三絕緣襯層134,而第一區(qū)域I中的第一器件隔離層120不包括第三絕緣襯層134。因 此，在第一器件隔離層120中，第一絕緣襯層122可以直接接觸第一間隙填充絕緣層126,并 且第一間隙填充絕緣層126可以設(shè)置在相對鄰近第一鰭型有源區(qū)Fl的位置且第一絕緣襯層 122插設(shè)在第一間隙填充絕緣層126和第一鰭型有源區(qū)Fl之間。因此，當?shù)谝婚g隙填充絕緣 層126在形成第一間隙填充絕緣層126之后的后續(xù)各種工藝中被熱處理時，由于第一間隙填 充絕緣層126的收縮引起的應(yīng)力可以被傳輸?shù)降谝祸捫陀性磪^(qū)Fl，因此張應(yīng)力可以施加到 第一鰭型有源區(qū)Fl的第一導(dǎo)電類型的溝道區(qū)CHl。因而，當NMOS晶體管被實現(xiàn)在第一區(qū)域I 中時，可以改善NMOS晶體管的性能。
[0089] 由于形成在第二區(qū)域II中的第二器件隔離層130包括用作第二絕緣襯層132和第 二間隙填充絕緣層136之間的阻擋物的第三絕緣襯層134,所以可以通過第三絕緣襯層134 最小化可能由于第二間隙填充絕緣層136而在第二鰭型有源區(qū)F2的第二導(dǎo)電類型溝道區(qū) CH2中引起的張應(yīng)力。通過利用多晶硅或氮化物形成第三絕緣襯層134,壓應(yīng)力可以通過利 用第二區(qū)域II中的第三絕緣襯層134而被引入第二導(dǎo)電類型溝道區(qū)CH2中。因此，可以改善 第二導(dǎo)電類型溝道區(qū)CH2中的載流子迀移率。
[0090] 圖2A至2E是根據(jù)本發(fā)明構(gòu)思的另一示例實施例的集成電路器件200的圖示。圖2A 是集成電路器件200的平面布置圖示，圖2B是沿圖2A的線2B-2B'截取的截面圖，圖2C是沿圖 2A的線2C-2C'截取的截面圖，圖2D是沿圖2A的線2D-2D'截取的截面圖，圖2E是沿圖2A的線 2E-2E'截取的截面圖。在圖2A至2E中，與圖IA和IB的那些相同的附圖標記表示相同或類似 的元件，因此將省略它們的詳細說明。
[0091] 參照圖2A至2E，集成電路器件200包括具有第一區(qū)域I和第二區(qū)域II的基板110。 [0092] 多個第一鰭型有源區(qū)FlA和FlB從基板110的第一區(qū)域I朝向垂直于基板110的主表 面的方向（Z方向）突出。所述多個第一鰭型有源區(qū)FlA和FlB的每個可以具有第一導(dǎo)電類型 的溝道區(qū)CHA。所述多個第一鰭型有源區(qū)FlA和FlB的每個的兩個側(cè)壁可以在第一導(dǎo)電類型 溝道區(qū)CHA之下用第一器件隔離層220A覆蓋。
[0093]多個第二鰭型有源區(qū)F2A和F2B從基板110的第二區(qū)域II朝向第一方向（Z方向）突 出。所述多個第二鰭型有源區(qū)F2A和F2B的每個可以具有第二導(dǎo)電類型的溝道區(qū)CHB。所述多 個第二鰭型有源區(qū)F2A和F2B的每個的兩個側(cè)壁可以在第二導(dǎo)電類型溝道區(qū)CHB之下用第二 器件隔離層230A覆蓋。
[0094] 所述多個第一鰭型有源區(qū)FlA和FlB以及所述多個第二鰭型有源區(qū)F2A和F2B可以 在基板110上在X方向上彼此平行地延伸。每個第一鰭型有源區(qū)FlA和每個第一鰭型有源區(qū) FlB可以彼此間隔開，第一鰭隔離區(qū)FSl插設(shè)在兩者之間。每個第二鰭型有源區(qū)F2A和每個第 二鰭型有源區(qū)F2B可以彼此間隔開，第二鰭隔離區(qū)FS2插設(shè)在兩者之間。在一些實施例中，第 一鰭隔離區(qū)FSl和第二鰭隔離區(qū)FS2可以連接到彼此。在一些實施例中，第一鰭隔離區(qū)FSl和 第二鰭隔離區(qū)FS2可以彼此間隔開。
[0095] 在圖2A中，盡管四個第一鰭型有源區(qū)FlA和四個第一鰭型有源區(qū)FlB形成在第一區(qū) 域I中并且四個第二鰭型有源區(qū)F2A和四個第二鰭型有源區(qū)F2B形成在第二區(qū)域II中，但是 本發(fā)明構(gòu)思不限于此。例如，三個或更少的或者五個或更多的第一鰭型有源區(qū)FlA以及三個 或更少的或者五個或更多的第一鰭型有源區(qū)FlB可以形成在第一區(qū)域I中，并且三個或更少 的或者五個或更多的第二鰭型有源區(qū)F2A以及三個或更少的或者五個或更多的第二鰭型有 源區(qū)F2B可以形成在第二區(qū)域II中。
[0096]在基板110的第一區(qū)域I中，多個正常柵極NGl和虛設(shè)柵極DGl可以在與所述多個第 一鰭型有源區(qū)FlA和FlB的延伸方向（X方向）交叉的方向（Y方向）上延伸。在基板110的第二 區(qū)域II中，多個正常柵極NG2和虛設(shè)柵極DG2可以在與所述多個第二鰭型有源區(qū)F2A和F2B的 延伸方向（X方向）交叉的方向（Y方向）上延伸。虛設(shè)柵極DGl和虛設(shè)柵極DG2可以分別設(shè)置在 第一鰭隔離區(qū)FSl和第二鰭隔離區(qū)FS2中。
[0097]在集成電路器件200中，在所述多個第一鰭型有源區(qū)FlA和FlB之間提供絕緣區(qū)域 的第一器件隔離層220A和220B可以形成在基板110的第一區(qū)域I中。第一器件隔離層220A和 220B可以包括低高度的第一器件隔離層220A(參照圖2B)和高高度的第一器件隔離層220B (參照圖2C和圖2D)。
[0098]低高度的第一器件隔離層220A可以在第一區(qū)域I中的所述多個第一鰭型有源區(qū) FlA和FlB的短軸方向（圖2A中的Y方向）上設(shè)置在所述多個第一鰭型有源區(qū)FlA和FlB中的每 個對應(yīng)對之間的區(qū)域中，可以在平行于所述多個第一鰭型有源區(qū)FlA和FlB的方向上延伸， 并可以具有比所述多個第一鰭型有源區(qū)FlA和FlB的上表面的高度低的高度的上表面。低高 度的第一器件隔離層220A可以形成為填充在所述多個第一鰭型有源區(qū)FlA和FlB的每個對 應(yīng)對之間平行于所述多個第一鰭型有源區(qū)FlA和FlB延伸的第一溝槽Tl的內(nèi)部。低高度的第 一器件隔離層220A可以包括從形成在第一區(qū)域I中的第一溝槽Tl的內(nèi)壁順序地堆疊的第一 絕緣襯層122和第一間隙填充絕緣層126,像圖IA和IB中示出的第一器件隔離層120-樣。 [0099]如圖2A所示，高高度的第一器件隔離層220B可以在所述多個第一鰭型有源區(qū)FlA 和FlB的長軸方向（圖2A中的X方向）上設(shè)置于彼此相鄰的一對第一鰭型有源區(qū)FlA和FlB之 間的區(qū)域中，并可以在與所述多個第一鰭型有源區(qū)FlA和FlB交叉的方向上延伸。
[0100]如圖2D所示，高高度的第一器件隔離層220B可以具有比所述多個第一鰭型有源區(qū) FlA和FlB的上表面的高度高的高度的上表面。然而，本發(fā)明構(gòu)思不限于此。例如，高高度的 第一器件隔離層220B可以具有與所述多個第一鰭型有源區(qū)FlA和FlB的上表面的高度基本 上相同的高度的上表面。這將在后面參照圖3A和3B描述。
[0101]如圖2D所示，高高度的第一器件隔離層220B可以形成為填充鰭隔離溝槽T3的內(nèi)部 和上溝槽T4的內(nèi)部。鰭隔離溝槽T3可以形成為在位于彼此相鄰的一對第一鰭型有源區(qū)FlA 和FlB之間的第一鰭隔離區(qū)FSl中在平行于所述多個正常柵極NGl和虛設(shè)柵極DGl的方向上 延伸。上溝槽T4可以形成在鰭隔離溝槽T3上以與鰭隔離溝槽T3連通并可以具有比鰭隔離溝 槽T3的寬度大的寬度。高高度的第一器件隔離層220B可以包括從形成在第一區(qū)域I中的鰭 隔離溝槽T3的內(nèi)壁順序地堆疊的第一絕緣襯層122和第一間隙填充絕緣層126,類似于圖IA 和IB中示出的第一器件隔離層120。然而，高高度的第一器件隔離層220B還可以包括形成在 上溝槽T4中的第一上掩埋層228。第一上掩埋層228可以形成在第一間隙填充絕緣層126上 以接觸第一絕緣襯層122和第一間隙填充絕緣層126。
[0102] 在一些實施例中，第一上掩埋層228可以是通過涂覆工藝或沉積工藝形成的氧化 物膜。例如，第一上掩埋層228可以由FSG、USG、BPSG、PSG、FOX、PE-TEOS或TOSZ形成。
[0103]如圖2A所示，虛設(shè)柵極DGl可以形成在高高度的第一器件隔離層220B上，使得高高 度的第一器件隔離層220B和虛設(shè)柵極DGl彼此一一對應(yīng)。虛設(shè)柵極DGl可以設(shè)置在一對相鄰 的正常柵極NGl之間。高高度的第一器件隔離層220B可以設(shè)置為被虛設(shè)柵極DGl垂直地交 疊，并可以與虛設(shè)柵極DGl-起在與所述多個第一鰭型有源區(qū)FlA和FlB的延伸方向（X方向） 交叉的方向（Y方向）上延伸。
[0104]低高度的第一器件隔離層220A和高高度的第一器件隔離層220B可以形成為使得 它們的底部位于基本上相同的高度。在一些實施例中，低高度的第一器件隔離層220A的底 部高度LV1(參照圖2B)和高高度的第一器件隔離層220B的底部高度LV2(參照圖2D)可以與 所述多個第一鰭型有源區(qū)FlA和FlB的底部的高度LVFl基本上相同。然而，本發(fā)明構(gòu)思不限 于此。例如，高高度的第一器件隔離層220B的底部可以具有與低高度的第一器件隔離層 220A的底部的高度不同的高度。
[0105]在集成電路器件200中，在所述多個第二鰭型有源區(qū)F2A和F2B之間提供絕緣區(qū)域 的第二器件隔離層230A和230B可以形成在基板110的第二區(qū)域II中。第二器件隔離層230A 和230B可以包括低高度的第二器件隔離層230A(參照圖2B)和高高度的第二器件隔離層 230B(參照圖2A和圖2E)。
[0106] 低高度的第二器件隔離層230A可以在第二區(qū)域II中的所述多個第二鰭型有源區(qū) F2A和F2B的短軸方向（圖2A中的Y方向）上設(shè)置在所述多個第二鰭型有源區(qū)F2A和F2B的每個 對應(yīng)對之間，可以在平行于所述多個第二鰭型有源區(qū)F2A和F2B的方向上延伸，并可以具有 比所述多個第二鰭型有源區(qū)F2A和F2B的上表面的高度低的高度的上表面。低高度的第二器 件隔離層230A可以形成為在所述多個第二鰭型有源區(qū)F2A和F2B的每個對應(yīng)對之間填充平 行于所述多個第二鰭型有源區(qū)F2A和F2B延伸的第二溝槽T2的內(nèi)部。低高度的第二器件隔離 層230A可以包括從形成在第二區(qū)域II中的第二溝槽T2的內(nèi)壁順序地堆疊的第二絕緣襯層 132、第三絕緣襯層134和第二間隙填充絕緣層136,像圖IA和IB中示出的第二器件隔離層 130 一樣。
[0107] 如圖2A所示，高高度的第二器件隔離層230B可以在所述多個第二鰭型有源區(qū)F2A 和F2B的長軸方向（圖2A中的X方向）上設(shè)置于彼此相鄰的一對第二鰭型有源區(qū)F2A和F2B之 間的區(qū)域中，并在與所述多個第二鰭型有源區(qū)F2A和F2B交叉的方向上延伸。
[0108] 如圖2E所示，高高度的第二器件隔離層230B可以具有比所述多個第二鰭型有源區(qū) F2A和F2B的上表面的高度高的高度的上表面。然而，本發(fā)明構(gòu)思不限于此。例如，高高度的 第二器件隔離層230B可以具有與所述多個第二鰭型有源區(qū)F2A和F2B的上表面的高度基本 上相同的高度的上表面。這將在后面參照圖3A和3B描述。
[0109]如圖2E所示，高高度的第二器件隔離層230B可以形成為填充鰭隔離溝槽T5的內(nèi)部 和上溝槽T6的內(nèi)部。鰭隔離溝槽T5可以在彼此相鄰的一對第二鰭型有源區(qū)F2A和F2B之間的 第二鰭隔離區(qū)FS2中在平行于所述多個正常柵極NG2和虛設(shè)柵極DG2的方向上延伸。上溝槽 T6可以形成在鰭隔離溝槽T5上以與鰭隔離溝槽T5連通并可以具有比鰭隔離溝槽T5的寬度 大的寬度。高高度的第二器件隔離層230B可以包括從形成在第二區(qū)域II中的鰭隔離溝槽T5 的內(nèi)壁順序地堆疊的第二絕緣襯層132、第三絕緣襯層134和第二間隙填充絕緣層136,類似 于圖IA和IB中示出的第二器件隔離層130。然而，高高度的第二器件隔離層230B還可以包括 形成在上溝槽T6中的第二上掩埋層238。在一些實施例中，第二上掩埋層238可以是通過涂 覆工藝或沉積工藝形成的氧化物膜。例如，第二上掩埋層238可以由FSG、USG、BPSG、PSG、 F0X、PE-TE0S或TOSZ形成。在一些實施例中，形成在第二區(qū)域II中的第二上掩埋層238(參照 圖2E)可以由與形成在第一區(qū)域I中的第一上掩埋層228(參照圖2D)相同的材料形成。
[0110]如圖2A所示，虛設(shè)柵極DG2可以形成在高高度的第二器件隔離層230B上，使得高高 度的第二器件隔離層230B和虛設(shè)柵極DG2彼此一一對應(yīng)。虛設(shè)柵極DG2可以設(shè)置在兩個相鄰 的正常柵極NG2之間。高高度的第二器件隔離層230B可以設(shè)置為被虛設(shè)柵極DG2垂直地交 疊，并可以與虛設(shè)柵極DG2-起在與所述多個第二鰭型有源區(qū)F2A和F2B的延伸方向（X方向） 交叉的方向（Y方向）上延伸。
[0111]低高度的第二器件隔離層230A和高高度的第二器件隔離層230B可以形成為使得 它們的底部位于基本上相同的高度。在一些實施例中，低高度的第二器件隔離層230A的底 部高度LV3(參照圖2B)和高高度的第二器件隔離層230B的底部高度LV4(參照圖2E)可以與 所述多個第二鰭型有源區(qū)F2A和F2B的底部的高度LVF2基本上相同。然而，本發(fā)明構(gòu)思不限 于此。例如，高高度的第二器件隔離層230B的底部可以具有與低高度的第二器件隔離層 230A的底部的高度不同的高度。
[0112]形成在第一區(qū)域I和第二區(qū)域II之間的深溝槽DT(參照圖2B)中的用于器件區(qū)域隔 離的絕緣層112的底部高度LVDT可以低于低高度的第一器件隔離層220A的底部高度LVl和 高高度的第一器件隔離層220B的底部高度LV2。此外，用于器件區(qū)域隔離的絕緣層112的底 部高度LVDT可以低于低高度的第二器件隔離層230A的底部高度LV3和高高度的第二器件隔 離層230B的底部高度LV4。
[0113]形成在第一區(qū)域I中的所述多個正常柵極NGl和虛設(shè)柵極DGl以及形成在第二區(qū)域 II中的所述多個正常柵極NG2和虛設(shè)柵極DG2可以具有與關(guān)于參照圖IA和IB的第一和第二 柵極152和154描述的結(jié)構(gòu)類似的結(jié)構(gòu)。
[0114] 所述多個正常柵極NGl和虛設(shè)柵極DGl的每個的兩個側(cè)壁可以用絕緣間隔物260和 柵極間絕緣層270覆蓋。在一些實施例中，絕緣間隔物260可以包括硅氮化物層(Si 3N4)膜、硅 氮氧化物(SiON)膜、含碳的硅氮氧化物(SiCON)膜或其組合。柵極間絕緣層270可以包括從 正硅酸乙酯(TEOS)膜和具有約2.2至約2.4的超低介電常數(shù)K的超低K(ULK)膜(例如，SiOC膜 和SiCOH膜)中選擇的任一個。
[0115] 在一些實施例中，所述多個正常柵極NGl和NG2以及虛設(shè)柵極DGl和DG2可以通過后 柵極工藝形成，該后柵極工藝也可以被稱為置換多柵極(RPG)工藝。然而，本發(fā)明構(gòu)思不限 于此。
[0116]在第一區(qū)域I中，第一柵極絕緣膜142可以插設(shè)在所述多個正常柵極NGl的每個和 所述多個第一鰭型有源區(qū)FlA和FlB的每個之間以及在虛設(shè)柵極DGl和第一上掩埋層228之 間。
[0117] 在第一區(qū)域I中，源/漏區(qū)域282可以在所述多個第一鰭型有源區(qū)FlA和FlB的每個 中形成在所述多個正常柵極NGl的每個的兩側(cè)處。形成在所述多個第一鰭型有源區(qū)FlA和 FlB中的多個源/漏區(qū)域282當中的位于第一鰭隔離區(qū)FSl的兩側(cè)的源/漏區(qū)域282的一部分 可以被絕緣間隔物260和形成在上溝槽T4中的第一上掩埋層228垂直地交疊，因此可以隱藏 在第一上掩埋層228下面。
[0118]在第二區(qū)域II中，第二柵極絕緣膜144可以設(shè)置在所述多個正常柵極NG2的每個和 所述多個第二鰭型有源區(qū)F2A和F2B的每個之間以及在虛設(shè)柵極DG2和第二上掩埋層238之 間。
[0119] 在第二區(qū)域II中，源/漏區(qū)域284可以在所述多個第二鰭型有源區(qū)F2A和F2B的每個 中形成在所述多個正常柵極NG2的每個的兩側(cè)處。形成在所述多個第二鰭型有源區(qū)F2A和 F2B中的多個源/漏區(qū)域284當中的位于第二鰭隔離區(qū)FS2的兩側(cè)的源/漏區(qū)域284的一部分 可以被絕緣間隔物260和形成在上溝槽T6中的第二上掩埋層238垂直地交疊，因此可以隱藏 在第二上掩埋層238下面。
[0120]在參照圖2A至2E描述的集成電路器件200中，第二區(qū)域II中的第二器件隔離層 230A和230B的每個包括在第二絕緣襯層132和第二間隙填充絕緣層136之間的第三絕緣襯 層134。相反，在第一區(qū)域I中，第一器件隔離層220A和220B的每個不包括第三絕緣襯層134。 因此，在第一器件隔離層220A和220B中，第一絕緣襯層122可以直接接觸第一間隙填充絕緣 層126,并且第一間隙填充絕緣層126可以設(shè)置在相對地鄰近于第一鰭型有源區(qū)FlA和FlB的 位置，其中第一絕緣襯層122插設(shè)在第一間隙填充絕緣層126和第一鰭型有源區(qū)FlA和FlB之 間。因此，當?shù)谝婚g隙填充絕緣層126在形成第一間隙填充絕緣層126之后的后續(xù)各種工藝 中被熱處理時，由于第一間隙填充絕緣層126的收縮引起的應(yīng)力可以被傳輸?shù)降谝祸捫陀?源區(qū)FlA和F1B，因此張應(yīng)力可以被施加到第一鰭型有源區(qū)FlA和FlB的每個的第一導(dǎo)電類型 溝道區(qū)CHA。因而，當NMOS晶體管被實現(xiàn)在第一區(qū)域I中時，可以改善NMOS晶體管的性能。 [0121]由于形成在第二區(qū)域II中的第二器件隔離層230A和230B的每個包括用作第二絕 緣襯層132和第二間隙填充絕緣層136之間的阻擋物的第三絕緣襯層134,所以可能由于第 二間隙填充絕緣層136而在第二鰭型有源區(qū)F2A和F2B的每個的第二導(dǎo)電類型溝道區(qū)CHB中 引起的張應(yīng)力可以通過第三絕緣襯層134被最小化。通過利用多晶硅或氮化物形成第三絕 緣襯層134,壓應(yīng)力可以通過利用第二區(qū)域II中的第三絕緣襯層134而被引入第二導(dǎo)電類型 溝道區(qū)CHB中。因此，可以改善第二導(dǎo)電類型溝道區(qū)CHB中的載流子迀移率。
[0122] 圖3A和3B是根據(jù)本發(fā)明構(gòu)思的另一示例實施例的集成電路器件300的圖示。集成 電路器件300可以具有與圖2A中示出的平面布局相同或類似的平面布局。更具體地，圖3A是 對應(yīng)于沿圖2A的線2D-2D'截取的截面的一部分的截面圖，圖3B是對應(yīng)于沿圖2A的線2E-2E' 截取的截面的一部分的截面圖。在圖3A和3B中，與圖IA至2E的附圖標記相同的附圖標記表 示相同或類似的元件，因此將省略它們的詳細說明。
[0123] 參照圖3A和3B，集成電路器件300具有與參照圖2A至2E描述的集成電路器件200基 本上相同的結(jié)構(gòu)。然而，在形成在基板110的第一區(qū)域I中的高高度的第一器件隔離層220B 中，形成在上溝槽T4中的上掩埋層328的上表面可以位于與所述多個第一鰭型有源區(qū)FlA和 FlB的上表面的高度基本上相同的高度處。在形成在基板110的第二區(qū)域II中的高高度的第 二器件隔離層230B中，形成在上溝槽T6中的上掩埋層338的上表面可以位于與所述多個第 二鰭型有源區(qū)F2A和F2B的上表面的高度基本上相同的高度處。上掩埋層328和338的更多細 節(jié)與關(guān)于相對圖2A至2E的第一和第二上掩埋層228和238描述的那些相同或類似。
[0124] 圖4A和4B是根據(jù)本發(fā)明構(gòu)思的另一示例實施例的集成電路器件400的圖示。集成 電路器件400可以具有與圖2A中示出的平面布局基本上相同的平面布局。更具體地，圖4A是 對應(yīng)于沿圖2A的線2D-2D '截取的截面的一部分的截面圖，圖4B是對應(yīng)于沿圖2A的線2E-2E ' 截取的截面的一部分的截面圖。在圖4A和4B中，與圖IA至2E的附圖標記相同的附圖標記表 示相同或類似的元件，因此，將省略它們的詳細說明。
[0125] 參照圖4A和4B，集成電路器件400具有與參照圖2A至2E描述的集成電路器件200基 本上相同的結(jié)構(gòu)。然而，具有抬高的源/漏極(RSD)結(jié)構(gòu)的源/漏區(qū)域482可以形成在第一區(qū) 域I的所述多個第一鰭型有源區(qū)FlA和FlB的每個中，具有RSD結(jié)構(gòu)的源/漏區(qū)域484可以形成 在第二區(qū)域II的所述多個第二鰭型有源區(qū)F2A和F2B的每個中。
[0126] 更具體地，在第一區(qū)域I中，具有RSD結(jié)構(gòu)的源/漏區(qū)域482可以在所述多個第一鰭 型有源區(qū)FlA和FlB的每個中形成在正常柵極NGl的兩側(cè)。在第二區(qū)域II中，具有RSD結(jié)構(gòu)的 源/漏區(qū)域484可以在所述多個第二鰭型有源區(qū)F2A和F2B的每個中形成在正常柵極NG2的兩 側(cè)。
[0127] 為了在第一和第二區(qū)域I和II中形成源/漏區(qū)域482和484，凹陷482R和484R可以通 過去除第一和第二鰭型有源區(qū)F1A、F1B、F2A和F2B的部分而形成。接下來，用于形成源/漏區(qū) 域482和484的半導(dǎo)體層可以通過外延生長工藝形成在凹陷482R和484R中。在一些實施例 中，由Si或SiC形成的源/漏區(qū)域482可以形成在第一區(qū)域I中。在第一區(qū)域I中，N+摻雜工藝 可以在外延地生長由Si或SiC形成的半導(dǎo)體層時被同時進行。由SiGe形成的源/漏區(qū)域484 可以形成在第二區(qū)域II中。在第二區(qū)域II中，P+摻雜工藝可以在外延地生長由SiGe形成的 半導(dǎo)體層時被同時進行。
[0128] 源/漏區(qū)域482和484可以具有在比第一和第二鰭型有源區(qū)F1A、F1B、F2A和F2B的上 表面高的高度處的上表面。
[0129] 在第一區(qū)域I中，形成在所述多個第一鰭型有源區(qū)FlA和FlB中的多個源/漏區(qū)域 482當中的位于第一鰭隔離區(qū)FSl的兩側(cè)的源/漏區(qū)域482的一部分可以被絕緣間隔物260和 形成在上溝槽T4中的第一上掩埋層228垂直地交疊，因此可以隱藏在第一上掩埋層228下 面。
[0130] 在第二區(qū)域II中，形成在所述多個第二鰭型有源區(qū)F2A和F2B中的多個源/漏區(qū)域 484當中的位于第二鰭隔離區(qū)FS2的兩側(cè)的源/漏區(qū)域484的一部分可以被形成在上溝槽T6 和絕緣間隔物260中的第二上掩埋層238垂直地交疊，因此可以隱藏在第二上掩埋層238下 面。
[0131] 在圖2A至4B中示出的集成電路器件200、300和400中，在基板110的第一區(qū)域I中設(shè) 置在虛設(shè)柵極DGl下面的第一器件隔離層220B和在基板110的第二區(qū)域II中設(shè)置在虛設(shè)柵 極DG2下面的第二器件隔離層230B可以每個具有與所述多個第一和第二鰭型有源區(qū)F1A、 F1B、F2A和F2B的上表面的高度基本上相同的高度或比其高的高度的上表面。因此，虛設(shè)柵 極DGl可以不設(shè)置在所述多個第一鰭型有源區(qū)FlA和FlB之間的空間中，并且虛設(shè)柵極DG2可 以不設(shè)置在所述多個第二鰭型有源區(qū)F2A和F2B之間的空間中。因此，與其中第一和第二器 件隔離層220B和230B的每個的上表面的高度低于所述多個第一和第二鰭型有源區(qū)F1A、 F1B、F2A和F2B的上表面的高度的情形相比，形成在虛設(shè)柵極DGl與第一鰭型有源區(qū)FlA和 FlB之間的寄生電容以及形成在虛設(shè)柵極DG2與第二鰭型有源區(qū)F2A和F2B之間的寄生電容 可以非常小。此外，漏電流可以通過保證虛設(shè)柵極DGl與第一鰭型有源區(qū)FlA和FlB之間的分 隔距離以及虛設(shè)柵極DG2與第二鰭型有源區(qū)F2A和F2B之間的分隔距離而被減小或抑制。此 外，通過使第一和第二器件隔離層220B和230B中的上掩埋層228、238、328和338的寬度(X方 向上的寬度)大于虛設(shè)柵極DGl和DG2的寬度(X方向上的寬度），當在第一和第二器件隔離層 220B和230B上形成虛設(shè)柵極DGl和DG2時可以保證對準余量。
[0132] 圖5A至51是順序地示出根據(jù)本發(fā)明構(gòu)思的示例實施例的制造集成電路器件的方 法的截面圖。下面參照圖5A至51描述制造圖IA和IB中示出的集成電路器件100的方法。在圖 5A至51中，與圖IA和IB的附圖標記相同的附圖標記表示相同或類似的元件，因此將省略它 們的詳細說明。
[0133] 參照圖5A，制備包括第一區(qū)域I和第二區(qū)域II的基板110。可以在基板110的第一區(qū) 域I和第二區(qū)域II上形成多個襯墊氧化物膜圖案512和多個掩模圖案514。
[0134] 所述多個襯墊氧化物膜圖案512和所述多個掩模圖案514可以在基板110上在一個 方向（X方向）上彼此平行地延伸。
[0135] 在一些實施例中，所述多個襯墊氧化物膜圖案512可以由通過熱氧化基板110的表 面獲得的氧化物膜形成。所述多個掩模圖案514可以由硅氮化物膜、硅氮氧化物膜、玻璃上 旋涂(SOG)膜、硬掩模上旋涂(SOH)膜、光致抗蝕劑膜或其組合形成，但是不限于此。
[0136] 參照圖5B，可以通過利用所述多個掩模圖案514作為蝕刻掩模而蝕刻基板110的一 部分，因此多個第一和第二溝槽Tl和T2可以形成在基板110中。由于形成了所述多個第一和 第二溝槽Tl和T2,所以可以獲得在垂直于基板110的主表面的方向（Z方向）上從基板110向 上突出并且在一個方向（X方向）上延伸的多個第一和第二鰭型有源區(qū)Fl和F2。
[0137] 參照圖5C，可以在第一區(qū)域I中形成覆蓋所述多個第一鰭型有源區(qū)Fl的暴露表面 的第一絕緣襯層122,并且可以在第二區(qū)域II中形成覆蓋所述多個第二鰭型有源區(qū)F2的暴 露表面的第二絕緣襯層132。
[0138] 第一絕緣襯層122和第二絕緣襯層132可以通過進行氧化第一鰭型有源區(qū)Fl的暴 露表面和第二鰭型有源區(qū)F2的暴露表面的工藝而獲得。例如，第一絕緣襯層122和第二絕緣 襯層132可以通過利用ISSG工藝、熱氧化工藝、UV氧化工藝或O 2等離子體氧化工藝而形成。 在一些實施例中，第一絕緣襯層122和第二絕緣襯層132可以被同時形成。第一絕緣襯層122 和第二絕緣襯層132可以由相同的材料形成。第一和第二絕緣襯層122和132的每個可以具 有約IOA至約IOOA的厚度。
[0139] 參照圖可以形成覆蓋第一區(qū)域I的掩模圖案520,使得基板110的第二區(qū)域II暴 露，然后可以在第二區(qū)域II中的第二絕緣襯層132上形成第三絕緣襯層134。
[0140]當?shù)谌^緣襯層134形成在第二區(qū)域II中的第二絕緣襯層132上時，第三絕緣襯層 134可以形成在第一區(qū)域I中的掩模圖案520上。在一些實施例中，掩模圖案520可以由光致 抗蝕劑膜形成。
[0141]第三絕緣襯層134可以具有均勻的厚度以共形地覆蓋第二絕緣襯層132。第三絕緣 襯層134可以由不同于第一和第二絕緣襯層122和132的組成材料的材料形成。
[0142] 在一些實施例中，第三絕緣襯層134可以由多晶硅或氮化物形成。第三絕緣襯層 134可以通過CVD或ALD工藝形成。在一些實施例中，第三絕緣襯層134可以具有約:1〇蓋至約 IOQA的厚度。
[0143] 參照圖5E，可以去除掩模圖案520和覆蓋掩模圖案520的第三絕緣襯層134以暴露 第一區(qū)域I中的第一絕緣襯層122,然后可以在第一區(qū)域I中形成填充所述多個第一溝槽Tl 的第一間隙填充絕緣層126,并且可以在第二區(qū)域II中形成填充所述多個第二溝槽T2的第 二間隙填充絕緣層136。
[0144] 第一間隙填充絕緣層126和第二間隙填充絕緣層136可以被同時形成并可以由相 同的材料形成。為了形成第一間隙填充絕緣層126和第二間隙填充絕緣層136,可以沉積氧 化物以填充所述多個第一和第二溝槽Tl和T2的每個的內(nèi)部，然后可以退火所沉積的氧化 物。
[0145] 第一間隙填充絕緣層126和第二間隙填充絕緣層136可以是通過FCVD工藝或旋涂 工藝形成的氧化物膜。例如，第一間隙填充絕緣層126和第二間隙填充絕緣層136可以由 FSG、USG、BPSG、PSG、FOX、PE-TEOS或TOSZ形成。在一些實施例中，形成第二間隙填充絕緣層 136的氧化物膜可以是通過與形成第一間隙填充絕緣層126的氧化物膜相同或類似的工藝 形成的相同材料膜。
[0146] 參照圖5F，可以通過去除所述多個第一鰭型有源區(qū)Fl中的一些、所述多個第二鰭 型有源區(qū)F2中的一些以及它們周圍的絕緣層而形成深溝槽DT。
[0147] 深溝槽DT可以具有比第一溝槽Tl的深度Dl和第二溝槽T2的深度D2大的深度D3。在 一些實施例中，第一區(qū)域I和第二區(qū)域II可以通過深溝槽DT分離。例如，深溝槽DT的深度D3 可以比第一溝槽Tl的深度Dl和第二溝槽T2的深度D2大大約50nm至約150nm。
[0148] 在一些實施例中，在圖5E的所得結(jié)構(gòu)上形成光致抗蝕劑圖案（其暴露所得結(jié)構(gòu)的 上表面的一部分)并通過利用光致抗蝕劑圖案作為蝕刻掩模干蝕刻所得結(jié)構(gòu)的暴露部分的 工藝可以用于形成深溝槽DT。
[0149] 參照圖5G，可以形成用于器件區(qū)域隔離的絕緣層112以填充深溝槽DT。
[0150] 涂覆工藝或沉積工藝可以用于形成用于器件區(qū)域隔離的絕緣層112。在一些實施 例中，用于器件區(qū)域隔離的絕緣層112可以由與第一和第二間隙填充絕緣層126和136的材 料不同的材料形成。例如，第一和第二間隙填充絕緣層126和136的每個可以由通過FCVD工 藝形成的氧化物膜形成，用于器件區(qū)域隔離的絕緣層112可以由USG形成。然而，本發(fā)明構(gòu)思 不限于此。
[0151] 在第一區(qū)域I中，用于器件區(qū)域隔離的絕緣層112可以形成為直接接觸第一間隙填 充絕緣層126。在第二區(qū)域II中，用于器件區(qū)域隔離的絕緣層112可以形成為直接接觸第二 間隙填充絕緣層136。
[0152] 在一些實施例中，為了形成用于器件區(qū)域隔離的絕緣層112,可以形成填充深溝槽 DT的絕緣層，然后可以平坦化絕緣層的上表面從而暴露所述多個掩模圖案514。在這種情況 下，所述多個掩模圖案514的每個的一部分以及第一和第二間隙填充絕緣層126和136的每 個的一部分可以被消耗，因此，所述多個掩模圖案514的高度以及第一和第二間隙填充絕緣 層126和136的高度可以降低。
[0153] 參照圖5H，可以去除所述多個掩模圖案514(參照圖5G)、所述多個襯墊氧化物膜圖 案512(參照圖5G)、用于器件區(qū)域隔離的絕緣層112的一部分、第一和第二間隙填充絕緣層 126和136的每個的一部分、第三絕緣襯層134的一部分以及第一和第二絕緣襯層122和132 的每個的一部分，從而可以暴露第一和第二鰭型有源區(qū)Fl和F2的上部分Ul和U2的上表面和 側(cè)壁。
[0154] 因而，暴露第一和第二鰭型有源區(qū)Fl和F2的上部分Ul和U2的第一和第二器件隔離 層120和130可以形成在第一區(qū)域I和第二區(qū)域II中。
[0155] 在一些實施例中，可以在第一和第二鰭型有源區(qū)Fl和F2的暴露的上部分Ul和U2上 進行用于閾值電壓調(diào)整的雜質(zhì)離子注入工藝。在用于閾值電壓調(diào)整的雜質(zhì)離子注入工藝 中，硼(B)離子可以作為雜質(zhì)被注入在第一區(qū)域I和第二區(qū)域II當中的其中形成NMOS晶體管 的區(qū)域中，磷(P)離子或砷(As)離子可以作為雜質(zhì)被注入在第一區(qū)域I和第二區(qū)域II當中的 其中形成PMOS晶體管的區(qū)域中。
[0156] 參照圖51，可以在第一區(qū)域I中形成順序地覆蓋所述多個第一鰭型有源區(qū)Fl的每 個的暴露的上部分Ul(參照圖5H)的第一柵極絕緣膜142和第一柵極152,并且可以在第二區(qū) 域II中形成順序地覆蓋所述多個第二鰭型有源區(qū)F2的每個的暴露的上部分U2(參照圖5H) 的第二柵極絕緣膜144和第二柵極154。此外，第一源/漏區(qū)域162(參照圖1A)可以在所述多 個第一鰭型有源區(qū)Fl的每個中形成在第一柵極152的兩側(cè)，第二源/漏區(qū)域164(參照圖1A) 可以在所述多個第二鰭型有源區(qū)F2的每個中形成在第二柵極154的兩側(cè)。因此，可以獲得圖 IA和IB中示出的集成電路器件100。
[0157] 在一些實施例中，第一和第二柵極152和154可以通過RPG工藝形成。所述多個第一 鰭型有源區(qū)Fl的每個的上部分Ul可以變成溝道區(qū)CHl，所述多個第二鰭型有源區(qū)F2的每個 的上部分U2可以變成溝道區(qū)CH2。
[0158] 根據(jù)參照圖5A至51描述的制造集成電路器件100的方法，集成電路器件，其中載流 子迀移率可以根據(jù)形成在第一和第二區(qū)域I和II中的溝道區(qū)CHl和CH2的導(dǎo)電類型而獨立地 改善，可以通過利用簡化的工藝，通過在第一區(qū)域I和第二區(qū)域II中形成具有不同結(jié)構(gòu)的第 一和第二器件隔離層120和130而獲得。
[0159] 圖6A至16B是順序地示出根據(jù)本發(fā)明構(gòu)思的另一示例實施例的制造集成電路器件 的方法的截面圖。下面參照圖6A至16B描述制造圖2A至2E中示出的集成電路器件200的方 法。
[0160] 圖6A、7A、……、16A每個是圖2A的集成電路器件200中的第一區(qū)域I的一部分的截 面圖。更詳細地，圖6A、7A、……、16A每個是與沿圖2A的線2B-2B'截取的截面的一部分和沿 圖2A的線2D-2D'截取的截面的一部分對應(yīng)的部分的截面圖。圖6B、7B、……、16B每個是圖2A 的集成電路器件200中的第二區(qū)域II的一部分的截面圖。更詳細地，圖6B、7B、……、16B每個 是與沿圖2A的線2B-2B'截取的截面的另一部分和沿圖2A的線2E-2E'截取的截面的一部分 對應(yīng)的部分的截面圖。在圖6A至16B中，與圖2A至2E中的附圖標記相同的附圖標記表不相同 或類似的元件，因此將省略它們的詳細說明。
[0161] 參照圖6A和6B，通過利用多個襯墊氧化物膜圖案512和多個掩模圖案514作為蝕刻 掩模，以與參照圖5A和5B描述的方式類似的方式，可以分別在基板110第一區(qū)域I和基板110 的第二區(qū)域II中形成多個第一溝槽Tl和多個第二溝槽T2。在當前的實施例中，鰭隔離溝槽 T3可以進一步形成在第一區(qū)域I的第一鰭隔離區(qū)FSl中，鰭隔離溝槽T5可以進一步形成在第 二區(qū)域II的第二鰭隔離區(qū)FS2中。
[0162] 在一些實施例中，鰭隔離溝槽T3和T5可以通過利用所述多個襯墊氧化物膜圖案 512和所述多個掩模圖案514作為蝕刻掩模而與所述多個第一和第二溝槽Tl和T2-起被同 時形成。在一些實施例中，鰭隔離溝槽T3和T5可以在形成所述多個第一和第二溝槽Tl和T2 之后通過利用單獨的蝕刻掩模形成。
[0163] 由于形成了所述多個第一和第二溝槽Tl和T2以及鰭隔離溝槽T3和T5,所以可以獲 得在垂直于基板110的主表面的方向（Z方向）上從基板110向上突出并在一個方向（X方向） 上延伸的多個第一和第二鰭型有源區(qū)F1A、F1B、F2A和F2B。
[0164] 參照圖7A和7B，可以分別以與參照圖5C描述的方式類似的方式而在第一區(qū)域I和 第二區(qū)域II中形成覆蓋所述多個第一鰭型有源區(qū)FlA和FlB的暴露表面的第一絕緣襯層122 以及覆蓋所述多個第二鰭型有源區(qū)F2A和F2B的暴露表面的第二絕緣襯層132。
[0165] 在一些實施例中，第一絕緣襯層122和第二絕緣襯層132可以被同時形成。在一些 其它實施例中，第一絕緣襯層122和第二絕緣襯層132可以被順序地形成。第一絕緣襯層122 和第二絕緣襯層132可以由通過相同或類似的方法形成的相同材料形成。第一和第二絕緣 襯層122和132的每個可以具有在約1〇人至約100太的范圍內(nèi)選擇的基本上相同的厚度或 不同的厚度。
[0166] 參照圖8A和8B，可以在形成覆蓋第一區(qū)域I的掩模圖案520使得基板110的第二區(qū) 域II暴露之后，在第二區(qū)域II中的第二絕緣襯層132上形成第三絕緣襯層134。
[0167] 第三絕緣襯層134可以由多晶硅膜或氮化物膜形成。第三絕緣襯層134可以通過 CVD或ALD工藝形成。在一些實施例中，第三絕緣襯層134可以具有約IOA至約丨OOA的厚度。
[0168] 參照圖9A和9B，可以在第一區(qū)域I中的第一絕緣襯層122通過去除掩模圖案520(參 照圖8A)而被暴露之后形成填充第一區(qū)域I中的所述多個第一溝槽Tl和鰭隔離溝槽T3的第 一間隙填充絕緣層126、以及填充第二區(qū)域II中的所述多個第二溝槽Τ2和鰭隔離溝槽Τ5的 第二間隙填充絕緣層136。接下來，可以形成深溝槽DT，然后形成填充深溝槽DT的用于器件 區(qū)域隔離的絕緣層112。第一和第二間隙填充絕緣層126和136、深溝槽DT和絕緣層112可以 以與參照圖5Ε至5G描述的方式類似的方式形成。
[0169]此后，可以在獲得的所得結(jié)構(gòu)上進行平坦化工藝，使得第一和第二鰭型有源區(qū) F1A、F1B、F2A和F2B的每個的上表面暴露，因此，所述多個襯墊氧化物膜圖案512和所述多個 掩模圖案514可以被除去，并且第一和第二間隙填充絕緣層126和136的每個的上表面的高 度以及第三絕緣襯層134的上表面的高度可以降低。
[0170]在一些其它實施例中，不同于圖9A和9B中，所述多個襯墊氧化物膜圖案512可以保 留而不用被完全去除，使得覆蓋所述多個第一和第二鰭型有源區(qū)F1A、F1B、F2A和F2B的上表 面的所述多個襯墊氧化物膜圖案512可以在平坦化工藝之后暴露。
[0171] 參照圖IOA和10B，可以在包括所述多個第一和第二鰭型有源區(qū)F1A、F1B、F2A和F2B 以及平坦化的第一和第二間隙填充絕緣層126和136的所得結(jié)構(gòu)上形成硬掩模層640,并且 可以形成具有暴露第一和第二鰭隔離區(qū)FSl和FS2中的硬掩模層640的開口 642H的掩模圖案 642 〇
[0172] 硬掩模層640可以由相對于所述多個第一和第二鰭型有源區(qū)F1A、F1B、F2A和F2B以 及平坦化的第一和第二間隙填充絕緣層126和136具有蝕刻選擇性的材料形成。例如，硬掩 模層640可以由氮化物、SOH或其組合形成，但是不限于此。
[0173] 掩模圖案642可以是光致抗蝕劑圖案，但是不限于此。
[0174] 參照圖IlA和11B，可以通過利用掩模圖案642作為蝕刻掩模來蝕刻硬掩模層640， 從而形成具有開口 640H的硬掩模圖案640P。
[0175] 在基板110的第一區(qū)域I中，硬掩模圖案640P的開口640H的寬度PWl可以大于鰭隔 離溝槽T3的寬度TW1。在基板110的第二區(qū)域II中，硬掩模圖案640P的開口640H的寬度PW2可 以大于鰭隔離溝槽T5的寬度TW2。
[0176] 在第一區(qū)域I中，填充鰭隔離溝槽T3的第一絕緣襯層122和第一間隙填充絕緣層 126以及它們周圍的第一鰭型有源區(qū)FlA和FlB可以通過硬掩模圖案640P的開口 640H暴露。 在第二區(qū)域II中，填充鰭隔離溝槽T5的第二絕緣襯層132、第三絕緣襯層134和第二間隙填 充絕緣層136以及它們周圍的第二鰭型有源區(qū)F2A和F2B可以通過硬掩模圖案640P的開口 640H暴露。
[0177] 參照圖12A和12B，可以通過利用硬掩模圖案640P作為蝕刻掩模而除去第一和第二 鰭型有源區(qū)F1A、F1B、F2A和F2B的每個的通過第一區(qū)域I和第二區(qū)域II中的開口 640H暴露的 部分以及填充鰭隔離溝槽T3和T5的層的每個的一部分，于是可以形成與鰭隔離溝槽T3和T5 連通的上溝槽T4和T6。
[0178] 在第一區(qū)域I中，上溝槽T4可以形成為從所述多個第一鰭型有源區(qū)FlA和FlB的每 個的上表面凹陷第一深度DPI。在第二區(qū)域II中，上溝槽T6可以形成為從所述多個第二鰭型 有源區(qū)F2A和F2B的每個的上表面凹陷第二深度DP2。
[0179] 在圖IlA和IlB的所得結(jié)構(gòu)中，覆蓋硬掩模圖案640P的掩模圖案642可以在形成上 溝槽T4和T6之前或在形成上溝槽T4和T6之后被除去。因此，在形成上溝槽T4和T6之后，硬掩 模圖案640P的上表面可以暴露。
[0180] 參照圖13A和13B，可以形成填充硬掩模圖案640P的開口 640H以及上溝槽T4和T6的 第一和第二上掩埋層228和238。
[0181] 在一些實施例中，為了形成第一和第二上掩埋層228和238，覆蓋上溝槽T4和T6的 內(nèi)部以及硬掩模圖案640P的上表面的絕緣層可以被形成然后可以被平坦化，從而暴露硬掩 模圖案640P的上表面。因而，第一和第二上掩埋層228和238可以保留在上溝槽T4和T6以及 硬掩模圖案640P的開口 640H中。
[0182] 在Y方向上，第一和第二上掩埋層228和238的寬度可以大于鰭隔離溝槽T3和T5的 寬度。
[0183] 在一些實施例中，第二和第二上掩埋層228和238可以由FSG、USG、BPSG、PSG、FOX、 PE-TEOS或TOSZ形成。在一些實施例中，第一和第二上掩埋層228和238、第一間隙填充絕緣 層126和第二間隙填充絕緣層136可以由相同的材料形成。在一些其它實施例中，第一間隙 填充絕緣層126和第二間隙填充絕緣層136可以由相同的材料形成，第一和第二上掩埋層 228和238可以由不同于第一和第二間隙填充絕緣層126和136的構(gòu)成材料的材料形成。
[0184] 參照圖14A和14B，可以從圖13A和13B的所得結(jié)構(gòu)去除硬掩模圖案640P，從而暴露 第一和第二鰭型有源區(qū)F1A、F1B、F2A和F2B的每個的上表面。
[0185] 參照圖15A和15B，以參照圖5H描述的方式類似的方式，可以從圖14A和14B的所得 結(jié)構(gòu)去除用于器件區(qū)域隔離的絕緣層112的一部分、第一和第二間隙填充絕緣層126和136 的每個的一部分、第三絕緣襯層134的一部分以及第一和第二絕緣襯層122和132的每個的 一部分，使得所述多個第一和第二鰭型有源區(qū)F1A、F1B、F2A和F2B的每個的上部分的上表面 和側(cè)壁被暴露。在這種情況下，第一和第二鰭隔離區(qū)FSl和FS2中的第一和第二掩埋層228和 238的每個的上部分可以被除去，因此第一和第二掩埋層228和238的高度可以降低。
[0186] 因而，低高度的第一器件隔離層220A和高高度的第一器件隔離層220B可以保留在 第一區(qū)域I中，低高度的第二器件隔離層230A和高高度的第二器件隔離層230B可以保留在 第二區(qū)域II中。因此，在第一區(qū)域I中，所述多個第一鰭型有源區(qū)FlA和FlB的每個的上部分 NUl可以突出并在低高度的第一器件隔離層220A上暴露。在第二區(qū)域II中，所述多個第二鰭 型有源區(qū)F2A和F2B的每個的上部分NU2可以突出并在低高度的第二器件隔離層230A上暴 露。
[0187] 在一些實施例中，可以在所述多個第一和第二鰭型有源區(qū)F1A、F1B、F2A和F2B的暴 露的上部分NUl和NU2上進行用于閾值電壓調(diào)整的雜質(zhì)離子注入工藝。在用于閾值電壓調(diào)整 的雜質(zhì)離子注入工藝中，硼(B)離子可以作為雜質(zhì)被注入在第一區(qū)域I和第二區(qū)域II當中的 其中形成NMOS晶體管的區(qū)域中，磷(P)離子或砷(As)離子可以作為雜質(zhì)被注入在第一區(qū)域I 和第二區(qū)域II當中的其中形成PMOS晶體管的區(qū)域中。
[0188] 參照圖16A和16B，可以第一區(qū)域I中形成順序地覆蓋所述多個第一鰭型有源區(qū)FlA 和FlB的每個的暴露的上部分NUl (參照圖15A)的第一柵極絕緣膜142和正常柵極NGl，并且 可以在第二區(qū)域II中形成順序地覆蓋所述多個第二鰭型有源區(qū)F2A和F2B的每個的暴露的 上部分NU2(參照圖15B)的第二柵極絕緣膜144和正常柵極NG2。
[0189] 當?shù)谝粬艠O絕緣膜142和正常柵極NGl形成在第一區(qū)域I中時，第一柵極絕緣膜142 和虛設(shè)柵極DGl也可以形成在第一鰭隔離區(qū)FSl中的第一上掩埋層228上。當?shù)诙艠O絕緣 膜144和正常柵極NG2形成在第二區(qū)域II中時，第二柵極絕緣膜144和虛設(shè)柵極DG2也可以形 成在第二鰭隔離區(qū)FS2中的第二上掩埋層238上。
[0190] 此外，第一源/漏區(qū)域282(參照圖2D)可以在所述多個第一鰭型有源區(qū)FlA和FlB的 每個中形成在正常柵極NGl的兩側(cè)，第二源/漏區(qū)域284(參照圖2E)可以在所述多個第二鰭 型有源區(qū)F2A和F2B的每個中形成在正常柵極NG2的兩側(cè)。因此，可以獲得圖2A至2E中示出的 集成電路器件200。
[0191] 在一些實施例中，正常柵極NGl和NG2以及虛設(shè)柵極DGl和DG2可以通過RPG工藝形 成。所述多個第一鰭型有源區(qū)FlA和FlB的每個的上部分NUl可以變成溝道區(qū)CHA，所述多個 第二鰭型有源區(qū)F2A和F2B的每個的上部分NU2可以變成溝道區(qū)CHB。
[0192] 在一些實施例中，為了通過利用RPG工藝形成正常柵極NGl和NG2以及虛設(shè)柵極DGl 和DG2,可以首先形成提供多個柵極空間的多個絕緣間隔物260以及柵極間絕緣層270。此 后，第一和第二絕緣膜142和144、正常柵極NGl和NG2以及虛設(shè)柵極DGl和DG2可以形成在由 所述多個絕緣間隔物260限定的所述多個柵極空間中。
[0193] 盡管制造圖2A至2E中示出的集成電路器件200的方法在以上參照圖6A至16B描述， 但是對于本領(lǐng)域普通技術(shù)人員將顯然的是，圖3A和3B中示出的集成電路器件300以及圖4A 和4B中示出的集成電路器件400可以通過在本發(fā)明構(gòu)思的范圍內(nèi)的各種變形和變化來制 造。
[0194] 根據(jù)參照圖6A至16B描述的制造集成電路器件200的方法，提供了在第一和第二區(qū) 域I和II中具有不同結(jié)構(gòu)的器件隔離層結(jié)構(gòu)。換句話說，在第二區(qū)域II中，第二器件隔離層 230A和230B的每個包括在第二絕緣襯層132和第二間隙填充絕緣層136之間的第三絕緣襯 層134。另一方面，在第一區(qū)域I中，第一器件隔離層220A和220B的每個不包括第三絕緣襯層 134。因此，集成電路器件，其中載流子迀移率根據(jù)形成在第一和第二區(qū)域I和II中的溝道區(qū) CHA和CHB的導(dǎo)電類型而被獨立地改善，可以通過利用簡化的工藝通過形成在第一區(qū)域I和 第二區(qū)域中具有不同結(jié)構(gòu)的第一器件隔離層220A和220B以及第二器件隔離層230A和230B 而獲得。
[0195] 圖17是根據(jù)本發(fā)明構(gòu)思的示例實施例的存儲器模塊1400的平面圖。
[0196] 存儲器模塊1400可以包括模炔基板1410和附接到模炔基板1410的多個半導(dǎo)體芯 片1420。
[0197] 半導(dǎo)體芯片1420可以包括根據(jù)本發(fā)明構(gòu)思的集成電路器件。半導(dǎo)體芯片1420可以 包括參照圖IA至16B描述的根據(jù)本發(fā)明構(gòu)思的示例實施例的集成電路器件100、200、300和 400中的至少一個或從集成電路器件100、200、300和400變形或變化的集成電路器件中的至 少一個。
[0198] 可插入到母板的插座中的連接單元1430可以設(shè)置在模炔基板1410的一側(cè)。陶瓷去 耦電容器1440可以設(shè)置在模炔基板1410上。根據(jù)本發(fā)明構(gòu)思的存儲模塊1400不限于圖17中 示出的實施方式，而是可以以各種形式制造。
[0199] 圖18是根據(jù)本發(fā)明構(gòu)思的示例實施例的顯示驅(qū)動器IC(DDI) 1500和包括該DDI 1500的顯示裝置1520的示意性框圖。
[0200] 參照圖18，DDI 1500可以包括控制器1502、電源電路1504、驅(qū)動器塊1506和存儲器 塊1508?？刂破?502可以接收并解碼從主處理單元(MPU) 1522施加的命令，并控制DDI 1500 的每個塊以根據(jù)該命令執(zhí)行操作。電源電路單元1504可以響應(yīng)于控制器1502的控制而產(chǎn)生 驅(qū)動電壓。驅(qū)動器塊1506可以響應(yīng)于控制器1502的控制而通過利用由電源電路單元1504產(chǎn) 生的驅(qū)動電壓來驅(qū)動顯示面板1524。顯示面板1524可以是液晶顯示面板、等離子體顯示面 板或有機發(fā)光二極管(OLED)面板。存儲器塊1508可以是臨時存儲輸入到控制器1502的命令 或從控制器1502輸出的控制信號或者存儲數(shù)據(jù)的塊，并可以包括存儲器諸如隨機存取存儲 器(RAM)或只讀存儲器(ROM)。從電源電路單元1504和驅(qū)動器塊1506選擇的至少一個可以包 括參照圖IA至16B描述的根據(jù)本發(fā)明構(gòu)思的示例實施例的集成電路器件100、200、300和400 中的至少一個或從集成電路器件100、200、300和400變形或變化的集成電路器件中的至少 一個。
[0201]圖19是根據(jù)本發(fā)明構(gòu)思的示例實施例的互補金屬氧化物半導(dǎo)體（CMOS)反相器 1600的電路圖。
[0202] CMOS反相器1600可以包括CMOS晶體管16HLCM0S晶體管1610可以包括連接在電源 端子Vdd和接地端子之間的PMOS晶體管1620和NMOS晶體管1630。CMOS晶體管1610可以包括 參照圖IA至16B描述的根據(jù)本發(fā)明構(gòu)思的示例實施例的集成電路器件100、200、300和400中 的至少一個或從集成電路器件100、200、300和400變形或變化的集成電路器件中的至少一 個。
[0203]圖20是根據(jù)本發(fā)明構(gòu)思的示例實施例的CMOS靜態(tài)RAM(SRAM)器件1700的電路圖。 [0204] CMOS SRAM器件1700可以包括一對驅(qū)動晶體管1710。該對驅(qū)動晶體管1710中的每 個可以包括連接在電源端子Vdd和接地端子之間的PMOS晶體管1720和匪OS晶體管1730。 CMOS SRAM器件1700還可以包括一對傳輸晶體管1740。傳輸晶體管1740的源極可以交叉連 接到驅(qū)動晶體管1710的PMOS晶體管1720和NMOS晶體管1730的公共節(jié)點。電源端子Vdd可以 連接到PMOS晶體管1720的源極，接地端子可以連接到NMOS晶體管1730的源極。字線WL可以 連接到該對傳輸晶體管1740的柵極，位線BL和反轉(zhuǎn)位線?可以分別連接到該對傳輸晶體 管1740的相應(yīng)的漏極。
[0205] CMOS SRAM器件1700和驅(qū)動晶體管1710和傳輸晶體管1740中的至少一個可以包括 參照圖IA至16B描述的根據(jù)本發(fā)明構(gòu)思的示例實施例的集成電路器件100、200、300和400中 的至少一個或從集成電路器件100、200、300和400變形或變化的集成電路器件中的至少一 個。
[0206]圖21是根據(jù)本發(fā)明構(gòu)思的示例實施例的CMOS NAND電路1800的電路圖。
[0207] CMOS NAND電路1800可以包括不同的輸入信號傳輸?shù)狡涞囊粚MOS晶體管。CMOS NAND電路1800可以包括參照圖IA至16B描述的根據(jù)本發(fā)明構(gòu)思的示例實施例的集成電路器 件100、200、300和400中的至少一個或從集成電路器件100、200、300和400變形或變化的集 成電路器件中的至少一個。
[0208]圖22是根據(jù)本發(fā)明構(gòu)思的示例實施例的電子系統(tǒng)1900的框圖。
[0209]電子系統(tǒng)1900可以包括存儲器1910和存儲器控制器1920。存儲器控制器1920可以 控制存儲器1910以響應(yīng)于主機1930的請求而從存儲器1910讀取數(shù)據(jù)和/或?qū)懭霐?shù)據(jù)到存儲 器1910。存儲器1910和存儲器控制器1920中的至少一個可以包括參照圖IA至16B描述的根 據(jù)本發(fā)明構(gòu)思的示例實施例的集成電路器件1〇〇、200、300和400中的至少一個或從集成電 路器件100、200、300和400變形或變化的集成電路器件中的至少一個。
[0210] 圖23是根據(jù)本發(fā)明構(gòu)思的示例實施例的電子系統(tǒng)2000的框圖。
[0211] 電子系統(tǒng)2000可以包括可經(jīng)由總線2050連接到彼此的控制器2010、輸入/輸出（1/ 0)器件2020、存儲器2030以及接口 2040。
[0212] 控制器2010可以包括從微處理器、數(shù)字信號處理器以及類似于微處理器和數(shù)字信 號處理器的處理器中選擇的至少一個。I/O器件2020可以包括鍵區(qū)、鍵盤和顯示器中的至少 一個。存儲器2030可以用于存儲被控制器2010執(zhí)行的命令。例如，存儲器2030可以用于存儲 用戶數(shù)據(jù)。
[0213] 電子系統(tǒng)2000可以配置用作無線通信裝置或能夠在無線通信環(huán)境下發(fā)送和/或接 收信息的裝置。為了電子系統(tǒng)2000在無線通信網(wǎng)絡(luò)上發(fā)送或接收數(shù)據(jù)，接口 2040可以是無 線接口。接口2040可以包括天線和/或無線收發(fā)器。在一些實施例中，電子系統(tǒng)2000可以用 于第三代通信系統(tǒng)的通信接口協(xié)議諸如碼分多址(CDMA)、全球移動通信系統(tǒng)(GSM)、北美數(shù) 字蜂窩（NADC)、擴展時分多址E-TDMA和/或?qū)掝l帶碼分多址(WCDMA)。電子系統(tǒng)2000可以包 括參照圖IA至16B描述的根據(jù)本發(fā)明構(gòu)思的示例實施例的集成電路器件100、200、300和400 中的至少一個或從集成電路器件100、200、300和400變形或變化的集成電路器件中的至少 一個。
[0214] 雖然已經(jīng)參照其示例實施例具體示出并描述了本發(fā)明構(gòu)思，但是將理解，可以在 其中進行形式和細節(jié)的各種變化，而沒有背離權(quán)利要求書的精神和范圍。
[0215] 本申請要求于2015年2月24日在韓國知識產(chǎn)權(quán)局提交的韓國專利申請No . 10-2015-0025919的權(quán)益，其公開內(nèi)容通過引用結(jié)合于此。
【主權(quán)項】
1. 一種集成電路器件，包括： 第一鰭型有源區(qū)，在基板的第一區(qū)域中，所述第一鰭型有源區(qū)具有第一導(dǎo)電類型的溝 道區(qū)； 第一器件隔離層，覆蓋所述第一鰭型有源區(qū)的下部分的兩個側(cè)壁； 第二鰭型有源區(qū)，在所述基板的第二區(qū)域中，所述第二鰭型有源區(qū)具有第二導(dǎo)電類型 的溝道區(qū)；以及 第二器件隔離層，覆蓋所述第二鰭型有源區(qū)的下部分的兩個側(cè)壁， 其中所述第一器件隔離層和所述第二器件隔離層具有不同的堆疊結(jié)構(gòu)。2. 如權(quán)利要求1所述的集成電路器件，其中所述第一鰭型有源區(qū)由所述第一區(qū)域中的 第一溝槽限定， 其中所述第一器件隔離層包括： 第一絕緣襯層，與所述第一鰭型有源區(qū)的側(cè)壁接觸，其中所述第一絕緣襯層在所述第 一溝槽中；和 第一間隙填充絕緣層，填充所述第一溝槽，其中所述第一間隙填充絕緣層在所述第一 絕緣襯層上。3. 如權(quán)利要求2所述的集成電路器件，其中所述第一絕緣襯層包括第一氧化物膜，所述 第一間隙填充絕緣層包括第二氧化物膜。4. 如權(quán)利要求2所述的集成電路器件，其中所述第二鰭型有源區(qū)由所述第二區(qū)域中的 第二溝槽限定， 其中所述第二器件隔離層包括： 第二絕緣襯層，與所述第二鰭型有源區(qū)的側(cè)壁接觸，其中所述第二絕緣襯層在所述第 二溝槽中； 第三絕緣襯層，覆蓋所述第二鰭型有源區(qū)的側(cè)壁，所述第二絕緣襯層插設(shè)在所述第三 絕緣襯層與所述第二鰭型有源區(qū)之間；和 第二間隙填充絕緣層，填充所述第二溝槽，其中所述第二間隙填充絕緣層在所述第三 絕緣襯層上。5. 如權(quán)利要求4所述的集成電路器件，其中所述第二絕緣襯層包括第三氧化物膜，所述 第三絕緣襯層包括多晶硅膜或氮化物膜，所述第二間隙填充絕緣層包括第四氧化物層。6. -種集成電路器件，包括： 一對第一鰭型有源區(qū)，在基板的第一區(qū)域中呈基本上直線排成行，所述一對第一鰭型 有源區(qū)的每個具有第一導(dǎo)電類型的溝道區(qū)； 低高度的第一器件隔離層，覆蓋所述一對第一鰭型有源區(qū)的每個的下部分的兩個側(cè) 壁； 高高度的第一器件隔離層，在所述一對第一鰭型有源區(qū)之間的空間中延伸； 一對第二鰭型有源區(qū)，在所述基板的第二區(qū)域中呈基本上直線排成行，所述一對第二 鰭型有源區(qū)的每個具有第二導(dǎo)電類型的溝道區(qū)； 低高度的第二器件隔離層，覆蓋所述一對第二鰭型有源區(qū)的每個的下部分的兩個側(cè) 壁；以及 高高度的第二器件隔離層，在所述一對第二鰭型有源區(qū)之間的空間中延伸， 其中所述低高度的第一器件隔離層和所述低高度的第二器件隔離層具有不同的堆疊 結(jié)構(gòu)，并且所述高高度的第一器件隔離層和所述高高度的第二器件隔離層具有不同的堆疊 結(jié)構(gòu)。7. 如權(quán)利要求6所述的集成電路器件，其中所述一對第一鰭型有源區(qū)中的第一鰭型有 源區(qū)由所述第一區(qū)域中的第一溝槽限定，所述一對第二鰭型有源區(qū)中的第二鰭型有源區(qū)由 所述第二區(qū)域中的第二溝槽限定， 其中所述低高度的第一器件隔離層包括： 第一絕緣襯層，與所述第一鰭型有源區(qū)接觸;和 第一間隙填充絕緣層，填充所述第一溝槽，其中所述第一間隙填充絕緣層在所述第一 絕緣襯層上， 其中所述低高度的第二器件隔離層包括： 第二絕緣襯層，與所述第二鰭型有源區(qū)接觸； 第三絕緣襯層，覆蓋所述第二鰭型有源區(qū)的側(cè)壁，所述第二絕緣襯層插設(shè)在所述第三 絕緣襯層和所述第二鰭型有源區(qū)之間；以及 第二間隙填充絕緣層，填充所述第二溝槽，其中所述第二間隙填充絕緣層在所述第三 絕緣襯層上。8. 如權(quán)利要求6所述的集成電路器件，其中所述高高度的第一器件隔離層在所述一對 第一鰭型有源區(qū)之間的第一鰭隔離區(qū)中，所述高高度的第二器件隔離層在所述一對第二鰭 型有源區(qū)之間的第二鰭隔離區(qū)中， 其中所述高高度的第一器件隔離層包括： 第一絕緣襯層，與所述一對第一鰭型有源區(qū)接觸； 第一間隙填充絕緣層，在所述第一絕緣襯層上；以及 第一上掩埋層，與所述第一絕緣襯層和所述第一間隙填充絕緣層接觸，其中所述第一 上掩埋層在所述第一間隙填充絕緣層上， 其中所述高高度的第二器件隔離層包括： 第二絕緣襯層，與所述一對第二鰭型有源區(qū)接觸； 第三絕緣襯層，在所述第二絕緣襯層上； 第二間隙填充絕緣層，在所述第三絕緣襯層上；以及 第二上掩埋層，與所述第二絕緣襯層、所述第三絕緣襯層和所述第二間隙填充絕緣層 接觸，其中所述第二上掩埋層在所述第二間隙填充絕緣層上。9. 如權(quán)利要求6所述的集成電路器件，其中所述高高度的第一器件隔離層填充所述一 對第一鰭型有源區(qū)之間的第一鰭隔離溝槽并填充第一上溝槽，其中所述第一上溝槽具有比 所述第一鰭隔離溝槽的寬度大的寬度，在所述第一鰭隔離溝槽上，并與所述第一鰭隔離溝 槽連通，以及 其中所述高高度的第二器件隔離層填充所述一對第二鰭型有源區(qū)之間的第二鰭隔離 溝槽并填充第二上溝槽，其中所述第二上溝槽具有比所述第二鰭隔離溝槽的寬度大的寬 度，在所述第二鰭隔離溝槽上，并與所述第二鰭隔離溝槽連通。10. 如權(quán)利要求9所述的集成電路器件，其中所述高高度的第一器件隔離層包括： 第一氧化物膜，與所述一對第一鰭型有源區(qū)接觸，其中所述第一氧化物膜在所述第一 鰭隔離溝槽中； 第二氧化物膜，填充所述第一鰭隔離溝槽，其中所述第二氧化物膜在所述第一氧化物 膜上；以及 第三氧化物膜，與所述第一氧化物膜和所述第二氧化物膜接觸，其中所述第三氧化物 膜在所述第一上溝槽中。11. 如權(quán)利要求10所述的集成電路器件，其中所述第三氧化物膜具有比所述第一鰭隔 離溝槽的寬度大的寬度。12. 如權(quán)利要求9所述的集成電路器件，其中所述高高度的第二器件隔離層包括： 第四氧化物膜，與所述一對第二鰭型有源區(qū)接觸，其中所述第四氧化物膜在所述第二 鰭隔離溝槽中； 第五氧化物膜，填充所述第二鰭隔離溝槽，其中所述第五氧化物膜在所述第四氧化物 膜上;和 絕緣襯層，插設(shè)在所述第四氧化物膜和所述第五氧化物膜之間，其中所述絕緣襯層在 所述第二鰭隔離溝槽中并包括與所述第四氧化物膜和所述第五氧化物膜的材料不同的材 料；以及 第六氧化物膜，與所述第四氧化物膜、所述絕緣襯層和所述第五氧化物膜接觸，其中所 述第六氧化物膜在所述第二上溝槽中。13. 如權(quán)利要求12所述的集成電路器件，其中所述絕緣襯層包括多晶硅膜或氮化物膜。14. 如權(quán)利要求12所述的集成電路器件，其中所述第六氧化物膜具有比所述第二鰭隔 離溝槽的寬度大的寬度。15. 如權(quán)利要求6所述的集成電路器件，其中所述低高度的第一器件隔離層具有在比所 述一對第一鰭型有源區(qū)的每個的上表面的高度低的高度處的上表面，所述低高度的第二器 件隔離層具有在比所述一對第二鰭型有源區(qū)的每個的上表面的高度低的高度處的上表面， 所述高高度的第一器件隔離層具有在比所述一對第一鰭型有源區(qū)的每個的上表面的高度 高的高度處的上表面，所述高高度的第二器件隔離層具有在比所述一對第二鰭型有源區(qū)的 每個的上表面的高度高的高度處的上表面。16. 如權(quán)利要求6所述的集成電路器件，其中所述低高度的第一器件隔離層具有在比所 述一對第一鰭型有源區(qū)的每個的上表面的高度低的高度處的上表面，所述低高度的第二器 件隔離層具有在比所述一對第二鰭型有源區(qū)的每個的上表面的高度低的高度處的上表面， 所述高高度的第一器件隔離層具有在與所述一對第一鰭型有源區(qū)的每個的上表面的高度 基本上相同的高度處的上表面，所述高高度的第二器件隔離層具有在與所述一對第二鰭型 有源區(qū)的每個的上表面的高度基本上相同的高度處的上表面。17. 如權(quán)利要求6所述的集成電路器件，還包括： 第一正常柵極，在所述一對第一鰭型有源區(qū)中的第一鰭型有源區(qū)上，并在與所述一對 第一鰭型有源區(qū)的延伸方向交叉的方向上延伸；以及 第一虛設(shè)柵極，在所述高高度的第一器件隔離層上，并平行于所述第一正常柵極延伸。18. 如權(quán)利要求17所述的集成電路器件，還包括在所述一對第一鰭型有源區(qū)中的至少 一個中的源/漏區(qū)域，其中所述源/漏區(qū)域被所述高高度的第一器件隔離層的一部分垂直地 交疊。19. 如權(quán)利要求6所述的集成電路器件，還包括： 第二正常柵極，在所述一對第二鰭型有源區(qū)中的第二鰭型有源區(qū)上，并在與所述一對 第二鰭型有源區(qū)的延伸方向交叉的方向上延伸；以及 第二虛設(shè)柵極，在所述高高度的第二器件隔離層上，并平行于所述第二正常柵極延伸。20. 如權(quán)利要求19所述的集成電路器件，還包括在所述一對第二鰭型有源區(qū)中的至少 一個中的源/漏區(qū)域，其中所述源/漏區(qū)域被所述高高度的第二器件隔離層的一部分垂直地 交疊。21. -種制造集成電路器件的方法，所述方法包括： 形成第一鰭型有源區(qū)和第二鰭型有源區(qū)，所述第一鰭型有源區(qū)設(shè)置在基板的第一區(qū)域 中并具有第一導(dǎo)電類型的溝道區(qū)，所述第二鰭型有源區(qū)設(shè)置在所述基板的第二區(qū)域中并具 有第二導(dǎo)電類型的溝道區(qū)；以及 形成第一器件隔離層和第二器件隔離層，所述第一器件隔離層覆蓋所述第一鰭型有源 區(qū)的兩個側(cè)壁，所述第二器件隔離層覆蓋所述第二鰭型有源區(qū)的兩個側(cè)壁， 其中所述第一器件隔離層和所述第二器件隔離層形成為具有不同的堆疊結(jié)構(gòu)。22. 如權(quán)利要求21所述的方法，其中形成所述第一器件隔離層和所述第二器件隔離層 包括： 在所述第一區(qū)域中形成限定所述第一鰭型有源區(qū)的第一溝槽以及在所述第二區(qū)域中 形成限定所述第二鰭型有源區(qū)的第二溝槽； 形成第一絕緣襯層和第二絕緣襯層，所述第一絕緣襯層在所述第一溝槽中接觸所述第 一鰭型有源區(qū)的側(cè)壁，所述第二絕緣襯層在所述第二溝槽中接觸所述第二鰭型有源區(qū)的側(cè) 壁； 在所述第二區(qū)域中形成覆蓋所述第二溝槽中的所述第二絕緣襯層的第三絕緣襯層；以 及 形成第一間隙填充絕緣層和第二間隙填充絕緣層，所述第一間隙填充絕緣層在所述第 一絕緣襯層上填充所述第一溝槽，所述第二間隙填充絕緣層在所述第三絕緣襯層上填充所 述第二溝槽。23. 如權(quán)利要求22所述的方法，其中形成所述第一絕緣襯層和所述第二絕緣襯層通過 利用原位蒸汽產(chǎn)生工藝、熱氧化工藝、紫外氧化工藝或O 2等離子體氧化工藝進行，形成所述 第一間隙填充絕緣層和所述第二間隙填充絕緣層通過利用可流動的化學(xué)氣相沉積工藝或 旋涂工藝進行。24. 如權(quán)利要求22所述的方法，其中所述第一絕緣襯層和所述第二絕緣襯層的每個包 括氧化物膜，所述第三絕緣襯層包括多晶硅膜或氮化物膜。
【文檔編號】H01L21/8238GK105914206SQ201610098348
【公開日】2016年8月31日
【申請日】2016年2月23日
【發(fā)明人】鄭在燁, 李潤錫, 金炫助, 李化成, 鄭熙暾, 樸世玩, 鄭寶哲
【申請人】三星電子株式會社