包括鰭形的集成電路器件的制作方法
【專利摘要】本發(fā)明提供了一種集成電路器件。所述集成電路器件包括襯底，其具有從襯底突出的第一鰭形場效應(yīng)晶體管體和第二鰭形場效應(yīng)晶體管體。第一鰭形場效應(yīng)晶體管體和第二鰭形場效應(yīng)晶體管體分別在集成電路器件的第一區(qū)和第二區(qū)中具有各自不同的第一形狀和第二形狀。
【專利說明】包括鰭形的集成電路器件
[0001]相關(guān)申請的交叉引用
[0002]本申請要求于2015年3月3日提交至韓國知識產(chǎn)權(quán)局的韓國專利申請N0.10-2015-0029864的優(yōu)先權(quán)，該公開的全部內(nèi)容以引用方式并入本文中。
技術(shù)領(lǐng)域
[0003]本公開涉及集成電路器件。
【背景技術(shù)】
[0004]隨著電子科技的進(jìn)步，半導(dǎo)體器件的尺寸急劇下降。由于半導(dǎo)體器件不僅可以得益于較快的工作速度，還可以得益于工作準(zhǔn)確度，因此已經(jīng)對包括在半導(dǎo)體器件中的晶體管的結(jié)構(gòu)優(yōu)化進(jìn)行研究。特別地，已經(jīng)提出的方案包括通過使用多柵極晶體管來增加集成電路器件的密度的成比例縮放技術(shù)，所述多柵極晶體管具有位于襯底上的鰭形有源區(qū)和位于鰭形有源區(qū)上的柵極。

【發(fā)明內(nèi)容】

[0005]本發(fā)明構(gòu)思的示例實施例可提供一種集成電路器件，所述集成電路器件具有能夠有效控制泄露電流和提高多柵極晶體管在高度成比例縮放的集成電路器件中的性能的結(jié)構(gòu)。
[0006]根據(jù)本發(fā)明構(gòu)思的示例實施例，提供了一種集成電路器件。所述集成電路器件可包括具有邏輯區(qū)和存儲器區(qū)的襯底。所述集成電路器件可包括位于邏輯區(qū)中的第一鰭形有源區(qū)，所述第一鰭形有源區(qū)具有在一個方向上從襯底表面突出第一距離的第一頂部。此外，所述集成電路器件可包括位于存儲器區(qū)中的第二鰭形有源區(qū)，所述第二鰭形有源區(qū)具有在所述方向上從襯底表面突出第二距離的第二頂部。第二距離可比第一距離更長。
[0007]在各種不同的實施例中，第二頂部的第一寬度可比第一頂部的第二寬度更窄。在一些實施例中，第一鰭形有源區(qū)可包括具有第一曲率半徑并具有第一圓形外表面的第一末端有源區(qū)。此外，第二鰭形有源區(qū)可包括第二末端有源區(qū)，其具有小于或等于第一曲率半徑的第二曲率半徑，并且具有第二圓形外表面。
[0008]根據(jù)各種不同的實施例，第一頂部可包括第一下部有源區(qū)，其具有相對于所述方向以第一傾斜角度延伸的第一傾斜側(cè)壁。第一頂部可包括第一中部有源區(qū)，其在所述方向上從第一下部有源區(qū)突出，并且具有相對于所述方向以第二傾斜角度延伸的第二傾斜側(cè)壁。第二傾斜角度可小于第一傾斜角度。第一頂部可包括第一上部有源區(qū)，其在所述方向上從第一中部有源區(qū)突出，并且具有相對于所述方向以第三傾斜角度延伸的第三傾斜側(cè)壁。第三傾斜角度可大于第二傾斜角度。此外，第一頂部可包括第一末端有源區(qū)，其在所述方向上從第一上部有源區(qū)突出，并且具有第一圓形外表面。
[0009]在各種不同的實施例，第二頂部可包括第二下部有源區(qū)，其具有相對于所述方向以第四傾斜角度延伸的第四傾斜側(cè)壁，第四傾斜角度大于第一傾斜角度。第二頂部可包括第二中部有源區(qū)，其在所述方向上從第二下部有源區(qū)突出，并且具有相對于所述方向以第五傾斜角度延伸的側(cè)壁，第五傾斜角度小于第四傾斜角度。第二頂部可包括第二上部有源區(qū)，其在所述方向上從第二中部有源區(qū)突出，并且具有相對于所述方向以第六傾斜角度的第五傾斜側(cè)壁，第六傾斜角度大于第五傾斜角度。此外，第二頂部可包括第二末端有源區(qū)，其在所述方向上從第二上部有源區(qū)突出，并且具有第二圓形外表面。
[0010]根據(jù)各種不同的實施例，第二下部有源區(qū)在所述方向上的第一厚度可以比第一下部有源區(qū)在所述方向上的第二厚度更厚。額外地或可替代地，第二中部有源區(qū)在所述方向上的第一厚度可以比第一中部有源區(qū)在所述方向上的第二厚度更厚。在一些實施例中，第二中部有源區(qū)的第一寬度可以比第一中部有源區(qū)的第二寬度更窄。額外地或可替代地，第二上部有源區(qū)的第一高度可以比第一上部有源區(qū)的第二高度更高。此外，第二上部有源區(qū)的第一寬度可以比第一上部有源區(qū)的第二寬度更窄。
[0011]在各種不同的實施例中，第一末端有源區(qū)的第一圓形外表面可具有第一曲率半徑，并且第二末端有源區(qū)的第二圓形外表面可具有小于或等于第一曲率半徑的第二曲率半徑。此外，存儲器區(qū)可以是靜態(tài)隨機(jī)存取存儲器(SRAM)區(qū)。
[0012]根據(jù)各種不同的實施例，一種集成電路器件可包括具有第一區(qū)和第二區(qū)的襯底。所述集成電路器件可包括一對第一鰭形有源區(qū)，其在第一區(qū)中彼此平行地延伸并且間隔開第一距離。所述一對第一鰭形有源區(qū)中的每一個可具有在一個方向上從襯底突出的第一頂部。所述集成電路器件可包括一對第二鰭形有源區(qū)，其在第二區(qū)中彼此平行地延伸并且間隔開比第一距離更長的第二距離。所述一對第二鰭形有源區(qū)中的每一個可具有在所述方向上從襯底突出的第二頂部。此外，所述一對第二鰭形有源區(qū)中的一個的第一高度比所述一對第一鰭形有源區(qū)中的一個的第二高度更高。
[0013]在各種不同的實施例中，所述集成電路器件可包括分別位于襯底的第一區(qū)和第二區(qū)中的第一器件隔離薄膜和第二器件隔離薄膜。所述集成電路器件可包括分別位于第一器件隔離薄膜和第二器件隔離薄膜上的第一柵線和第二柵線。第一器件隔離薄膜可位于所述一對第一鰭形有源區(qū)中的每一個的第一基部的側(cè)壁上。第一柵線可位于所述一對第一鰭形有源區(qū)中的每一個的第一頂部的側(cè)壁上。第一頂部可具有第二高度。第二器件隔離薄膜可位于所述一對第二鰭形有源區(qū)中的每一個的第二基部的側(cè)壁上。第二柵線可位于所述一對第二鰭形有源區(qū)中的每一個的第二頂部的側(cè)壁上。此外，第二頂部可具有比第一頂部的第二高度更高的第一高度。在一些實施例中，第二頂部的第一寬度可以比第一頂部的第二寬度更窄。
[0014]根據(jù)各種不同的實施例，一種集成電路器件可包括具有第一區(qū)和第二區(qū)的襯底。所述集成電路器件可包括位于所述襯底的第一區(qū)上的第一器件隔離薄膜。所述集成電路器件可包括位于所述襯底的第二區(qū)上的第二器件隔離薄膜。所述集成電路器件可包括在第一區(qū)中以恒定間距間隔開的多個第一鰭形有源區(qū)。所述第一鰭形有源區(qū)中的每一個可包括在一個方向上從第一器件隔離薄膜以第一距離突出的第一頂部。此外，所述集成電路器件可包括在第二區(qū)中以可變間距間隔開的多個第二鰭形有源區(qū)。所述第二鰭形有源區(qū)中的每一個可具有在所述方向上從第二器件隔離薄膜以第二距離突出的第二頂部，第二距離比第一距離更長。
[0015]在各種不同的實施例中，第二頂部的第一寬度可以比第一頂部的第二寬度更窄。在一些實施例中，第一頂部可包括第一下部有源區(qū)，其具有相對于所述方向以第一傾斜角度延伸的第一傾斜側(cè)壁。第一頂部可包括第一中部有源區(qū)，其在所述方向上從第一下部有源區(qū)突出，并且具有相對于所述方向以第二傾斜角度延伸的第二傾斜側(cè)壁，第二傾斜角度小于第一傾斜角度。第一頂部可包括第一上部有源區(qū)，其在所述方向上從第一中部有源區(qū)突出，并且具有相對于所述方向以第三傾斜角度延伸的第三傾斜側(cè)壁，第三傾斜角度大于第二傾斜角度。此外，第一頂部可包括第一末端有源區(qū)，其在所述方向上從第一上部有源區(qū)突出，并且具有第一圓形外表面。
[0016]根據(jù)各種不同的實施例，第二頂部可包括第二下部有源區(qū)，其具有相對于所述方向以第四傾斜角度延伸的第四傾斜側(cè)壁，第四傾斜角度大于第一傾斜角度。第二頂部可包括第二中部有源區(qū)，其在所述方向上從第二下部有源區(qū)突出，并且具有相對于所述方向以第五傾斜角度延伸的側(cè)壁，第五傾斜角度小于第四傾斜角度。第二中部有源區(qū)可具有比第一中部有源區(qū)的第二寬度更窄的第一寬度。第二頂部可包括第二上部有源區(qū)，其在所述方向上從第二中部有源區(qū)突出，并且具有相對于所述方向以第六傾斜角度延伸的第五傾斜側(cè)壁，第六傾斜角度大于第五傾斜角度。此外，第二頂部可包括第二末端有源區(qū)，其在所述方向上從第二上部有源區(qū)突出，并且具有第二圓形外表面。
[0017]在各種不同的實施例中，第一頂部可包括具有第一圓形外表面和第一曲率半徑的第一末端有源區(qū)。此外，第二頂部可包括具有第二圓形外表面和第二曲率半徑的第二末端有源區(qū)，第二曲率半徑等于或小于第一曲率半徑。
[0018]根據(jù)各種不同的實施例，一種集成電路器件可包括具有邏輯區(qū)和存儲器區(qū)的襯底。所述集成電路器件可包括分別位于所述襯底的邏輯區(qū)和存儲器區(qū)上的第一器件隔離薄膜和第二器件隔離薄膜。所述集成電路器件可包括分別位于第一器件隔離薄膜和第二器件隔離薄膜上的第一柵線和第二柵線。所述集成電路器件可包括在一個方向上從邏輯區(qū)突出的第一鰭形有源區(qū)。第一鰭形有源區(qū)可包括第一基部，其包括在其上具有第一器件隔離薄膜的側(cè)壁。此外，第一鰭形有源區(qū)可包括第一頂部，其在所述方向上從第一基部突出，并且具有在其上的第一柵線。所述集成電路器件可包括在所述方向上從存儲器區(qū)突出的第二鰭形有源區(qū)。第二鰭形有源區(qū)可包括第二基部，其包括在其上具有第二器件隔離薄膜的側(cè)壁。此外，第二鰭形有源區(qū)可包括在所述方向上從第二基部突出的第二頂部。第二頂部可具有在其上的第二柵線，并且可具有比第一頂部的第二高度更高的第一高度。
[0019]在各種不同的實施例中，第二頂部的第一寬度可以比第一頂部的第二寬度更窄。在一些實施例中，第一頂部可包括具有第一圓形外表面的第一末端有源區(qū)，第一圓形外表面具有第一曲率半徑。此外，第二頂部可包括具有第二圓形外表面的第二末端有源區(qū)，第二圓形外表面具有小于第一曲率半徑的第二曲率半徑。在一些實施例中，第一頂部可包括第一下部有源區(qū)，所述第一下部有源區(qū)具有相對于所述方向以第一傾斜角度延伸的第一傾斜側(cè)壁。此外，第二頂部可包括第二下部有源區(qū)，所述第二下部有源區(qū)具有相對于所述方向以第二傾斜角度延伸的第二傾斜側(cè)壁，第二傾斜角度大于第一傾斜角度。
[0020]根據(jù)各種不同的實施例，第一頂部可包括第一中部有源區(qū)，其在所述方向上從第一下部有源區(qū)突出并且具有相對于所述方向以第三傾斜角度延伸的第三傾斜側(cè)壁，第三傾斜角度小于第一傾斜角度。第二頂部可包括第二中部有源區(qū)，其在所述方向上從第二下部有源區(qū)突出，并且具有平行于所述方向延伸的側(cè)壁。[0021 ]根據(jù)各種不同的實施例，一種集成電路器件可包括襯底，其具有從所述襯底突出的第一鰭形場效應(yīng)晶體管(FinFET)體和第二鰭形場效應(yīng)晶體管(FinFET)體。第一 FinFET體和第二 FinFET體可分別在集成電路器件的邏輯區(qū)和存儲器區(qū)中具有各自不同的形狀。在一些實施例中，存儲器區(qū)中的第二FinFET體可以比邏輯區(qū)中的第一FinFET體更窄且更高。例如，存儲器區(qū)中的第二FinFET體可以比邏輯區(qū)中的第一FinFET體高1-5納米(nm)，并且存儲器區(qū)中的第二 FinFET體可以比邏輯區(qū)中的第一 FinFET體窄至少lnm。
[0022]在各種不同的實施例中，第一FinFET體和第二FinFET體可以分別包括在位于邏輯區(qū)和存儲器區(qū)中的多個第一FinFET體和第二FinFET體之中。邏輯區(qū)中的多個第一FinFET體中相鄰的第一 FinFET體可以彼此間隔開第一距離。存儲器區(qū)中的多個第二 FinFET體中相鄰的第二 FinFET體可以彼此間隔開第二距離，第二距離比第一距離更長。此外，第一 FinFET體可包括在邏輯區(qū)中以固定間距彼此間隔開的多個第一FinFET體之中，并且第二FinFET體可包括在存儲器區(qū)中以可變間距彼此間隔開的多個第二 FinFET體之中。
【附圖說明】
[0023]通過以下結(jié)合附圖的簡要描述，將更加清楚地理解各示例實施例。所述附圖指示了如本文所述的非限定性的示例實施例。
[0024]圖1是根據(jù)本發(fā)明構(gòu)思的一些示例實施例的集成電路器件的平面布局圖。
[0025]圖2是沿著圖1的線2A-2A’和線2B-2B’截取的集成電路器件的截面圖。
[0026]圖3A是用于更詳細(xì)地描述根據(jù)本發(fā)明構(gòu)思的一些示例實施例的集成電路器件的第一鰭形有源區(qū)的放大截面圖。
[0027]圖3B是用于更詳細(xì)地描述根據(jù)本發(fā)明構(gòu)思的一些示例實施例的集成電路器件的第二鰭形有源區(qū)的放大截面圖。
[0028]圖4是根據(jù)本發(fā)明構(gòu)思的一些示例實施例的集成電路器件的平面布局圖。
[0029]圖5是根據(jù)本發(fā)明構(gòu)思的一些示例實施例的集成電路器件的平面布局圖。
[0030]圖6A是可包括在圖5的集成電路器件的邏輯區(qū)中的邏輯器件的平面圖。
[0031]圖6B是沿著圖6A的線6B-6B’截取的器件的截面圖。
[0032]圖7A是示出可包括在圖5的集成電路器件的存儲器區(qū)中的存儲器件電路圖。
[0033]圖7B是圖7A的存儲器件的平面圖。
[0034]圖7C是沿著圖7B的線7C-7C’截取的存儲器件的截面圖。
[0035]圖8A至圖8D是用于順序描述制造根據(jù)本發(fā)明構(gòu)思的一些示例實施例的集成電路器件的方法的截面圖。
[0036]圖9是根據(jù)本發(fā)明構(gòu)思的一些示例實施例的存儲器模塊的平面圖。
[0037]圖10是示出根據(jù)本發(fā)明構(gòu)思的一些示例實施例的顯示器驅(qū)動器IC(DDI)及包括DDI的顯示設(shè)備的示意性框圖。
[0038]圖11是示出根據(jù)本發(fā)明構(gòu)思的一些示例實施例的電子系統(tǒng)的框圖。
[0039]圖12是示出根據(jù)本發(fā)明構(gòu)思的一些示例實施例的電子系統(tǒng)的框圖。
【具體實施方式】
[0040]下面參照附圖來描述示例實施例。在不背離本公開的精神和指教的前提下，可存在許多不同的形式和實施例，從而使得本公開不應(yīng)被理解為限于本文闡述的示例實施例。相反，提供這些示例實施例是為了使得本公開將是徹底和完整的，并且將向本領(lǐng)域技術(shù)人員傳達(dá)本公開的范圍。在附圖中，為了清楚起見，可以放大層和區(qū)域的尺寸和相對尺寸。相同的附圖標(biāo)記在本說明書中始終用于表示相同的元件。
[0041]本文所使用的術(shù)語僅用于描述特定實施例，而非旨在限制示例實施例。如本文所使用的那樣，除非上下文另外明確表示，否則單數(shù)形式“一個”、“一”和“該”也旨在包括復(fù)數(shù)形式。應(yīng)當(dāng)理解，當(dāng)術(shù)語“包含”、“包含……的”、“包括”和/或“包括……的”用于本說明書中時，其指示了存在所述特征、步驟、操作、元件和/或部件，但并不排除存在或增加其他一個或多個特征、步驟、操作、元件、部件和/或它們的組。
[0042]應(yīng)當(dāng)理解，當(dāng)一個元件被稱作“連接至”、“親接至”或“響應(yīng)于”另一元件、或“位于”另一元件時“上”時，所述一個元件可以直接連接至、直接親接至或直接響應(yīng)于另一元件、或者直接位于另一元件上，或者也可以存在中間元件。與此相反，當(dāng)一個元件被稱作“直接連接至”、“直接耦接至”或“直接響應(yīng)于”另一元件、或者“直接位于”另一元件“上”時，則不存在中間元件。相同的附圖標(biāo)記始終用于表示相同的元件。如本文所使用的那樣，術(shù)語“和/或”包括相關(guān)的所列項目中的一個或多個的任意和所有組合。
[0043]為了便于描述，在本文中可以使用空間相對術(shù)語例如“位于……下方”、“之下”、“下部”、“之上”、“上部”等，來描述附圖所示的一個元件或特征與另一個(一些)元件或特征之間的關(guān)系。應(yīng)當(dāng)理解，空間相對術(shù)語旨在涵蓋在使用或操作中的器件除附圖所示的指向之外的不同指向。例如，如果附圖中的器件被翻轉(zhuǎn)，則被描述為“在”另一些元件或特征“之下”或者“位于”另一些元件或特征“下方”的元件將指向為“在”另一些元件或特征“之上”。因此，示例性術(shù)語“之下”可以涵蓋“之上”和“之下”這兩種指向。器件可另外地指向(旋轉(zhuǎn)90度或以其他指向)，并相應(yīng)地解釋本文所使用的空間相對描述詞。
[0044]本文參照各示例實施例的理想實施例(和中間結(jié)構(gòu))的示意圖的截面圖來描述本發(fā)明構(gòu)思的示例實施例。因此，由例如制造技術(shù)和/或公差而導(dǎo)致的示意圖中的形狀變化是可預(yù)期的。因此，本發(fā)明構(gòu)思的示例實施例不應(yīng)理解為限于本文示出的區(qū)域的特定形狀，而應(yīng)當(dāng)包括由例如制造而導(dǎo)致的形狀偏差。因此，附圖示出的區(qū)域其本質(zhì)上是示意性的，其形狀既非旨在示出器件的區(qū)域的實際形狀，也非旨在限制示例實施例的范圍。
[0045]應(yīng)當(dāng)理解，雖然可在本文中使用術(shù)語“第一”、“第二”等來描述不同的元件，但是這些元件不應(yīng)受限于這些術(shù)語。這些術(shù)語僅用于將一個元件與另一個元件區(qū)分開。因此，第一元件可以被稱作第二元件而沒有脫離所述各實施例的指教。
[0046]除非另外定義，否則本文所使用的所有術(shù)語(包括技術(shù)術(shù)語和科學(xué)術(shù)語)具有與本發(fā)明構(gòu)思所屬技術(shù)領(lǐng)域的普通技術(shù)人員之一的通常理解相同的含義。應(yīng)當(dāng)理解，那些諸如在常用字典中定義的術(shù)語應(yīng)當(dāng)被解釋為與相關(guān)技術(shù)和/或本說明書的上下文中一致的含義，而不應(yīng)理想化或者過于形式化地進(jìn)行解釋，除非在本文中明確地這樣進(jìn)行了定義。
[0047]如本發(fā)明實體所理解的那樣，根據(jù)本文所述的各個實施例的器件以及形成所述器件的方法可實現(xiàn)在諸如集成電路的微電子裝置中，其中根據(jù)本文所述的各個實施例的多個器件可集成在同一個微電子裝置中。因此，本文所示的截面圖可被復(fù)制在微電子裝置內(nèi)的無需正交的兩個不同的方向中。因此，實現(xiàn)根據(jù)本文所述的各個實施例的器件的微電子裝置的平面圖可以包括基于微電子裝置的功能而排成陣列和/或二維圖案的多個器件。
[0048]根據(jù)本文所述的各個實施例的器件可以根據(jù)微電子裝置的功能而散布在其他器件之中。此外，根據(jù)本文所述的各個實施例的微電子裝置可在與所述兩個不同方向正交的第三方向中重復(fù)，以提供三維集成電路。
[0049]因此，本文所述的截面圖為根據(jù)本文所述的各個實施例的多個器件提供了支持，所述多個器件在平面圖中沿著兩個不同的方向延伸，并且/或者在透視圖中在三個不同的方向上延伸。例如，當(dāng)在器件/結(jié)構(gòu)的截面圖中示出單個有源區(qū)時，所述器件/結(jié)構(gòu)可包括在其上的多個有源區(qū)和晶體管結(jié)構(gòu)(或存儲器單元結(jié)構(gòu)、柵極結(jié)構(gòu)等，如適合于這種情況的那樣)，如同通過所述器件/結(jié)構(gòu)的平面圖示出的那樣。
[0050]圖1是根據(jù)本發(fā)明構(gòu)思的一些示例實施例的集成電路器件100的平面布局圖。
[0051]參照圖1，集成電路100可包括第一區(qū)I和第二區(qū)II。在一些實施例中，第一區(qū)I和第二區(qū)II可以分別稱作集成電路器件100的第一區(qū)域和第二區(qū)域。
[0052]第一區(qū)I和第二區(qū)II可以彼此連接，或者可以彼此分隔開。在一些實施例中，第一區(qū)I和第二區(qū)II可執(zhí)行相同的功能。額外地或可替代地，第一區(qū)I和第二區(qū)II可執(zhí)行不同的功能。例如，第一區(qū)I可以是邏輯區(qū)的一部分，第二區(qū)II可以是邏輯區(qū)的另一部分。作為另一示例，第一區(qū)I可以是從存儲器區(qū)和非存儲器區(qū)選擇的一個區(qū)，第二區(qū)II可以是從存儲器區(qū)和非存儲器區(qū)選擇的另一個區(qū)。例如，存儲器區(qū)可包括靜態(tài)隨機(jī)存取存儲器(SRAM)區(qū)、動態(tài)隨機(jī)存取存儲器(DRAM)區(qū)、磁性/磁阻性隨機(jī)存取存儲器(MRAM)區(qū)、阻性隨機(jī)存取存儲器(RRAM)區(qū)或相變隨機(jī)存取存儲器(PRAM)區(qū)，非存儲器區(qū)可包括邏輯區(qū)。然而，存儲器區(qū)和非存儲器區(qū)不限于此。作為示例，第一區(qū)I可以是邏輯區(qū)(例如，邏輯區(qū)域)，第二區(qū)II可以是SRAM區(qū)(例如，存儲器/SRAM區(qū)域)。
[0053]集成電路器件100的第一區(qū)I可包括:多個第一鰭形有源區(qū)FA，它們以不變(例如，恒定/固定)的間距彼此平行地延伸；以及多個第一柵極GA，它們位于所述多個第一鰭形有源區(qū)FA上，在與所述多個第一鰭形有源區(qū)FA交叉(例如，垂直)的方向上延伸。第一鰭形晶體管TRl可形成在多個第一鰭形有源區(qū)FA和多個第一柵極GA彼此交叉/相交的多個部分/區(qū)域中的每一個之中。
[0054]集成電路器件100的第二區(qū)II可包括:彼此平行地延伸的多個第二鰭形有源區(qū)FB;以及多個第二柵極GB，它們位于所述多個第二鰭形有源區(qū)FB上，在與所述多個第二鰭形有源區(qū)FB交叉(例如，垂直)的方向上延伸。所述多個第二鰭形有源區(qū)FB可形成為具有可變間距，從而使得第一對相鄰分隔開的第二鰭形有源區(qū)FB之間的距離可不同于第二對相鄰分隔開的第二鰭形有源區(qū)FB之間的距離。
[0055]第二鰭形晶體管TR2可形成在多個第二鰭形有源區(qū)FB和多個第二柵極GB彼此交叉/相交的各部分/區(qū)域中。
[0056]多個第一鰭形有源區(qū)FA和多個第二鰭形有源區(qū)FB分別被描述為位于第一區(qū)I和第二區(qū)II中，但是本發(fā)明構(gòu)思不限于此。例如，可在第一區(qū)I和第二區(qū)II的每一個之中形成一個或多個鰭形有源區(qū)，并且沒有特別限定所述一個或多個鰭形有源區(qū)的數(shù)量。此外，在一些實施例中，第一鰭形有源區(qū)FA和第二鰭形有源區(qū)FB可稱作鰭形場效應(yīng)晶體管(FinFET)體。例如，第一鰭形有源區(qū)FA可以是位于集成電路器件100的邏輯區(qū)(例如，第一區(qū)I)中的FinFET體，第二鰭形有源區(qū)FB可以是位于集成電路器件100的存儲器區(qū)(例如，第二區(qū)II)中的 FinFET 體。
[0057]圖2是沿著圖1的線2A-2A’和線2B-2B’截取的集成電路器件的截面圖。
[0058]雖然在圖2中示出了形成在第一區(qū)I中的多個第一鰭形有源區(qū)FA之中的一個特定第一鰭形有源區(qū)FA以及形成在第二區(qū)I I中的多個第二鰭形有源區(qū)FB之中的一個特定第二鰭形有源區(qū)FB，但是將參照圖2描述的特定第一鰭形有源區(qū)FA和特定第二鰭形有源區(qū)FB的具體說明可應(yīng)用于圖1所示的多個第一鰭形有源區(qū)FA中的任意一個以及多個第二鰭形有源區(qū)FB中的任意一個。
[0059]參照圖1和圖2，形成在集成電路器件100的第一區(qū)I中的第一鰭形有源區(qū)FA可在垂直于襯底110的主表面IlOM的第一方向(Z方向)上從襯底110突出。第一鰭形有源區(qū)FA可以在垂直于第一方向(Z方向)的第二方向(X方向)上在襯底110上延伸得最長/主要延伸。第一鰭形有源區(qū)FA可包括:第一基部BI，其具有被第一器件隔離薄膜112覆蓋的側(cè)壁；以及第一頂部Tl，其從第一基部BI開始在第一方向(Z方向)上延伸，并且從第一器件隔離薄膜112突出/突出超過第一器件隔離薄膜112。
[0060]形成在集成電路器件100的第二區(qū)II中的第二鰭形有源區(qū)FB可在垂直于襯底110的主表面IlOM的第一方向(Z方向)上從襯底110突出。第二鰭形有源區(qū)FB可包括:第二基部B2，其具有被第二器件隔離薄膜114覆蓋的側(cè)壁；以及第二頂部T2，其從第二基部B2開始在第一方向(Z方向)上延伸，并且從第二器件隔離薄膜114突出/突出超過第二器件隔離薄膜114。
[0061]形成在第二區(qū)II中的第二鰭形有源區(qū)FB的高度可以大于(例如，離主表面IlOM更遠(yuǎn))形成在第一區(qū)I中的第一鰭形有源區(qū)FA的高度。第二鰭形有源區(qū)FB的高度與第一鰭形有源區(qū)FA之間的差值Δ H可以在約I納米(nm)至約5納米的范圍內(nèi)，但是其不限于此。
[0062]襯底110可包括諸如娃(Si )或鍺(Ge)的半導(dǎo)體或者諸如娃鍺(SiGe)、碳化娃(SiC)、砷化鎵(GaAs)、砷化銦(InAs)或磷化銦(InP)的化合物半導(dǎo)體。作為另一示例，襯底110可具有絕緣體上硅(SOI)結(jié)構(gòu)。襯底110可包括導(dǎo)電區(qū)，例如雜質(zhì)摻雜的阱或雜質(zhì)摻雜的結(jié)構(gòu)。多個第一鰭形有源區(qū)FA和多個第二鰭形有源區(qū)FB可通過對襯底110的各部分進(jìn)行刻蝕而獲得/形成，并且可利用與襯底110相同的材料形成。
[0063]第一器件隔離薄膜112和第二器件隔離薄膜114中的每一個可包括氧化物薄膜、氮化物薄膜或者它們的組合。
[0064]形成在第一區(qū)I中的第一鰭形有源區(qū)FA的第一基部BI和形成在第二區(qū)II中的第二鰭形有源區(qū)FB的第二基部B2可具有近似相同的形狀。例如，形成在第一區(qū)I中的第一鰭形有源區(qū)FA的第一基部BI的底面寬度BWl可以與形成在第二區(qū)II中的第二鰭形有源區(qū)FB的第二基部B2的底面寬度BW2相同或?qū)嵸|(zhì)上/近似地相同。形成在第一區(qū)I中的第一鰭形有源區(qū)FA的第一基部BI的高度BHl可以與形成在第二區(qū)II中的第二鰭形有源區(qū)FB的第二基部B2的高度BH2相同或?qū)嵸|(zhì)上/近似地相同。
[0065]圖3A是根據(jù)本發(fā)明構(gòu)思的示例實施例的用于更詳細(xì)地說明參照圖1和圖2描述的第一鰭形有源區(qū)FA的放大截面圖。
[0066]在圖3A中示出了多個第一鰭形有源區(qū)FA中的單個/單獨的第一鰭形有源區(qū)FA。將要參照圖3A描述的第一鰭形有源區(qū)FA的詳細(xì)說明可以應(yīng)用到圖1所示的多個第一鰭形有源區(qū)FA中的任意一個。
[0067]參照圖3A，形成在第一區(qū)I中的第一鰭形有源區(qū)FA的第一頂部Tl可包括第一下部有源區(qū)132、第一中部有源區(qū)134、第一上部有源區(qū)136和第一末端有源區(qū)138，它們從第一基部BI開始在第一方向(Z方向)上順序地布置/放置，并且一體化地彼此連接。
[0068]第一下部有源區(qū)132可在第一方向(Z方向)上從第一基部BI突出，并且具有以第一傾斜角度ΘΑ1傾斜的第一傾斜側(cè)壁SAl。在此方面，第一區(qū)I中的“傾斜角度”意指:由垂直于襯底110的主表面IlOM并且在與第一鰭形有源區(qū)FA的延伸方向相同的方向上延伸的表面(例如，X-Z平面)與第一鰭形有源區(qū)FA的側(cè)壁形成的角度。第一下部有源區(qū)132可具有第一高度HAl。
[0069]第一中部有源區(qū)134可在第一方向(Z方向)上從第一下部有源區(qū)132突出，并且具有以第二傾斜角度ΘΑ2傾斜的第二傾斜側(cè)壁SA2，第二傾斜角度ΘΑ2小于第一傾斜角度ΘΑ1。第一中部有源區(qū)134可具有第二高度HA2。在一些實施例中，第一中部有源區(qū)134的第二高度HA2可以大于第一下部有源區(qū)132的第一高度HA1(HA1<HA2)。
[0070]第一上部有源區(qū)136可在第一方向(Z方向)上從第一中部有源區(qū)134突出，并且具有以第三傾斜角度ΘΑ3傾斜的第三側(cè)壁SA3，第三傾斜角度ΘΑ3大于第二傾斜角度ΘΑ2。第一上部有源區(qū)136可具有第三高度HA3。在一些實施例中，第一上部有源區(qū)136的第三高度HA3可以小于第二高度HA2。
[0071]第一末端有源區(qū)138可在第一方向(Z方向)上從第一上部有源區(qū)136突出，并且具有圓形外表面RA。第一末端有源區(qū)138可具有第四高度HA4。第一末端有源區(qū)138的圓形外表面RA可具有根據(jù)第一末端寬度TWl和第一末端有源區(qū)138的第四高度HA4確定的預(yù)定曲率半徑。
[0072]在一些實施例中，第二傾斜側(cè)壁SA2可以第二傾斜角度ΘΑ2從第一下部有源區(qū)132延伸，第二傾斜角度ΘΑ2等于或大于O度，并且從小于第一中部有源區(qū)134的第一傾斜角度ΘAl的值的范圍中選取(OS ΘΑ2<ΘΑ1)。在此方面，第二傾斜角度ΘΑ2為O度的情況可以指第二傾斜偵_SA2在垂直于襯底110的主表面IlOM的平面(例如，X-Z平面)內(nèi)與第一方向(Ζ方向)平行地延伸。
[0073]第一基部BI可具有第四傾斜側(cè)壁SA4，其相對于第一方向(Z方向)以第四傾斜角度ΘΑ4延伸(ΘΑ4< ΘΑ1)。如圖2所示，第一基部BI的第四傾斜側(cè)壁SA4可被第一器件隔離薄膜112覆蓋。
[0074]在第一區(qū)I的第一鰭形有源區(qū)FA中，第一下部有源區(qū)132的底面132L在第一鰭形有源區(qū)FA的寬度/橫向方向(Y方向)上可具有第一寬度WA1。第一寬度WAl可以比第一基部BI的底面BlL的寬度BWl更小/更窄(WAKBWl)。第一中部有源區(qū)134的底面134L在第一鰭形有源區(qū)FA的寬度/橫向方向(Y方向)上可具有比第一寬度WAl更小/更窄的第二寬度WA2(WA2<WAl)。第一上部有源區(qū)136的底面136L在在第一鰭形有源區(qū)FA的寬度/橫向方向(Y方向)上可具有比第二寬度WA2更小/更窄的第三寬度WA3(WA3<WA2)。第一末端有源區(qū)138的底面138L在第一鰭形有源區(qū)FA的寬度/橫向方向(Y方向)上可具有比第三寬度WA3更小/更窄的第一末端寬度TWl (TWl <WA3)。
[0075]在一些實施例中，第一鰭形有源區(qū)FA可具有相對較大(例如，大/高)的長寬比，并且可具有高度FHl，其為第一基部BI的底面BlL的寬度BWl的至少4倍。在一些實施例中，從第一下部有源區(qū)132的底面132L到第一末端有源區(qū)138的頂端的高度THl可以是第一下部有源區(qū)132的底面132L的第一寬度WAl的至少3倍。
[0076]在一些實施例中，第一末端有源區(qū)138的第四高度HA4可以小于以下高度中的至少一個:第一下部有源區(qū)132的第一高度HAl、第一中部有源區(qū)134的第二高度HA2以及第一上部有源區(qū)136的第三高度HA3。
[0077]如圖2所示，集成電路器件100的第一區(qū)I的第一鰭形晶體管TRl可具有覆蓋第一鰭形有源區(qū)FA的第一頂部Tl的第一柵介電薄膜152以及覆蓋第一鰭形有源區(qū)FA的第一頂部Tl的第一柵線162，第一頂部Tl和第一柵線162具有介于其間的第一柵介電薄膜152。第一柵線162可構(gòu)成圖1所示的第一柵極GA。
[0078]第一柵介電薄膜152可延伸以覆蓋第一頂部Tl的第一傾斜側(cè)壁SAl、第二傾斜側(cè)壁SA2、第三傾斜側(cè)壁SA3和圓形外表面RA。第一柵線162可覆蓋第一頂部Tl的第一傾斜側(cè)壁SAl、第二傾斜側(cè)壁SA2、第三傾斜側(cè)壁SA3和圓形外表面RA，并且具有介于其間的第一柵介電薄膜152。
[0079]圖3B是根據(jù)本發(fā)明構(gòu)思的示例實施例的用于更詳細(xì)地說明參照圖1和圖2描述的第二鰭形有源區(qū)FB的放大截面圖。
[0080]在圖3B中示出了多個第二鰭形有源區(qū)FB中的單個/單獨的第二鰭形有源區(qū)FB。將要參照圖3B描述的第二鰭形有源區(qū)FB的詳細(xì)說明可以應(yīng)用到圖1所示的多個第二鰭形有源區(qū)FB中的任意一個。
[0081]參照圖3B，形成在第二區(qū)II中的第二鰭形有源區(qū)FB的第二頂部T2可包括第二下部有源區(qū)142、第二中部有源區(qū)144、第二上部有源區(qū)146和第二末端有源區(qū)148，它們從第二基部B2開始在第一方向(Z方向)上順序地布置/放置，并且一體化地彼此連接。
[0082]第二下部有源區(qū)142可在第一方向(Z方向)上從第二基部B2突出，并且具有以第一傾斜角度ΘΒ1傾斜的第一傾斜側(cè)壁SB1。在此方面，第二區(qū)II中的“傾斜角度”意指:由垂直于襯底110的主表面IlOM并且在與第二鰭形有源區(qū)FB的延伸方向相同的方向上延伸的表面(例如，X-Z平面)與第二鰭形有源區(qū)FB的側(cè)壁形成的角度。第二下部有源區(qū)142可具有第一高度HBl。在一些實施例中，第二下部有源區(qū)142的第一高度HBl可以大于形成在第一區(qū)I中的第一下部有源區(qū)132的第一高度HA1(HB1>HA1)。包括在第二下部有源區(qū)142中的第一傾斜側(cè)壁SBl的第一傾斜角度ΘΒ1可以大于包括在形成于第一區(qū)I內(nèi)的第一下部有源區(qū)132中的第一傾斜側(cè)壁341的第一傾斜角度0々1(見圖34)(041<081)。
[0083]第二中部有源區(qū)144可在第一方向(Z方向)上從第二下部有源區(qū)142突出，并且具有第二側(cè)壁SB2，其以比第一傾斜角度ΘΒ1更小的傾斜角度延伸。在一些實施例中，包括在第二中部有源區(qū)114中的第二側(cè)壁SB2的傾斜角度可以是O度。因此，第二側(cè)壁SB2可在垂直于襯底110的主表面I1M的平面(例如，X-Z平面)中在第一方向(Z方向)上延伸。第二中部有源區(qū)144可具有第二高度HB2。在一些實施例中，第二中部有源區(qū)144的第二高度HB2可以大于第二下部有源區(qū)142的第一高度HB1(HB1<HB2)。在一些實施例中，第二中部有源區(qū)144的第二高度HB2可以大于形成在第一區(qū)I中的第一中部有源區(qū)134的高度HA2(HA2<HB2)。
[0084]第二上部有源區(qū)146可在第一方向(Z方向)上從第二中部有源區(qū)144突出，并且具有以第三傾斜角度ΘΒ3延伸的第三傾斜側(cè)壁SB3。在一些實施例中，第三傾斜側(cè)壁SB3的第三傾斜角度ΘΒ3可小于第一傾斜側(cè)壁SBl的第一傾斜角度ΘΒ1(ΘΒ3<ΘΒ1)。第二上部有源區(qū)146可具有第三高度ΗΒ3。在一些實施例中，第二上部有源區(qū)146的第三高度ΗΒ3可小于第二中部有源區(qū)144的第二高度ΗΒ2(ΗΒ3<ΗΒ2)。
[0085]第二末端有源區(qū)148可在第一方向(Z方向)上從第二上部有源區(qū)146突出，并且具有圓形外表面RB。第二末端有源區(qū)148可具有第四高度ΗΒ4。第二末端有源區(qū)148的圓形外表面RB可具有根據(jù)第二末端有源區(qū)148的第二末端寬度TW2和第四高度ΗΒ4確定的預(yù)定曲率半徑。在一些實施例中，第二末端有源區(qū)148的圓形外表面RB的曲率半徑可以等于或大于第一末端有源區(qū)138的圓形外表面RA的曲率半徑。
[0086]第二基部Β2可具有第四傾斜側(cè)壁SB4，其相對于第一方向(Ζ方向)以第四傾斜角度ΘΒ4延伸(ΘΒ4<ΘΒ1)。如圖2所示，第二基部Β2的第四傾斜側(cè)壁SB4可被第二器件隔離薄膜114覆蓋。
[0087]在第二鰭形有源區(qū)FB中，第二下部有源區(qū)142的底面142L在第二鰭形有源區(qū)FB的寬度/橫向方向(Y方向)上可具有第一寬度WBl。第一寬度WBl可比第二基部Β2的底面B2L的寬度BW2更小/更窄(WB1<BW2)。
[0088]在第二鰭形有源區(qū)FB中，第二中部有源區(qū)144的底面144L在第二鰭形有源區(qū)FB的寬度/橫向方向(Y方向)上可具有比第一寬度WBl更小/更窄的第二寬度WB2(WB2<WB1)。包括在第二鰭形有源區(qū)FB中的第二中部有源區(qū)144的第二寬度WB2可以比形成在第一區(qū)I中的第一鰭形有源區(qū)FA的第一中部有源區(qū)134的第二寬度WA2更小/更窄(WB2<WA2)。在一些實施例中，第二中部有源區(qū)144的第二寬度WB2可以比形成在第一區(qū)I中的第一中部有源區(qū)134的第二寬度WA2小/窄lnm，但是不限于此。例如，在一些實施例中，第二寬度WB2可以比第二寬度WA2至少窄lnm。
[0089]在第二鰭形有源區(qū)FB中，第二上部有源區(qū)146的底面146L可具有第三寬度WB3，其等于或小于/窄于第二鰭形有源區(qū)FB在寬度/橫向方向(Y方向)上的第二寬度WB2(WB3 <WB2)。第二上部有源區(qū)146的第三寬度WB3可以比形成在第一區(qū)I中的第一上部有源區(qū)136的第三寬度143更小/更窄(胃83<胃厶3)。
[0090]在第二鰭形有源區(qū)FB中，第二末端有源區(qū)148的底面148L可具有第二末端寬度TW2，其比第二鰭形有源區(qū)FB在寬度/橫向方向(Y方向)上的第三寬度WB3更小/更窄。第二末端有源區(qū)148的第二末端寬度TW2可比形成在第一區(qū)I中的第一末端有源區(qū)138的第一末端寬度TWl(見圖3A)更小/更窄(TW2<TW1)。
[0091 ]在一些實施例中，第二鰭形有源區(qū)FB可具有相對較大(例如，大/高)的長寬比，并且可具有高度FH2，其為第二基部B2的底面B2L的寬度BW2的至少4倍。在一些實施例中，從第二下部有源區(qū)142的底面142L到第二末端有源區(qū)148的頂端的高度TH2可以是第二下部有源區(qū)142的底面142L的第一寬度WBl的至少3倍。第二鰭形有源區(qū)FB的長寬比可以大于(例如，大于/高于)形成在第一區(qū)I中的第一鰭形有源區(qū)FA的長寬比。也就是說，當(dāng)形成在第一區(qū)I中的第一基部BI的底面BlL的寬度BWl與形成在第二區(qū)II中的第二基部B2的底面B2L的寬度BW2相同時，形成在第二區(qū)II中的第二鰭形有源區(qū)FB的高度FH2可以大于形成在第一區(qū)I中的第一鰭形有源區(qū)FA的高度FH1。當(dāng)形成在第一區(qū)I中的第一下部有源區(qū)132的底面132L的第一寬度WAl和形成在第二區(qū)II中的第二下部有源區(qū)142的底面142L的第一寬度WBl相同時，形成在第二區(qū)II中的第二鰭形有源區(qū)FB的第二頂部T2的高度TH2可以大于形成在第一區(qū)I中的第一鰭形有源區(qū)FA的第一頂部Tl的高度THl。
[0092]在一些實施例中，第二末端有源區(qū)148在第一方向(Z方向)上的第四高度HB4可小于以下高度中的至少一個:第二下部有源區(qū)142的第一高度HB1、第二中部有源區(qū)144的第二高度HB2以及第二上部有源區(qū)146的第三高度HB3。在一些實施例中，第二末端有源區(qū)148的第四高度HB4可以大于形成在第一區(qū)I中的第一末端有源區(qū)138的第四高度HA4，但是不限于此。
[0093]如圖2所示，集成電路器件100的第二區(qū)II的第二鰭形晶體管TR2可包括:第二柵介電薄膜154，其覆蓋第二鰭形有源區(qū)FB的第二頂部T2;以及第二柵線164，其覆蓋第二鰭形有源區(qū)FB的第二頂部T2，并且第二柵介電薄膜154介于第二頂部T2與第二柵線164之間。第二柵線164可構(gòu)成圖1所示的第二柵極GB。
[0094]第二柵介電薄膜154可延伸以覆蓋第二頂部T2的第一傾斜側(cè)壁SBl、第二側(cè)壁SB2、第三傾斜側(cè)壁SB3和圓形外表面RB。第二柵線164可覆蓋第二頂部T2的第一傾斜側(cè)壁SB1、第二側(cè)壁SB2、第三傾斜側(cè)壁SB3和圓形外表面RB，并且具有介于其間的第二柵介電薄膜154。
[0095]在一些實施例中，第一柵介電(例如，絕緣)薄膜152和第二柵介電薄膜154中的每一個可由氧化硅層、高k介電層或其組合形成。高k介電層可由介電常數(shù)比氧化硅層更高的材料形成。例如，第一柵介電/絕緣薄膜152和第二柵介電/絕緣薄膜154可具有約10至約25的介電常數(shù)。高k介電層可由從氧化鉿、氮氧化鉿、氧化鉿硅、氧化鑭、氧化鑭鋁、氧化鋯、氧化錯娃、氧化鉭、氧化鈦、氧化鋇鎖鈦、氧化鋇鈦、氧化鎖鈦、氧化乾、氧化鋁、鉛鈧鉭氧化物、鈮酸鉛鋅及其組合中選擇的材料形成，但是不限于此?？衫迷訉映练e(ALD)工藝、化學(xué)氣相沉積(CVD)工藝或物理氣相沉積(PVD)工藝形成第一柵介電/絕緣薄膜152和第二柵介電/絕緣薄膜154。在一些實施例中，第一柵介電/絕緣薄膜152和第二柵介電/絕緣薄膜154可具有相同的堆疊結(jié)構(gòu)?？商娲兀谝粬沤殡?絕緣薄膜152和第二柵介電/絕緣薄膜154可具有不同的堆疊結(jié)構(gòu)。
[0096]第一柵線162和第二柵線164可包括用于調(diào)整功函數(shù)的含金屬層以及用于填充形成在含金屬層上部的空間的間隙填充含金屬層。在一些實施例中，第一柵線162和第二柵線164可具有順序堆疊金屬氮化物層、金屬層、導(dǎo)電覆蓋層和間隙填充金屬薄膜的結(jié)構(gòu)。金屬氮化物層和金屬層可包括從包含以下物質(zhì)的組合中選擇的至少一種:鈦(Ti)、鎢(W)、釕(Ru)、鈮(Nb)、鉬(Mo)、鉿(Hf)、鎳(Ni)、鈷(Co)、鉑(Pt)、鐿(Yb)、鋱(TB)、鏑(Dy)、鉺(Er)和鈀(Pd)。可利用ALD工藝、金屬有機(jī)ALD(MOALD)工藝或金屬有機(jī)CVD(MOCVD)工藝形成金屬氮化物層和金屬層中的每一個。導(dǎo)電覆蓋層可以充當(dāng)保護(hù)層，其保護(hù)金屬層表面不被氧化/防止金屬層表面被氧化。當(dāng)在金屬層上沉積了另一導(dǎo)電層時，導(dǎo)電覆蓋層可以充當(dāng)有助于沉積的潤濕層。導(dǎo)電覆蓋層可由諸如氮化鈦(TiN)或氮化鉭(TaN)的金屬氮化物或其組合形成，但是不限于此。間隙填充金屬薄膜可在導(dǎo)電覆蓋層上延伸。間隙填充金屬薄膜/層可由W薄膜形成?？衫肁LD工藝、CVD工藝或PVD工藝形成間隙填充金屬薄膜。間隙填充金屬薄膜可以填充由導(dǎo)電覆蓋層/薄膜的上表面上的階梯部形成的凹進(jìn)空間而沒有空缺。
[0097]如圖1所示，在第一區(qū)I內(nèi)，第一源極/漏極區(qū)172可在多個第一鰭形有源區(qū)FA中形成在第一柵極GA的兩側(cè)。在第二區(qū)II內(nèi)，第二源極/漏極區(qū)174可在多個第二鰭形有源區(qū)FB中形成在第二柵極GB的兩側(cè)。
[0098]在一些實施例中，第一源極/漏極區(qū)172和第二源極/漏極區(qū)174中的至少一個可包括雜質(zhì)離子注入?yún)^(qū)/區(qū)域，其形成在第一鰭形有源區(qū)FA和第二鰭形有源區(qū)FB的一部分中。在一些實施例中，第一源極/漏極區(qū)172和第二源極/漏極區(qū)174中的至少一個可包括從第一鰭形有源區(qū)FA和第二鰭形有源區(qū)FB外延生長的半導(dǎo)體層。第一源極/漏極區(qū)172和第二源極/漏極區(qū)174中的至少一個可包括具有多個外延生長的SiGe層的嵌入式SiGe結(jié)構(gòu)、外延生長的Si層或外延生長的SiC層。
[0099]如上文參照圖1至圖3B描述的那樣，集成電路器件100可包括在第一區(qū)I和第二區(qū)II中的具有各個不同形狀的鰭形有源區(qū)，從而相對容易地控制高度成比例縮放的場效應(yīng)晶體管(FET)中的泄漏電流、改善FET的性能，并且相對容易地實現(xiàn)在第一區(qū)I和第二區(qū)II中執(zhí)行不同功能的多柵極晶體管。此外，本發(fā)明實體認(rèn)識到，本文描述的不同形狀可以指不同長寬比和/或具有不同角度/曲率的表面。
[0100]圖4是根據(jù)本發(fā)明構(gòu)思的示例實施例的集成電路器件200的平面布局圖。圖1與圖4之間相同的附圖標(biāo)記用于表示相同的元件，從而可忽略對其的詳細(xì)描述。
[0101]參照圖4，集成電路器件200可包括第一區(qū)I和第二區(qū)II。
[0102]在集成電路器件200中，在第一區(qū)I內(nèi)，第一柵極GA可以延伸與第一鰭形有源區(qū)FA交叉，在第二區(qū)II內(nèi)，第二柵極GB可以延伸與第二鰭形有源區(qū)FB交叉。
[0103]然而，本發(fā)明構(gòu)思不限于圖1和圖4所示的集成電路器件。例如，在第一區(qū)I和第二區(qū)II中的每一個內(nèi)，不止一個柵極可以延伸而與不止一個鰭形有源區(qū)交叉，并且柵極的數(shù)量和鰭形有源區(qū)的數(shù)量不限于圖1和圖4所示的個數(shù)/數(shù)量。
[0104]圖5是根據(jù)本發(fā)明構(gòu)思的示例實施例的集成電路器件300的平面布局圖。
[0105]參照圖5，集成電路器件300可包括邏輯區(qū)310和存儲器區(qū)320。
[0106]邏輯區(qū)310可對應(yīng)于上文參照圖1描述的第一區(qū)I，并且可包括上文參照圖1、圖2和圖3A描述的第一鰭形有源區(qū)FA。邏輯區(qū)310可包括多種不同類型的包括多個電路元件的邏輯單元(例如晶體管、寄存器等)來作為執(zhí)行期望邏輯功能的標(biāo)準(zhǔn)單元(例如緩沖器)。例如，邏輯單元可包括AND、NAND、OR、NOR、XOR(異或)、XNOR(異或非)、INV(反相器)、ADD(加法器)、8叩(緩沖器)、01^(延遲器)、？11^濾波器)、多路復(fù)用器(1?171?11')、(^1(01?/^仰/INVERTER)、A0(AND/0R)、A0I(AND/0R/INVERTER)、D觸發(fā)器、復(fù)位觸發(fā)器、主從觸發(fā)器、鎖存器等。然而，上述單元僅為示例，根據(jù)本發(fā)明構(gòu)思的邏輯單元不限于此。
[0107]存儲器區(qū)320可對應(yīng)于上文參照圖1描述的第二區(qū)II，并且可包括上文參照圖1、圖2和圖3B描述的第二鰭形有源區(qū)FB。存儲器區(qū)320可包括SRAM、DRAM、MRAM、RRAM和PRAM中的至少一個。
[0108]圖6A是可包括在集成電路器件300的邏輯區(qū)310中的邏輯器件400的平面圖。圖6B是沿著圖6A的線6B-6B’截取的器件400的截面圖。圖1至圖5以及圖6A和圖6B之間的相同附圖標(biāo)記用于表示相同的元件，并且因此可省略其具體描述。
[0109]參照圖6A和圖6B，邏輯器件400可包括單元LC，其形成在襯底110上，并且包括單元邊界410和至少一個邏輯功能電路。
[0110]單元LC可包括第一器件區(qū)420A和第二器件區(qū)420B。多個第一鰭形有源區(qū)FA可在第一器件區(qū)420A和第二器件區(qū)420B內(nèi)在一個方向(X方向)上延伸。
[0111]第一器件隔離薄膜112可在襯底110上形成在多個第一鰭形有源區(qū)FA之間。多個第一鰭形有源區(qū)FA可從第一器件隔離薄膜112以鰭形形狀突出。
[0112]多個第一鰭形有源區(qū)FA可以恒定間距形成在第一器件區(qū)420A和第二器件區(qū)420B內(nèi)。因此，多個第一鰭形有源區(qū)FA之間的間隔距離LI可以恒定。
[0113]多條第一柵線162可在第二方向(Y方向)上延伸而與單元LC內(nèi)的多個第一鰭形有源區(qū)FA交叉。晶體管可形成在多條第一柵線162與多個第一鰭形有源區(qū)FA彼此交叉/交會的各點處。多條第一柵線162可以分別由形成在襯底110上的多個FinFET器件共享。
[0114]邏輯器件400可具有上文參照圖1、圖2和圖3A描述的集成電路器件100的第一鰭形有源區(qū)FA和第一柵線162的特性。
[0115]圖7A是示出可包括在圖5的集成電路器件300的存儲器區(qū)320中的存儲器件500的電路圖。圖7A是包括6個晶體管的6T SRAM單元的電路圖。圖7B是圖7A的存儲器件500的平面圖。圖7C是沿著圖7B的線7C-7C’截取的存儲器件500的截面圖。圖1至圖5和圖7A至圖7C之間的相同附圖標(biāo)記用于表示相同的元件，并且因此可省略其詳細(xì)描述。
[0116]參照圖7A，存儲器件500可包括在電源節(jié)點Vcc與接地節(jié)點Vss之間彼此并聯(lián)連接的一對反相器INVl和INV2以及分別連接至反相器INVl和反相器INV2的第一傳輸晶體管PSl和第二傳輸晶體管PS2。第一傳輸晶體管PSl和第二傳輸晶體管PS2可分別連接至位線BL和互補(bǔ)位線/BL。第一傳輸晶體管PSl和第二傳輸晶體管PS2的柵極可連接至字線WL。
[0117]第一反相器INVl可包括彼此串聯(lián)連接的第一上拉晶體管HJl和第一下拉晶體管roi。第二反相器INV2可包括彼此串聯(lián)連接的第二上拉晶體管PU2和第二下拉晶體管TO2。第一上拉晶體管PUl和第二上拉晶體管PU2可配置為PMOS晶體管。第一下拉晶體管PDl和第二下拉晶體管TO2可配置為NMOS晶體管。
[0118]對于要形成一個鎖存電路的第一反相器INVl和第二反相器INV2而言，第一反相器INVl的輸入節(jié)點可連接至第二反相器INV2的輸出節(jié)點，并且第二反相器INV2的輸入節(jié)點可連接至第一反相器INVl的輸出節(jié)點。
[0119]圖7B是圖7A的存儲器件500的平面圖。圖7C是沿著圖7B的線7C-7C’截取的存儲器件500的截面圖。圖1至圖5以及圖7A至圖7C之間的相同附圖標(biāo)記用于表示相同的元件，并且因此可省略其詳細(xì)描述。
[0120]參照圖7B和圖7C，存儲器件500可包括SRAM陣列510，SRAM陣列510包括在襯底110上排列為矩陣的多個SRAM單元510A、510B、510C和510D。在圖7B和圖7C中示出了四個SRAM單元510A、510B、510C和510D，每個存儲單元包括6個FinFET。
[0121]多個SRAM單元510A、510B、510C和510D可具有圖7A所示的電路圖。
[0122]多個31^1單元51(^、5108、510(:和5100可包括多個第二鰭形有源區(qū)？8，其從襯底110突出并且在一個方向(X方向)上彼此平行地延伸。
[0123]第二器件隔離薄膜114可在襯底110上形成在多個第二鰭形有源區(qū)FB之間。多個第二鰭形有源區(qū)FB可從第二器件隔離薄膜114以鰭形形狀突出。
[0124]多條第二柵線164可在覆蓋多個SRAM單元510A、510B、510C和510D中的多個第二鰭形有源區(qū)FB的第二頂部T2的同時，在一個方向(Y方向)上延伸而與多個第二鰭形有源區(qū)FB交叉。
[0125]多個第二鰭形有源區(qū)？8可以可變間距形成在多個31^1單元51(^、5108、510(:和510D中。因此，多個第二鰭形有源區(qū)FB之間的間隔距離L2可根據(jù)位置而不同。例如，在一些實施例中，多個第二鰭形有源區(qū)FB之間的間隔距離L2可以比形成在圖5所示的集成電路器件100的邏輯區(qū)310中的多個第一鰭形有源區(qū)FA、包括在圖6A和圖6B所示的邏輯器件400中的多個第一鰭形有源區(qū)FA之間的間隔距離LI更大/更長。
[0126]包括在多個SRAM單元510A、510B、510C和510D中的第一上拉晶體管PU1、第一下拉晶體管ro1、第一傳輸晶體管ps1、第二上拉晶體管PU2、第二下拉晶體管ro2和第二傳輸晶體管PS2可實現(xiàn)為多個FinFET器件，其形成在多條柵線164和多個第二鰭形有源區(qū)FB彼此交叉/交會的各點處。
[0127]例如，晶體管可分別形成在SRAM單元510A中的多個第二鰭形有源區(qū)FB和多條第二柵線164的六個交叉點上，并且可包括第一傳輸晶體管PS1、第二傳輸晶體管PS2、第一下拉晶體管TO1、第二下拉晶體管TO2、第一上拉晶體管PUl和第二上拉晶體管PU2。
[0128]第一上拉晶體管PUl和第二上拉晶體管PU2中的每一個可配置為PMOS晶體管。第一下拉晶體管PDl、第二下拉晶體管Η)2、第一傳輸晶體管PSl和第二傳輸晶體管PS2中的每一個可配置為NMOS晶體管。
[0129]存儲器件500可具有上文參照圖1、圖2和圖3Β描述的集成電路器件100的第二鰭形有源區(qū)FB和第二柵線164的特性。
[0130]圖8Α至圖8D是用于順序描述制造根據(jù)本發(fā)明構(gòu)思的一些示例實施例的集成電路器件100的方法的截面圖。圖8Α至圖8D是沿著圖1的線2Α-2Α’和線2Β-2Β’截取的集成電路器件100的截面圖?，F(xiàn)在將參照圖8Α至圖8D來描述制造圖1和圖2所示的集成電路器件100的示例方法。圖1至圖3Β和圖8Α至圖8D之間的相同附圖標(biāo)記用于表示相同的元件，并且因此可省略其詳細(xì)描述。
[0131]參照圖8Α，可制備包括第一區(qū)I和第二區(qū)II的襯底110。此后，可去除襯底110的一部分，多個第一溝槽Rl可形成在襯底110的第一區(qū)I，多個第二溝槽R2可形成在襯底110的第二區(qū)II，多個初始有源區(qū)Fl和F2可包括形成在第一區(qū)I中的第一初始有源區(qū)Fl和形成在第二區(qū)II中的第二初始有源區(qū)F2。
[0132]第一初始有源區(qū)Fl和第二初始有源區(qū)F2可沿著垂直于襯底110的主表面IlOM的方向(Ζ方向)向上突出，可在一個方向(X方向)上延伸，并且可以是鰭形。
[0133]第一區(qū)I可用于形成如圖6Α所示的以不可變(例如，恒定/固定的)間距排列的多個第一鰭形有源區(qū)FA。因此，以不可變間距排列的多個第一初始有源區(qū)Fl可形成在第一區(qū)I中。同時，第二區(qū)I I可用于形成如圖7Β所示的以可變間距排列的多個第二鰭形有源區(qū)FB。因此，以可變間距排列的多個第二初始有源區(qū)F2可形成在第二區(qū)II中。
[0134]在一些實施例中，為了形成多個第一溝槽Rl和多個第二溝槽R2，可形成多個掩模圖案，其覆蓋襯底110的上表面要作為有源區(qū)的一部分，并且可利用多個掩模圖案作為刻蝕掩模來對襯底110進(jìn)行刻蝕。多個掩模圖案可具有焊盤氧化物薄膜圖案和氮化物薄膜圖案順序堆疊的結(jié)構(gòu)，但是不限于此。
[0135]參照圖8Β，可在襯底110的第一區(qū)I和第二區(qū)II中形成分別填充多個第一溝槽Rl和多個第二溝槽R2的第一器件隔離薄膜112和第二器件隔離薄膜114。
[0136]第一器件隔離薄膜112和第二器件隔離薄膜114可具有平坦的上表面。第一器件隔離薄膜112的上表面可以位于與第一區(qū)I中的第一初始有源區(qū)Fl的上表面相同的水平。第二器件隔離薄膜114的上表面可以位于與第二區(qū)II中的第二初始有源區(qū)F2的上表面相同的水平。
[0137]在一些實施例中，第一器件隔離薄膜112和第二器件隔離薄膜114可包括氧化物薄膜、氮化物薄膜或其組合，但是不限于此。
[0138]參照圖SC，可在第一器件隔離薄膜112和第二器件隔離薄膜114上同時執(zhí)行凹進(jìn)處理。凹進(jìn)處理可從圖SB所示的第一區(qū)I和第二區(qū)II中的第一器件隔離薄膜112和第二器件隔離薄膜114的上表面去除第一器件隔離薄膜112和第二器件隔離薄膜114的一些部分。
[0139]在一些實施例中，干刻蝕處理、濕刻蝕處理或?qū)⒏煽涛g處理與濕刻蝕處理組合的刻蝕處理可用于針對第一器件隔離薄膜112和第二器件隔離薄膜114執(zhí)行凹進(jìn)處理?？稍诘谝粎^(qū)I和第二區(qū)II中執(zhí)行相同條件的刻蝕處理，以針對第一器件隔離薄膜112和第二器件隔離薄膜114執(zhí)行凹進(jìn)處理。
[0140]在針對第一器件隔離薄膜112和第二器件隔離薄膜114的凹進(jìn)處理期間，可消耗在第一區(qū)I和第二區(qū)II中暴露的第一初始有源區(qū)Fl和第二初始有源區(qū)F2的上表面的一部分，這是由于可將第一初始有源區(qū)Fl和第二初始有源區(qū)F2的上表面暴露于刻蝕氣氛和/或清潔環(huán)境，并由于氧化和/或清潔而相應(yīng)地進(jìn)行消耗。
[0141]例如，反應(yīng)離子刻蝕處理可用于執(zhí)行針對第一器件隔離薄膜112和第二器件隔離薄膜114的凹進(jìn)處理。因此，可在第一區(qū)I中消耗以虛線表示的第一初始有源區(qū)Fl的表面的一部分，并且因此可獲得如參照圖1、圖2和圖3A描述的第一鰭形有源區(qū)FA，并且可暴露第一鰭形有源區(qū)FA的第一頂部Tl?？稍诘诙^(qū)II中消耗以虛線表示的第二初始有源區(qū)F2的表面的一部分，并且因此可獲得如參照圖1、圖2和圖3B所述的第二鰭形有源區(qū)FB，并且可暴露第二鰭形有源區(qū)FB的第二頂部T2。
[0142]更詳細(xì)地，如同參照圖8A描述的那樣，第一區(qū)I可包括以不可變(例如，恒定/固定)間隔形成的多個第一初始有源區(qū)Fl，而第二區(qū)II可包括以可變間距形成的多個第二初始有源區(qū)F2。因此，在第一區(qū)I中多個第一初始有源區(qū)Fl之間的間隔距離可以恒定，并且可小于第二區(qū)II中多個第二初始有源區(qū)F2之間的間隔距離，而第二區(qū)II中多個第二初始有源區(qū)F2之間的間隔距離可以是可變的，并且可大于第一區(qū)I中多個第一初始有源區(qū)Fl之間的間隔距離。
[0143]在從圖SB的結(jié)果性結(jié)構(gòu)去除第一器件隔離薄膜112和第二器件隔離薄膜114中的每一個的一部分的凹進(jìn)處理期間，由于在凹進(jìn)處理期間去除的第一器件隔離薄膜112的量可以增加，因此在第一區(qū)I中第一初始有源區(qū)Fl的第一頂部Tl的暴露區(qū)域的大小可以逐漸增加，并且與第一頂部Tl的下側(cè)相比，第一頂部Tl的上側(cè)可在更長的時間段內(nèi)暴露于第一區(qū)I的刻蝕氣氛850中。在第一區(qū)I的刻蝕氣氛850下，可從第一頂部Tl的外表面消耗暴露于第一區(qū)I的刻蝕氣氛850的第一頂部Tl的達(dá)到預(yù)定厚度的一部分。特別地，在第一器件隔離薄膜112的刻蝕氣氛850下散射的反應(yīng)離子可與從第一器件隔離薄膜112突出的第一初始有源區(qū)Fl的上部碰撞，這會導(dǎo)致從第一器件隔離薄膜112突出的第一初始有源區(qū)Fl上部的表面在第一區(qū)I的刻蝕氣氛850下被消耗。因此，與第一頂部Tl的側(cè)壁部分相比，在頂部中的從突出于第一器件隔離薄膜112的第一初始有源區(qū)Fl的上部表面消耗的第一初始有源區(qū)Fl的量可以更大，并且第一頂部Tl的側(cè)壁可以遠(yuǎn)離第一基部BI的方式逐漸變尖(S卩，與側(cè)壁部分相比，在頂部中的從第一器件隔離薄膜112突出的第一初始有源區(qū)Fl的上部的厚度減少可以更大)。
[0144]在第一區(qū)I中，由于多個第一初始有源區(qū)Fl以恒定間距形成并且多個第一初始有源區(qū)Fl之間的間隔距離可以相對較小，因此多個第一初始有源區(qū)Fl之間的間隔可以相對較小。因此，在多個第一初始有源區(qū)Fl從第一器件隔離薄膜112突出的各部分中，頂部比側(cè)壁部分更容易受到刻蝕氣氛850的影響。因此，如圖7B所示，當(dāng)對第一區(qū)I和包括以可變間隔形成的多個第二初始有源區(qū)F2的第二區(qū)II進(jìn)行比較時，可在第一區(qū)I中獲得具有相對較大寬度和較小高度的第一鰭形有源區(qū)FA。
[0145]如同上文參照圖8A描述的那樣，與第一區(qū)I不同，第二區(qū)II可包括以可變間隔形成的多個第二初始有源區(qū)F2。因此，在從圖8B的結(jié)果性結(jié)構(gòu)去除第一器件隔離薄膜112和第二器件隔離薄膜114中的每一個的一部分的凹進(jìn)處理期間，由于第二器件隔離薄膜114的去除量可以增加，因此在第二區(qū)II中第二初始有源區(qū)F2的第二頂部T2的暴露區(qū)可逐漸增加，并且第二頂部T2的上側(cè)(比第二頂部T2的下側(cè)更長)可暴露于第二區(qū)II的刻蝕氣氛860?？稍诘诙^(qū)II的刻蝕氣氛860下從第二頂部T2的外表面上以預(yù)定厚度消耗第二頂部T2暴露于第二區(qū)II的刻蝕氣氛860中的一部分。特別地，在第二器件隔離薄膜114的刻蝕氣氛860下散射的反應(yīng)離子可與從第二器件隔離薄膜114突出的第二初始有源區(qū)F2的上部碰撞，這會導(dǎo)致從第二器件隔離薄膜114突出的第二初始有源區(qū)F2的上部的表面在第二區(qū)II的刻蝕氣氛860下被消耗。因此，與第二頂部T2的側(cè)壁部分相比，在頂部中，在刻蝕氣氛860下消耗的從第二器件隔離薄膜114突出的第二初始有源區(qū)F2的上部表面的第二初始有源區(qū)F2的量或厚度可以更大，并且側(cè)壁部分可以遠(yuǎn)離第二基部B2的方式逐漸變尖。
[0146]在第二區(qū)II中，多個第二初始有源區(qū)F2以可變間隔形成，并且在它們之間可包括相對較大的間隔。因此，多個第二初始有源區(qū)F2之間的間隔可以充分暴露于刻蝕氣氛860，并且對于從第二器件隔離薄膜114突出的多個第二初始有源區(qū)F2的各部分來說，與第一區(qū)I的第一初始有源區(qū)Fl相比，側(cè)壁部分會更容易受到刻蝕氣氛860的影響，頂部會更較少受到刻蝕氣氛860的影響。因此，當(dāng)對第二區(qū)II和包括以恒定間隔形成的多個第一初始有源區(qū)Fl的第一區(qū)I進(jìn)行比較時，可在第二區(qū)II中獲得具有相對較小寬度和較大高度的第二鰭形有源區(qū)FB。
[0147]在第一區(qū)I和第二區(qū)II中形成第一鰭形有源區(qū)FA和第二鰭形有源區(qū)FB之后，會出現(xiàn)第一鰭形有源區(qū)FA最上部的高度與第二鰭形有源區(qū)FB最上部的高度之間的差△ H。如同參照圖3A和圖3B描述的那樣，第二鰭形有源區(qū)FB的第二頂部T2的寬度可以比第一鰭形有源區(qū)FA的第一頂部Tl的寬度更小/更窄。特別地，第二鰭形有源區(qū)FB的第二中部有源區(qū)144的第二寬度WB2可以比第一鰭形有源區(qū)FA的第一中部有源區(qū)134的第二寬度WA2更小/更窄。
[0148]在第一區(qū)I和第二區(qū)II中，在第一鰭形有源區(qū)FA的第一頂部Tl和第二鰭形有源區(qū)FB的第二頂部T2暴露之后，可執(zhí)行用于調(diào)整第一頂部Tl和第二頂部T2的閾電壓的注入雜質(zhì)離子的處理。在用于調(diào)整閾電壓的注入雜質(zhì)離子的處理期間，可在第一頂部Tl和第二頂部T2中形成NMOS晶體管的區(qū)域中注入硼(B)雜質(zhì)離子，并且可在形成PMOS晶體管的區(qū)域中注入磷(P)或砷(As)雜質(zhì)離子。
[0149]參照圖8D，可以形成對暴露在第一區(qū)I中的第一鰭形有源區(qū)FA的第一頂部Tl進(jìn)行順序覆蓋的第一柵介電薄膜152和第一柵線162以及對暴露在第二區(qū)II中的第二鰭形有源區(qū)FB的第二頂部T2進(jìn)行順序覆蓋的第二柵介電薄膜154和第二柵線164。
[0150]第一柵線162和第二柵線164可分別構(gòu)成圖1所示的第一柵極GA和第二柵極GB。
[0151]在第一區(qū)I中，第一源極/漏極區(qū)172(見圖1)可在第一鰭形有源區(qū)FA中形成在第一柵線162的兩側(cè)，并且在第二區(qū)II中，第二源極/漏極區(qū)174(見圖1)可在第二鰭形有源區(qū)FB中形成在第二柵線164的兩側(cè)，從而制造圖1至圖3B所示的集成電路器件100。
[0152]在一些實施例中，可利用后柵極工藝(也稱作置換多晶硅柵極(RPG)工藝)形成第一柵線162和第二柵線164以及虛設(shè)柵極，但是本發(fā)明構(gòu)思不限于此。第一鰭形有源區(qū)FA的第一頂部Tl和第二鰭形有源區(qū)FB的第二頂部T2可分別設(shè)置為第一鰭形晶體管TRl和第二鰭形晶體管TR2的溝道區(qū)(見圖1)。
[0153]在一些實施例中，為了利用RPG工藝形成第一柵線162和第二柵線164，可在第一頂部Tl和第二頂部T2以及第一器件隔離薄膜112和第二器件隔離薄膜114上形成提供多個柵極間隔件的多個絕緣間隔件以及柵極間絕緣薄膜。此后，可在由多個絕緣間隔件限定的多個柵極間隔件中順序形成第一柵介電薄膜152和第一柵線162以及第二柵介電薄膜154和第二柵線164。
[0154]根據(jù)上文參照圖8A至圖8D描述的制造集成電路器件100的方法，可在第一區(qū)I和第二區(qū)II中形成具有各自不同形狀的鰭形有源區(qū)，從而相對容易地控制高度成比例縮放的FET中的泄漏電流，改善FET的性能，并且相對容易地實現(xiàn)在第一區(qū)I和第二區(qū)II中執(zhí)行不同功能的多柵極晶體管。
[0155]雖然上文參照圖8A至圖8D描述了制造集成電路器件100的方法，但是本發(fā)明實體認(rèn)識到，通過在本發(fā)明構(gòu)思范圍內(nèi)各種不同的修改和變化，可以相對容易地制造圖4所示的集成電路器件200、圖5所示的集成電路器件300或者從集成電路器件200和300修改或變化的各種不同的集成電路器件。
[0156]圖9是根據(jù)本發(fā)明構(gòu)思的示例實施例的存儲器模塊1400的平面圖。
[0157]存儲器模塊1400可包括模塊基底1410和附著至模塊基底1410的多個半導(dǎo)體芯片1420。
[0158]半導(dǎo)體芯片1420可包括根據(jù)本發(fā)明構(gòu)思的集成電路器件。半導(dǎo)體芯片1420可包括以下中的至少一個:參照圖1至圖7C描述的根據(jù)本發(fā)明構(gòu)思的示例實施例的集成電路器件100、200和300;包括邏輯器件400和/或存儲器件500的集成電路器件;或者由集成電路器件100、200和300以及包括邏輯器件400和/或存儲器件500的集成電路器件修改或變化的集成電路器件。
[0159]可在模塊基底1410的一側(cè)布置能夠插入母板插槽的連接單元1430。陶瓷去耦電容1440可布置在模塊基底1410上。根據(jù)本發(fā)明構(gòu)思的存儲模塊1400不限于圖9所示的示例，而是可以制造為各種不同形式。
[0160]圖10是示出根據(jù)本發(fā)明構(gòu)思的示例實施例的顯示器驅(qū)動器IC(DDI)1500以及包括該DDI 1500的顯示設(shè)備1520的示意性框圖。
[0161]參照圖10，DDI 1500可包括控制器1502、電源電路1504、驅(qū)動器塊1506和存儲器塊1508?？刂破?502可以對由主處理單元(MPU) 1522施加的命令進(jìn)行接收和解碼，并且控制DDI 1500的每個塊來根據(jù)命令執(zhí)行操作。電源電路單元1504可響應(yīng)于控制器1502的控制而產(chǎn)生驅(qū)動電壓。驅(qū)動器塊1506可響應(yīng)于控制器1502的控制而利用電源電路1504所產(chǎn)生的驅(qū)動電壓來驅(qū)動顯示面板1524。顯示面板1524可以是液晶顯示面板、等離子體顯示面板或有機(jī)發(fā)光二極管(OLED)面板。存儲器塊1508可以是臨時性存儲輸入至控制器1502的命令或從控制器1502輸出的控制信號或者存儲多種不同的/必要的數(shù)據(jù)的塊，并且可包括諸如RAM或ROM的存儲器。電源電路1504和驅(qū)動器塊1506中的至少一個可包括以下中的至少一個:參照圖1至圖7C描述的根據(jù)本發(fā)明構(gòu)思的示例實施例的集成電路器件100、200和300;包括邏輯器件400和/或存儲器件500的集成電路器件;或者由集成電路器件100、200和300以及包括邏輯器件400和/或存儲器件500的集成電路器件修改或變化的集成電路器件。
[0?62] 圖11是不出根據(jù)本發(fā)明構(gòu)思的不例實施例的電子系統(tǒng)1900的框圖。
[0163]電子系統(tǒng)1900可包括存儲器1910和存儲器控制器1920。存儲器控制器1920可響應(yīng)于主機(jī)1930的請求而控制存儲器1910從存儲器1910讀取數(shù)據(jù)以及/或者將數(shù)據(jù)寫入存儲器1910。存儲器1910和存儲器控制器1920中的至少一個可包括以下中的至少一個:參照圖1至圖7C描述的根據(jù)本發(fā)明構(gòu)思的示例實施例的集成電路器件100、200和300;包括邏輯器件400和/或存儲器件500的集成電路器件;或者由集成電路器件100、200和300以及包括邏輯器件400和/或存儲器件500的集成電路器件修改或變化的集成電路器件。
[0164]圖12是示出根據(jù)本發(fā)明構(gòu)思示例實施例的電子系統(tǒng)2000的框圖。
[0165]電子系統(tǒng)2000可包括控制器2010、輸入/輸出(I/O)器件2020、存儲器2030和接口2040，它們可經(jīng)由總線2050彼此連接。
[0166]控制器2010可包括微處理器、數(shù)字信號處理器以及與微處理器和數(shù)字信號處理器類似的處理器中的至少一個。I/O器件2020可包括鍵區(qū)、鍵盤和顯示器中的至少一個。存儲器2030可用于存儲由控制器2010執(zhí)行的命令。例如，存儲器2030可用于存儲用戶數(shù)據(jù)。
[0167]電子系統(tǒng)2000可配置為無線通信設(shè)備或者能夠在無線通信環(huán)境中發(fā)送和/或接收信息的設(shè)備。對于在無線通信網(wǎng)絡(luò)上發(fā)送或接收數(shù)據(jù)的電子系統(tǒng)2000而言，接口 2040可以是無線接口。接口 2040可包括天線和/或無線收發(fā)機(jī)。在一些實施例中，電子系統(tǒng)2000可用于第三代通信系統(tǒng)的通信協(xié)議中，例如碼分多址(CDMA)、全球無線通信系統(tǒng)(GSM)、北美數(shù)字蜂窩(NADC)、擴(kuò)展時分多址E-TDMA和/或?qū)拵Тa分多址(WCDMA)。電子系統(tǒng)2000可包括以下中的至少一個:參照圖1至圖7C描述的根據(jù)本發(fā)明構(gòu)思的示例實施例的集成電路器件100、200和300;包括邏輯器件400和/或存儲器件500的集成電路器件;或者由集成電路器件100、200和300以及包括邏輯器件400和/或存儲器件500的集成電路器件修改或變化的集成電路器件。
[0168]上文討論的發(fā)明主題應(yīng)當(dāng)被視為示意性的而非限制性的，并且所附權(quán)利要求旨在涵蓋落入真實精神和范圍內(nèi)的所有這樣的修改、改進(jìn)和其他實施例。因此，就法律所允許的最大程度而言，該范圍將由所附權(quán)利要求及其等價物所允許的最廣義理解確定，并且不應(yīng)當(dāng)受到以上詳細(xì)說明的約束和限制。
【主權(quán)項】
1.一種集成電路器件，包括: 襯底，其包括邏輯區(qū)和存儲器區(qū)； 第一鰭形有源區(qū)，其位于邏輯區(qū)中，并且包括在一個方向上從襯底表面突出第一距離的第一頂部；以及 第二鰭形有源區(qū)，其位于存儲器區(qū)中，并且包括在所述方向上從襯底表面突出第二距離的第二頂部，其中第二距離比第一距離更長。2.根據(jù)權(quán)利要求1所述的集成電路器件，其中第二頂部的第一寬度比第一頂部的第二寬度更窄。3.根據(jù)權(quán)利要求1所述的集成電路器件， 其中第一鰭形有源區(qū)包括第一末端有源區(qū)，所述第一末端有源區(qū)包括第一曲率半徑并包括第一圓形外表面，并且 其中第二鰭形有源區(qū)包括第二末端有源區(qū)，所述第二末端有源區(qū)包括小于或等于第一曲率半徑的第二曲率半徑，并且包括第二圓形外表面。4.根據(jù)權(quán)利要求1所述的集成電路器件，其中第一頂部包括: 第一下部有源區(qū)，其包括相對于所述方向以第一傾斜角度延伸的第一傾斜側(cè)壁； 第一中部有源區(qū)，其在所述方向上從第一下部有源區(qū)突出，并且包括相對于所述方向以第二傾斜角度延伸的第二傾斜側(cè)壁，其中第二傾斜角度小于第一傾斜角度； 第一上部有源區(qū)，其在所述方向上從第一中部有源區(qū)突出，并且具有相對于所述方向以第三傾斜角度延伸的第三傾斜側(cè)壁，其中第三傾斜角度大于第二傾斜角度；以及 第一末端有源區(qū)，其在所述方向上從第一上部有源區(qū)突出，并且具有第一圓形外表面。5.根據(jù)權(quán)利要求4所述的集成電路器件，其中第二頂部包括: 第二下部有源區(qū)，其包括相對于所述方向以第四傾斜角度延伸的第四傾斜側(cè)壁，第四傾斜角度大于第一傾斜角度； 第二中部有源區(qū)，其在所述方向上從第二下部有源區(qū)突出，并且包括相對于所述方向以第五傾斜角度延伸的側(cè)壁，第五傾斜角度小于第四傾斜角度； 第二上部有源區(qū)，其在所述方向上從第二中部有源區(qū)突出，并且包括相對于所述方向以第六傾斜角度延伸的第五傾斜側(cè)壁，第六傾斜角度大于第五傾斜角度；以及 第二末端有源區(qū)，其在所述方向上從第二上部有源區(qū)突出，并且包括第二圓形外表面。6.根據(jù)權(quán)利要求5所述的集成電路器件，其中第二下部有源區(qū)在所述方向上的第一厚度比第一下部有源區(qū)在所述方向上的第二厚度更厚。7.根據(jù)權(quán)利要求5所述的集成電路器件，其中第二中部有源區(qū)在所述方向上的第一厚度比第一中部有源區(qū)在所述方向上的第二厚度更厚。8.根據(jù)權(quán)利要求5所述的集成電路器件，其中第二中部有源區(qū)的第一寬度比第一中部有源區(qū)的第二寬度更窄。9.根據(jù)權(quán)利要求5所述的集成電路器件，其中第二上部有源區(qū)的第一高度比第一上部有源區(qū)的第二高度更高。10.根據(jù)權(quán)利要求5所述的集成電路器件，其中第二上部有源區(qū)的第一寬度比第一上部有源區(qū)的第二寬度更窄。11.根據(jù)權(quán)利要求5所述的集成電路器件， 其中第一末端有源區(qū)的第一圓形外表面包括第一曲率半徑，并且 其中第二末端有源區(qū)的第二圓形外表面包括小于或等于第一曲率半徑的第二曲率半徑。12.根據(jù)權(quán)利要求1所述的集成電路器件，其中存儲器區(qū)包括靜態(tài)隨機(jī)存取存儲器區(qū)。13.—種集成電路器件，包括: 襯底，其包括第一區(qū)和第二區(qū)； 一對第一鰭形有源區(qū)，其在第一區(qū)中彼此平行地延伸并且間隔開第一距離，所述一對第一鰭形有源區(qū)中的每一個包括在一個方向上從襯底突出的第一頂部；以及 一對第二鰭形有源區(qū)，其在第二區(qū)中彼此平行地延伸并且間隔開比第一距離更長的第二距離，所述一對第二鰭形有源區(qū)中的每一個包括在所述方向上從襯底突出的第二頂部，其中所述一對第二鰭形有源區(qū)中的一個的第一高度比所述一對第一鰭形有源區(qū)中的一個的第二高度更高。14.根據(jù)權(quán)利要求13所述的集成電路器件，還包括: 分別位于襯底的第一區(qū)和第二區(qū)中的第一器件隔離薄膜和第二器件隔離薄膜；以及 分別位于第一器件隔離薄膜和第二器件隔離薄膜上的第一柵線和第二柵線， 其中第一器件隔離薄膜位于所述一對第一鰭形有源區(qū)中的每一個的第一基部的側(cè)壁上， 其中第一柵線位于所述一對第一鰭形有源區(qū)中的每一個的第一頂部的側(cè)壁上，第一頂部包括第二高度， 其中第二器件隔離薄膜位于所述一對第二鰭形有源區(qū)中的每一個的第二基部的側(cè)壁上， 其中第二柵線位于所述一對第二鰭形有源區(qū)中的每一個的第二頂部的側(cè)壁上，并且 其中第二頂部包括比第一頂部的第二高度更高的第一高度。15.根據(jù)權(quán)利要求14所述的集成電路器件，其中第二頂部的第一寬度比第一頂部的第二寬度更窄。16.—種集成電路器件，包括: 襯底，其包括第一區(qū)和第二區(qū)； 位于所述襯底的第一區(qū)上的第一器件隔離薄膜； 位于所述襯底的第二區(qū)上的第二器件隔離薄膜； 在第一區(qū)中以恒定間距間隔開的多個第一鰭形有源區(qū)，所述第一鰭形有源區(qū)中的每一個包括在一個方向上從第一器件隔離薄膜以第一距離突出的第一頂部；以及 在第二區(qū)中以可變間距間隔開的多個第二鰭形有源區(qū)，所述第二鰭形有源區(qū)中的每一個包括在所述方向上從第二器件隔離薄膜以第二距離突出的第二頂部，第二距離比第一距咼更長。17.根據(jù)權(quán)利要求16所述的集成電路器件，其中第二頂部的第一寬度比第一頂部的第二寬度更窄。18.根據(jù)權(quán)利要求16所述的集成電路器件，其中第一頂部包括: 第一下部有源區(qū)，其包括相對于所述方向以第一傾斜角度延伸的第一傾斜側(cè)壁； 第一中部有源區(qū)，其在所述方向上從第一下部有源區(qū)突出，并且包括相對于所述方向以第二傾斜角度延伸的第二傾斜側(cè)壁，第二傾斜角度小于第一傾斜角度； 第一上部有源區(qū)，其在所述方向上從第一中部有源區(qū)突出，并且包括相對于所述方向以第三傾斜角度延伸的第三傾斜側(cè)壁，第三傾斜角度大于第二傾斜角度；以及 第一末端有源區(qū)，其在所述方向上從第一上部有源區(qū)突出，并且包括第一圓形外表面。19.根據(jù)權(quán)利要求18所述的集成電路器件，其中第二頂部包括: 第二下部有源區(qū)，其包括相對于所述方向以第四傾斜角度延伸的第四傾斜側(cè)壁，第四傾斜角度大于第一傾斜角度； 第二中部有源區(qū)，其在所述方向上從第二下部有源區(qū)突出，并且包括相對于所述方向以第五傾斜角度延伸的側(cè)壁，第五傾斜角度小于第四傾斜角度，第二中部有源區(qū)包括比第一中部有源區(qū)的第二寬度更窄的第一寬度； 第二上部有源區(qū)，其在所述方向上從第二中部有源區(qū)突出，并且包括相對于所述方向以第六傾斜角度延伸的第五傾斜側(cè)壁，第六傾斜角度大于第五傾斜角度；以及 第二末端有源區(qū)，其在所述方向上從第二上部有源區(qū)突出，并且包括第二圓形外表面。20.根據(jù)權(quán)利要求16所述的集成電路器件， 其中第一頂部包括第一末端有源區(qū)，所述第一末端有源區(qū)包括第一圓形外表面和第一曲率半徑，并且 其中第二頂部包括第二末端有源區(qū)，所述第二末端有源區(qū)包括第二圓形外表面以及等于或小于第一曲率半徑的第二曲率半徑。21.—種集成電路器件，包括: 襯底，包括邏輯區(qū)和存儲器區(qū)； 分別位于所述襯底的邏輯區(qū)和存儲器區(qū)上的第一器件隔離薄膜和第二器件隔離薄膜； 分別位于第一器件隔離薄膜和第二器件隔離薄膜上的第一柵線和第二柵線； 在一個方向上從邏輯區(qū)突出的第一鰭形有源區(qū)，所述第一鰭形有源區(qū)包括: 第一基部，其包括在其上具有第一器件隔離薄膜的側(cè)壁；以及 第一頂部，其在所述方向上從第一基部突出，并且包括在其上的第一柵線；以及 在所述方向上從存儲器區(qū)突出的第二鰭形有源區(qū)，所述第二鰭形有源區(qū)包括: 第二基部，其包括在其上具有第二器件隔離薄膜的側(cè)壁；以及 第二頂部，其在所述方向上從第二基部突出，所述第二頂部包括在其上的第二柵線，并且包括比第一頂部的第二高度更高的第一高度。22.根據(jù)權(quán)利要求21所述的集成電路器件，其中第二頂部的第一寬度比第一頂部的第二寬度更窄。23.根據(jù)權(quán)利要求21所述的集成電路器件， 其中第一頂部包括第一末端有源區(qū)，其包括具有第一曲率半徑的第一圓形外表面，并且 其中第二頂部包括第二末端有源區(qū)，其包括具有第二曲率半徑的第二圓形外表面，第二曲率半徑小于第一曲率半徑。24.根據(jù)權(quán)利要求21所述的集成電路器件， 其中第一頂部包括第一下部有源區(qū)，所述第一下部有源區(qū)包括相對于所述方向以第一傾斜角度延伸的第一傾斜側(cè)壁，并且 其中第二頂部包括第二下部有源區(qū)，所述第二下部有源區(qū)包括相對于所述方向以第二傾斜角度延伸的第二傾斜側(cè)壁，第二傾斜角度大于第一傾斜角度。25.根據(jù)權(quán)利要求24所述的集成電路器件， 其中第一頂部包括第一中部有源區(qū)，其在所述方向上從第一下部有源區(qū)突出，并且包括相對于所述方向以第三傾斜角度延伸的第三傾斜側(cè)壁，第三傾斜角度小于第一傾斜角度，并且 其中第二頂部包括第二中部有源區(qū)，其在所述方向上從第二下部有源區(qū)突出，并且包括平行于所述方向延伸的側(cè)壁。
【文檔編號】H01L27/11GK105938832SQ201610122110
【公開日】2016年9月14日
【申請日】2016年3月3日
【發(fā)明人】鄭在燁
【申請人】三星電子株式會社