具有背柵、無穿通且具有減小的鰭高度變化的FinFET的制作方法
【專利摘要】一種FinFET，其具有在該FinFET的鰭溝道之下的背柵和阻擋層，其中該阻擋層具有比該背柵的帶隙更大的帶隙。該阻擋層用作該鰭溝道下的蝕刻停止層，從而導致減小的鰭溝道高度變化。該背柵提供改進的電流控制。由于該較高帶隙的阻擋層而有較少穿通。該FinFET還可包括毗鄰源極/漏極擴散的深嵌式應力源，這些深嵌式應力源穿過該高帶隙阻擋層。
【專利說明】具有背柵、無穿通且具有減小的鰭高度變化的F i nFET
[0001 ] 公開領域
[0002]本發(fā)明涉及晶體管，尤其涉及FinFET。
【背景技術】
[0003]FinFET晶體管是其中溝道具有鰭的外觀的非平面FET(場效應晶體管)，其由此得名。FinFET有時被稱為具有多柵或三柵架構。對FinFET感興趣是因為與常規(guī)平面晶體管相比，它們可展現(xiàn)非常低的漏泄電流并且可以在相同的功率預算下獲得更好的性能或在更低的功率預算下獲得等同的性能。然而，一些設計可能導致FinFET具有不想要的穿通和鰭高度變化。
[0004]概述
[0005]本發(fā)明的各實施例涉及用于具有背柵、無穿通且具有減小的鰭溝道高度變化的FinFET的系統(tǒng)和方法。
[0006]在一實施例中，一種設備包括:基板;形成在該基板上的第一層，第一層包括第一半導體;形成在第一層上的第二層，第二層包括第二化合物半導體；以及形成在第二層上的鰭溝道，該鰭溝道包括第三半導體。第一化合物半導體具有第一帶隙且第三化合物半導體具有第三帶隙，并且第二半導體具有比第一帶隙和第二帶隙更大的第二帶隙。
[0007]在另一實施例中，一種方法包括:在基板上形成第一半導體層;在第一半導體層上形成第二半導體層;在第二半導體層上形成第三半導體層；以及蝕刻第三半導體層以形成FinFET鰭溝道。第一、第二和第三半導體層各自分別具有第一帶隙、第二帶隙和第三帶隙，其中第二帶隙大于第一帶隙和第二帶隙。
[0008]在另一實施例中，一種導通FinFET的方法包括:將該FinFET的柵極耦合至第一軌；以及將該FinFET中的第一層耦合至第二軌，其中第一層形成在該FinFET的基板中并且包括第一半導體;其中該柵極在形成在第二層上的鰭溝道上形成，第二層形成在第一層上并且包括第二半導體，該鰭溝道包括第三半導體;其中第一半導體具有第一帶隙且第三半導體具有第三帶隙，其中第二半導體具有比第一帶隙和第二帶隙更大的第二帶隙。
[0009]附圖簡述
[0010]給出附圖以幫助對本發(fā)明實施例進行描述，且提供附圖僅用于解說實施例而非對其進行限定。
[0011 ]圖1是根據(jù)一實施例的FinFET的橫截面視圖。
[0012]圖2是根據(jù)一實施例的過程流圖。
[0013]圖3是根據(jù)另一實施例的FinFET的橫截面視圖。
[0014]圖4是根據(jù)另一實施例的過程流圖。
[0015]圖5解說了各實施例可在其中得以應用的無線通信系統(tǒng)。
[0016]圖6解說了將FinFET的柵極和背柵耦合至它們各自相應的軌。
[0017]詳細描述
[0018]本發(fā)明的各方面在以下針對本發(fā)明具體實施例的描述和有關附圖中被公開?？梢栽O計替換實施例而不會脫離本發(fā)明的范圍。另外，本發(fā)明中眾所周知的元素將不被詳細描述或?qū)⒈皇∪ヒ悦鉄煕]本發(fā)明的相關細節(jié)。
[0019]術語“本發(fā)明的實施例”并不要求本發(fā)明的所有實施例都包括所討論的特征、優(yōu)點、或工作模式。
[0020]本文中所使用的術語僅出于描述特定實施例的目的，而并不旨在限定本發(fā)明的實施例。如本文所使用的，單數(shù)形式的“一”、“某”和“該”旨在也包括復數(shù)形式，除非上下文另有明確指示。還將理解，術語“包括”、“具有”、“包含”和/或“含有”在本文中使用時指明所陳述的特征、整數(shù)、步驟、操作、元素、和/或組件的存在，但并不排除一個或多個其他特征、整數(shù)、步驟、操作、元素、組件和/或其群組的存在或添加。
[0021]此外，許多實施例是根據(jù)將由例如計算設備的元件執(zhí)行的動作序列來描述的。將認識到，專門電路(例如，專用集成電路(ASIC))、執(zhí)行程序指令的一個或多個處理器、或這兩者的組合可以執(zhí)行本文中所描述的各種動作。另外，本文描述的動作序列可被認為是完全體現(xiàn)在任何形式的計算機可讀存儲介質(zhì)內(nèi)，其內(nèi)存儲有一經(jīng)執(zhí)行就將使相關聯(lián)的處理器執(zhí)行本文所描述的功能性的相應計算機指令集。因此，本發(fā)明的各種方面可以用數(shù)種不同形式來體現(xiàn)，所有這些形式都已被構想落在所要求保護的主題內(nèi)容的范圍內(nèi)。另外，對于本文描述的每個實施例，任何此類實施例的對應形式可在本文中被描述為例如“被配置成執(zhí)行所描述的動作的邏輯”。
[0022]圖1是根據(jù)一實施例的FinFET100的簡化橫截面視圖。該橫截面是在垂直于FinFET溝道的平面中取得的，該FinFET溝道為溝道108(隨后將更詳細地討論)。相應地，圖1中的橫截面未解說源極和漏極，因為它們將位于該橫截面平面的前面和后面。
[0023]在基板102上形成有層104以提供低帶隙背柵。對于圖1的特定實施例，基板102是硅(Si)且層104是包括GaAs的半導體。對于其他實施例，層104可包括各種半導體元素或半導體化合物，諸如II1-V或I1-VI族半導體化合物、或IV族半導體元素或化合物(諸如舉例而言Ge或SiGe)。對于一些實施例，層104在具有約0.5微米的厚度的情況下具有在0.1eV到2eV范圍內(nèi)的帶隙。對于一些實施例，針對η型FinFET 100，層104被重度P型摻雜(ρ++)，其中示例摻雜濃度在I.119Cnf3到I.1022cm—3范圍內(nèi)。對于一些實施例，針對P型FinFET 100，層104被重度η型摻雜(η++)，其中示例摻雜濃度在I.119Cnf3到I.1022cm—3范圍內(nèi)。對于一些實施例，基板102可以是除硅以外的材料。對于一些實施例，基板102的厚度可大于50微米。
[0024]層106形成在層104之上。層106用作蝕刻停止并幫助緩解穿通，并且還用作至由層104形成的背柵的阻擋層。層106可以無摻雜、針對η型FinFET 100被輕度P型摻雜(示例摻雜濃度在I.113Cnf3到I.117Cnf3范圍內(nèi))、或者針對P型FinFET 100被輕度η型摻雜(示例摻雜濃度背柵在I.118Cnf3到I.117Cnf3范圍內(nèi))。對于圖1的特定實施例，層106是包括AlAs的半導體，并且被形成為單晶體。對于其他實施例，層106可包括其他半導體，諸如舉例而言II1-V族化合物。
[0025]層106具有比層104更高的帶隙。相應地，術語“低帶隙”和“高帶隙”可被用于分別描述層104和106。對于一些實施例，層106具有在0.5eV到4eV范圍內(nèi)的帶隙。對于一些實施例，層106是高阻性的，從而提供良好的電勢皇，并且可具有約100埃的厚度。
[0026]在層106之上形成有其他組件以制造FinFET110。圖1中解說了溝道108、柵極電介質(zhì)110、柵極112、和層間電介質(zhì)114。對于圖1的特定實施例，溝道108包括具有相對較低帶隙的GaAs。即，溝道108的帶隙小于層106的帶隙，并且可以與層104的帶隙相當。對于一些實施例，溝道108具有在0.1eV到2eV范圍內(nèi)的帶隙。溝道108不一定要包括與層104相同的材料，并且可包括其他半導體材料，諸如II1-V或I1-VI族化合物。
[0027]對于η型FinFET，其中在溝道108被反轉(zhuǎn)時電子為多數(shù)載流子，溝道108對于一些實施例具有相對較高的電子迀移率;并且對于P型FinFET，其中在溝道108被反轉(zhuǎn)時空穴為多數(shù)載流子，溝道108對于一些實施例具有相對較高的空穴迀移率。對于一些實施例，溝道108具有在300埃到1000埃范圍內(nèi)的厚度。
[0028]溝道108被蝕刻以形成鰭結(jié)構。為了便于解說，圖1中并未示出構成FinFET100的所有組件。例如，源極/漏極擴散未被示出，因為圖1中表示的視圖是沿著溝道108在將制造這兩個源極/漏極擴散處之間的位置。
[0029]通過用作蝕刻停止，層106允許溝道108的高度變化的減小。即，在層106上形成GaAs層之后，應用蝕刻以形成溝道108的鰭形。層106在其表面處停止蝕刻過程，以使得溝道108的高度被很好地控制，從而提供各晶體管的溝道高度均勻性。
[0030]在層106的帶隙高于溝道108的帶隙的情況下，與現(xiàn)有技術晶體管相比，預期穿通(不想要的從源極/漏極擴散中的一者至另一者的電流流動)被顯著減小。此外，層104被用作背柵，由此提供增強的溝道電流控制。圖1示出了至層104的背柵觸點116以提供至層104的電接觸，以使得其可被用作背柵，其中溝槽被蝕刻穿過層間電介質(zhì)114到達層104之后沉積導電材料。包括層104的背柵增強了導通和關斷FinFET 100的能力，以使得可在FinFET100處于關斷狀態(tài)時顯著地減小不想要的漏泄電流，并且可在FinFET 100處于導通狀態(tài)時增大期望的導通狀態(tài)溝道電流。
[0031]電壓被提供給柵極112和層104以使FinFET100導通或關斷，其中這些電壓取決于FinFET類型。例如，為導通η型FinFET 100，由軌120的電壓表示的適當選取的第一正電壓可被施加于柵極112，并且由軌122的電壓表示的適當選取的第二正電壓可藉由背柵觸點116被施加于層104。功能單元124和126表示用于將柵極112和背柵觸點116耦合至它們各自相應的軌的電路元件。連接線128和130是向柵極112和背柵觸點116提供電連接的各種金屬層和通孔(為簡化而未示出)的簡化。圖1中還示出了用于向?qū)?04和柵極112提供接地(零)電壓的地軌132。對于η型FinFET 100，柵極112和背柵觸點116可被保持在接地電壓以關斷FinFET 100
[0032]軌120的電壓可處于與軌122的電壓不同的值，或者它們可處于同一值，在此情形中，軌120和122可被認為構成單軌。這些電壓中的一者或兩者可處于與電源軌132的電壓表示的用于其他電路元件的高電壓(Vcc)不同的值。
[0033]對于FinFET 100為ρ型FinFET時的情形，當功能單元124和126被配置成將柵極112耦合到軌120且將背柵觸點116耦合到軌122但現(xiàn)在為P型FinFET恰當?shù)剡x取軌120和122的電壓時，F(xiàn)inFET 100可被導通。對于一些實施例，這些電壓可處于接地電勢?？蓤?zhí)行將柵極112和背柵觸點116耦合至電源軌132以關斷FinFET 100。
[0034]圖6解說了將柵極112和背柵觸點116耦合至它們各自相應的軌以導通FinFET100。在步驟602，柵極(I 12)被耦合至第一軌(例如，120)以導通FinFET 100。將背柵觸點166耦合至軌122可被視為耦合FinFET 100的背柵，其中用層104來標識該背柵。將背柵術語用于步驟604，背柵(104)被耦合至第二軌(例如，122)以導通FinFET 100。步驟602不一定要在步驟604之前執(zhí)行，并且這兩個步驟可基本上同時執(zhí)行。
[0035]圖1中解說了深溝槽隔離(DTI)區(qū)118，其用于將FinFET100的層104 (背柵)和源極/漏極擴散(圖1中未示出)兩者與其他有源器件的背柵和源極/漏極擴散(未示出)隔離開。為解說簡化起見，僅示出了 DTI區(qū)的一部分，但在實踐中，DTI區(qū)118擴展或被重復以便將全部FinFET 100結(jié)構與其他有源器件電隔離。附加層(諸如鈍化層或其他金屬層)形成在圖1中指示的結(jié)構之上，但此類附加集成層在本領域中是公知的，并且為解說簡化起見而未示出。
[0036]圖2解說了根據(jù)以上所討論的實施例的過程流圖。低帶隙第一GaAs層形成在Si基板上(202)，繼之以在第一GaAs層上形成高帶隙AlAs蝕刻停止層(204)。低帶隙第二GaAs層形成在該AlAs蝕刻停止層上(206)，其隨后被蝕刻以形成鰭溝道(208)。柵極電介質(zhì)形成在該鰭溝道上(210)，繼之以蝕刻并形成金屬柵極(212)。溝槽被蝕刻穿過該AlAs層到達第一GaAs層并形成背柵觸點(214)，以及向下到Si基板中形成DTI區(qū)(216)。圖2中并未示出形成FinFET所需的所有步驟，但此類附加步驟在本領域中是公知的。
[0037]—些實施例可包括應力源來增大溝道108的多數(shù)載流子迀移率。圖3解說了具有應力源302和304的FinFET 300的橫截面視圖。圖3中的橫截面視圖是在沿著且平行于溝道108的平面中取得的，并且包括源極/漏極擴散306和308的橫截面視圖。圖3還包括側(cè)壁分隔件310和312以及DTI區(qū)314和316的橫截面視圖。
[0038]應力源302和304的組成一般將取決于用于溝道108的材料以及FinFET300是η型(nMOS)還是ρ型(pMOS)。例如，如果溝道108為Si溝道，則對于一些實施例，應力源302和304可在FinFET 300為ρ型時包括硅鍺合金(SiGe)，并且可在FinFET 300為η型時包括碳化硅合金(SiC) AiGe合金向溝道108施加壓應力以便增大ρ型FinFET的空穴迀移率，并且SiC合金施加張應力以增大η型FinFET的電子迀移率。應力源302和304可從層106開始、或者從層104開始外延地生長，并且被嵌入到源極/漏極擴散306和308中，如圖3所示。對于具有II1-V或I1-V族半導體化合物、鍺、硅鍺、石墨烯或碳納米管的溝道材料，應力源302和304可以是不同的，以使應力源益處最大化并提高多數(shù)載流子迀移率。
[0039]應力源302和304可生長在層104和106上，因為這些層具有單晶結(jié)構(即，它們各自展現(xiàn)均勻的晶格)。這將與也在其鰭溝道下具有勢皇但其中該勢皇不是單晶體(諸如舉例而言埋氧化層(BOX))的常規(guī)SOI(絕緣體上覆硅)FinFET作比較。對于此類常規(guī)SOI FinFET，應力源不能穿過BOX繼續(xù)生長。
[0040]由于層106為單晶體，因此應力源302和304可完全穿過層106生長，并且相對較深地嵌入到FinFET 300中，從而得到相對較大的體積。嵌入式應力源302和304相對較大的體積有助于對溝道108的多數(shù)載流子迀移率的增大作出貢獻。
[0041]相應地，圖4解說了可被添加到圖2的流程圖的工藝步驟。在步驟402，溝槽形成在層106中，繼之以在所形成的溝槽中且毗鄰源極/漏極擴散外延地生長應力源(404)。步驟402還可包括將這些溝槽形成到層104中。
[0042]圖5解說了各實施例可在其中得以應用的無線通信系統(tǒng)。圖5解說了包括基站504A、504B和504C的無線通信網(wǎng)絡502。圖5示出了標記為506的通信設備，該通信設備可以是移動通信設備，諸如蜂窩電話、平板電腦、或適用于蜂窩電話網(wǎng)絡的某種其他種類的通信設備，諸如計算機或計算機系統(tǒng)。通信設備506無需是移動的。在圖5的特定示例中，通信設備506位于與基站504C相關聯(lián)的蜂窩小區(qū)內(nèi)。箭頭508和510分別示意性地表示供通信設備506與基站504C進行通信的上行鏈路信道和下行鏈路信道。
[0043]例如，各實施例可以用在與通信設備506相關聯(lián)、或與基站504C相關聯(lián)、或與這兩者相關聯(lián)的數(shù)據(jù)處理系統(tǒng)內(nèi)。圖5僅僅解說了其中可以采用本文中所描述的實施例的眾多應用中的一個應用。
[0044]本領域技術人員將領會，信息和信號可使用各種不同技術和技藝中的任何一種來表示。例如，貫穿上面描述始終可能被述及的數(shù)據(jù)、指令、命令、信息、信號、位(比特)、碼元、和碼片可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子、或其任何組合來表示。
[0045]此外，本領域技術人員將領會，結(jié)合本文中所公開的實施例描述的各種解說性邏輯塊、模塊、電路、和算法步驟可被實現(xiàn)為電子硬件、計算機軟件、或兩者的組合。為清楚地解說硬件與軟件的這一可互換性，各種解說性組件、塊、模塊、電路、以及步驟在上面是以其功能性的形式作一般化描述的。此類功能性是被實現(xiàn)為硬件還是軟件取決于具體應用和施加于整體系統(tǒng)的設計約束。技術人員對于每種特定應用可用不同的方式來實現(xiàn)所描述的功能性，但這樣的實現(xiàn)決策不應被解讀成導致脫離了本發(fā)明的范圍。
[0046]結(jié)合本文中所公開的實施例描述的方法、序列和/或算法可直接在硬件中、在由處理器執(zhí)行的軟件模塊中、或者在這兩者的組合中體現(xiàn)。軟件模塊可駐留在RAM存儲器、閃存、ROM存儲器、EPROM存儲器、EEPROM存儲器、寄存器、硬盤、可移動盤、CD-ROM或者本領域中所知的任何其他形式的存儲介質(zhì)中。示例性存儲介質(zhì)耦合到處理器以使得該處理器能從/向該存儲介質(zhì)讀寫信息。在替換方案中，存儲介質(zhì)可以被整合到處理器。
[0047]相應地，本發(fā)明的一實施例可包括一種計算機可讀介質(zhì)，其實施一種用于具有背柵、無穿通且具有減小的鰭高度變化的FINFET的方法。相應地，本發(fā)明并不限于所解說的示例且任何用于執(zhí)行本文所描述的功能性的手段均被包括在本發(fā)明的實施例中。
[0048]盡管上述公開示出了本發(fā)明的解說性實施例，但是應當注意到，在其中可作出各種更換和改動而不會脫離如所附權利要求定義的本發(fā)明的范圍。根據(jù)本文中所描述的本發(fā)明實施例的方法權利要求的功能、步驟和/或動作不必按任何特定次序來執(zhí)行。此外，盡管本發(fā)明的要素可能是以單數(shù)來描述或主張權利的，但是復數(shù)也是已料想了的，除非顯式地聲明了限定于單數(shù)。
【主權項】
1.一種 FinFET，包括: 基板； 背柵，其包括形成在所述基板中的第一層，所述第一層包括第一半導體； 形成在所述第一層上的第二層，所述第二層包括第二半導體； 形成在所述第二層上的鰭溝道，所述鰭溝道包括第三半導體； 背柵觸點，其穿過所述第二層并與所述第一層電接觸； 向下形成到所述基板中的深溝槽隔離區(qū)；并且 其中所述第一半導體具有第一帶隙且所述第三半導體具有第三帶隙，其中所述第二半導體具有比所述第一帶隙和所述第二帶隙更大的第二帶隙。2.如權利要求1所述的FinFET，其特征在于，所述第一半導體、所述第二半導體和所述第三半導體各自選自包括以下各項的組:1I1-V族半導體化合物、I1-VI族半導體化合物、IV族半導體元素或化合物、石墨烯、以及碳納米管。3.如權利要求2所述的FinFET，其特征在于，所述第一半導體和所述第三半導體各自包括GaAs，并且所述第二半導體包括AlAs。4.如權利要求1所述的FinFET，其特征在于，所述第一帶隙等于所述第三帶隙。5.如權利要求1所述的FinFET，其特征在于，進一步包括: 形成在所述鰭溝道上的電介質(zhì)層；以及 形成在所述電介質(zhì)層上的柵極。6.如權利要求5所述的FinFET，其特征在于，進一步包括: 耦合至所述柵極的第一軌，其用于提供第一電壓以導通所述FinFET;以及 耦合至所述背柵觸點的第二軌，其用于提供第二電壓以導通所述FinFET。7.如權利要求6所述的FinFET，其特征在于，所述第一軌和所述第二軌處于相同電壓。8.如權利要求1所述的FinFET，其特征在于，進一步包括: 在所述第二層中外延地生長的第一應力源和第二應力源，其用于向所述鰭溝道提供應力。9.如權利要求8所述的FinFET，其特征在于，進一步包括: 毗鄰所述鰭溝道且毗鄰所述第一應力源的第一源極/漏極擴散；以及 毗鄰所述鰭溝道且毗鄰所述第二應力源的第二源極/漏極擴散。10.如權利要求9所述的FinFET，其特征在于，進一步包括: 耦合至所述柵極的第一軌，其用于提供第一電壓以導通所述FinFET;以及 耦合至所述背柵觸點的第二軌，其用于提供第二電壓以導通所述FinFET。11.如權利要求1所述的FinFET，其特征在于，如果所述FinFET為η型，則所述第一層以I.119Cnf3到I.10'm—3范圍內(nèi)的摻雜濃度被重度P型摻雜，并且如果所述FinFET為P型，則所述第一層以I.119Cnf3到I.122Cnf3范圍內(nèi)的摻雜濃度被重度η型摻雜。12.如權利要求11所述的FinFET，其特征在于，如果所述FinFET為η型，則所述第二層以I.113Cnf3到I.117Cnf3范圍內(nèi)的摻雜濃度被輕度P型摻雜;并且如果所述FinFET為P型，則所述第二層以I.113Cnf3到I.117Cnf3范圍內(nèi)的摻雜濃度被輕度η型摻雜。13.如權利要求11所述的FinFET，其特征在于，所述第二層無摻雜。14.如權利要求1所述的FinFET，其特征在于，所述FinFET被用于設備中，所述設備選自包括以下各項的組:蜂窩電話、平板電腦、計算機系統(tǒng)、以及基站。15.一種制造FinFET的方法，所述方法包括: 在基板中形成第一半導體層； 在所述第一半導體層上形成第二半導體層； 在所述第二半導體層上形成第三半導體層； 蝕刻所述第三半導體層以形成FinFET鰭溝道； 蝕刻穿過所述第二半導體層到達所述第一半導體層并形成至所述第一半導體層的電背柵觸點；以及 形成至所述基板的深溝槽隔離區(qū)； 其中所述第一半導體層、所述第二半導體層和所述第三半導體層各自分別具有第一帶隙、第二帶隙和第三帶隙，其中所述第二帶隙大于所述第一帶隙和所述第二帶隙。16.如權利要求15所述的方法，其特征在于，進一步包括: 在所述FinFET鰭溝道上形成電介質(zhì)層；以及 在所述電介質(zhì)層上形成柵極。17.如權利要求15所述的方法，其特征在于，所述第一帶隙等于所述第三帶隙。18.如權利要求15所述的方法，其特征在于，進一步包括: 在所述第二層中形成第一溝槽； 在所述第一溝槽中外延地生長第一應力源以向所述FinFET鰭溝道提供應力； 在所述第二層中形成第二溝槽；以及 在所述第二溝槽中外延地生長第二應力源以向所述FinFET鰭溝道提供應力。19.如權利要求18所述的方法，其特征在于，所述第一應力源和所述第二應力源選自包括以下各項的組:硅鍺合金(SiGe),碳化硅合金(Si C )、II1-V族半導體化合物、I1-V族半導體化合物、以及IV族半導體元素或化合物。20.如權利要求18所述的方法，其特征在于，進一步包括: 毗鄰第一源極/漏極擴散外延地生長所述第一應力源；以及 毗鄰第二源極/漏極擴散外延地生長所述第二應力源。21.如權利要求20所述的方法，其特征在于，進一步包括: 在所述FinFET鰭溝道上形成電介質(zhì)層；以及 在所述電介質(zhì)層上形成柵極。22.如權利要求18所述的方法，其特征在于，進一步包括: 在所述第一層中形成所述第一溝槽；以及 在所述第一層中形成所述第二溝槽。23.如權利要求15所述的方法，其特征在于，所述第一半導體層、所述第二半導體層和所述第三半導體層各自選自包括以下各項的組:II1-V族半導體化合物、I1-VI族半導體化合物、IV族半導體元素或化合物、石墨烯、以及碳納米管。24.如權利要求23所述的方法，其特征在于，所述第一半導體層和所述第三半導體層各自包括GaAs，并且所述第二半導體層包括AlAs。25.如權利要求15所述的方法，其特征在于， 如果所述FinFET為η型，則以I.1019cm—3到I.1022cm—3范圍內(nèi)的摻雜濃度來對所述第一層進行P型摻雜；以及 如果所述FinFET為P型，則以I.1019cm—3到I.1022cm—3范圍內(nèi)的摻雜濃度來對所述第一層進行η型摻雜。26.如權利要求25所述的方法，其特征在于， 如果所述FinFET為η型，則以I.1013cm—3到I.1017cm—3范圍內(nèi)的摻雜濃度來對所述第二層進行P型摻雜；以及 如果所述FinFET為P型，則以I.1013cm—3到I.1017cm—3范圍內(nèi)的摻雜濃度來對所述第二層進行η型摻雜。27.如權利要求25所述的方法，其特征在于，所述第二層無摻雜。28.一種導通FinFET的方法，所述FinFET包括柵極、背柵、和基板，所述方法包括: 將所述FinFET的所述柵極耦合至第一軌；以及 將所述FinFET的所述背柵耦合至第二軌，其中所述背柵包括形成在所述基板中的第一層并且包括第一半導體； 其中所述柵極在形成在第二層上的鰭溝道上形成，所述第二層形成在所述第一層上并且包括第二半導體，所述鰭溝道包括第三半導體； 其中所述第一半導體具有第一帶隙且所述第三半導體具有第三帶隙，其中所述第二半導體具有比所述第一帶隙和所述第二帶隙更大的第二帶隙。29.如權利要求28所述的方法，其特征在于，所述第一軌和所述第二軌處于相同電壓。30.如權利要求28所述的方法，其特征在于，所述第一帶隙和所述第三帶隙彼此相等。
【文檔編號】H01L29/78GK105981174SQ201580007861
【公開日】2016年9月28日
【申請日】2015年2月11日
【發(fā)明人】B·楊, X·李, P·齊達姆巴蘭姆, C·F·耶普
【申請人】高通股份有限公司