電流傳感器以及提高其精度的方法
【專利摘要】本申請涉及電流傳感器以及提高其精度的方法。用于操作電路的方法包括提供三端子主晶體管和具有場板的四端子感應(yīng)晶體管。該方法包括：在感應(yīng)晶體管的柵極端子和主晶體管的柵極端子上同步地施加?xùn)艠O脈沖；以及在感應(yīng)晶體管的場板上施加場板脈沖。場板脈沖與柵極脈沖同步且同相。
【專利說明】
電流傳感器以及提高其精度的方法
技術(shù)領(lǐng)域
[0001] 本發(fā)明總的來說涉及電路，并且在具體實(shí)施例中涉及電流傳感器以及提高其精度 的方法。
【背景技術(shù)】
[0002] 半導(dǎo)體器件被用于許多電子應(yīng)用和其他應(yīng)用中。半導(dǎo)體器件包括集成電路或分立 器件，它們通過在半導(dǎo)體晶圓上方沉積許多類型的薄膜材料并且圖案化薄膜材料以形成集 成電路而形成在半導(dǎo)體晶圓上。
[0003] 諸如M0SFET、IGBT或其他類型的晶體管的電子開關(guān)被廣泛用作用于切換電負(fù)載 (諸如電機(jī)、燈、磁閥等)的電子開關(guān)。在這些應(yīng)用中，電子開關(guān)與負(fù)載串聯(lián)連接，其中具有電 子開關(guān)和負(fù)載的串聯(lián)電路連接在供電端子之間?？梢酝ㄟ^將電子開關(guān)接通和斷開來接通和 斷開負(fù)載。
[0004] 負(fù)載電流或流過電子開關(guān)的電流是許多應(yīng)用中的關(guān)鍵參數(shù)。間接地通過測量經(jīng)過 感應(yīng)晶體管的電流來測量該電流。感應(yīng)晶體管類似于主開關(guān)晶體管偏置但是尺寸上遠(yuǎn)小于 主晶體管或負(fù)載晶體管。負(fù)載電流通過使用適當(dāng)?shù)目s放算法縮放感應(yīng)晶體管來得到。然而， 由于感應(yīng)晶體管與主晶體管之間的各種差異，所以流過感應(yīng)晶體管和主晶體管的電流的比 率會在操作期間和在不同的操作條件下改變。這種變化會導(dǎo)致所計(jì)算的負(fù)載電流的顯著變 化或誤差，從而導(dǎo)致災(zāi)難性的后果。

【發(fā)明內(nèi)容】

[0005] 根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種用于操作電路的方法包括:提供三端子主晶體管 和包括場板的四端子感應(yīng)晶體管。該方法包括:在感應(yīng)晶體管的柵極端子和主晶體管的柵 極端子上同時(shí)施加?xùn)艠O脈沖；以及在感應(yīng)晶體管的場板上施加場板脈沖。場板脈沖與柵極 脈沖是同步的并且與柵極脈沖同相。
[0006] 根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種電路包括:三端子功率晶體管和包括場板的四端 子感應(yīng)晶體管。四端子感應(yīng)晶體管的漏極端子耦合至三端子功率晶體管的漏極端子。四端 子感應(yīng)晶體管的柵極端子耦合至三端子功率晶體管的柵極端子。場板電容性地耦合至四端 子感應(yīng)晶體管的漂移區(qū)。場板不耦合至四端子感應(yīng)晶體管的其他端子。
[0007] 根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種用于執(zhí)行電路的初始化的方法包括:提供三端子 主晶體管以及包括場板的四端子感應(yīng)晶體管。在感應(yīng)晶體管的柵極端子和主晶體管的柵極 端子上施加?xùn)艠O脈沖。測量經(jīng)過主晶體管的電流和經(jīng)過感應(yīng)晶體管的電流的比率。確定需 要在場板處施加以保持經(jīng)過主晶體管的電流與經(jīng)過感應(yīng)晶體管的電流的比率具有目標(biāo)比 率的場板偏置。
[0008] 根據(jù)本發(fā)明的一個(gè)實(shí)施例，一種半導(dǎo)體器件包括三端子主晶體管，其設(shè)置在襯底 中并包括源極接觸件、漏極接觸件和柵極接觸件。主晶體管包括在襯底的第一區(qū)域中設(shè)置 在前側(cè)處的多個(gè)第一溝槽。多個(gè)第一溝槽中的每一個(gè)都包括耦合至柵極接觸件的柵極線。 多個(gè)第一溝槽的每一個(gè)的沒有被柵極線的材料填充的部分包括介電材料。四端子感應(yīng)晶體 管被設(shè)置在襯底中并包括源極接觸件、漏極接觸件、柵極接觸件和場板接觸件。感應(yīng)晶體管 包括在襯底的第二區(qū)域中設(shè)置在前側(cè)處的多個(gè)第二溝槽。多個(gè)第二溝槽中的每一個(gè)都包括 耦合至柵極接觸件的柵極線。多個(gè)第二溝槽中的每一個(gè)都包括耦合至場板接觸件的場板 線。多個(gè)第二溝槽中的溝槽的總數(shù)量不同于多個(gè)第一溝槽中的溝槽的總數(shù)量。
【附圖說明】
[0009] 為了更完整地理解本發(fā)明及其優(yōu)勢，現(xiàn)在結(jié)合附圖進(jìn)行以下描述，其中：
[0010] 圖1是示例性現(xiàn)有技術(shù)的電流測量拓?fù)涞氖緢D；
[0011] 圖2示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的示意性電路圖；
[0012] 圖3A至圖3D示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件。圖3A示出了包括半導(dǎo)體芯片 的半導(dǎo)體模塊的截面圖，圖3B示出了半導(dǎo)體芯片的頂視圖，以及圖3C和圖3D示出了半導(dǎo)體 芯片的放大截面圖；
[0013]圖4A至圖4E示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體芯片的不同區(qū)域的放大圖并示出 了功率晶體管和感應(yīng)晶體管；
[0014]圖5A和圖5B示出了本發(fā)明的感應(yīng)晶體管的可選實(shí)施例，其中圖5A示出了感應(yīng)晶體 管的截面圖而圖5B示出了頂視圖；
[0015]圖6A和圖6B不出了根據(jù)本發(fā)明的可選實(shí)施例的感應(yīng)晶體管的截面圖；
[0016] 圖7和圖8示出了根據(jù)本發(fā)明實(shí)施例的包括半導(dǎo)體芯片的封裝上系統(tǒng)，其中圖7是 本發(fā)明實(shí)施例的模擬實(shí)施而圖8是數(shù)字實(shí)施；以及
[0017] 圖9示出了實(shí)施KILis比率修剪工藝的實(shí)施例。
【具體實(shí)施方式】
[0018] 集成開關(guān)在越來越多的應(yīng)用中正在替代典型的繼電器。集成解決方案的主要優(yōu)勢 在于將驅(qū)動和保護(hù)功能與實(shí)際開關(guān)一起集成的可能性，使得功率器件的控制更加容易并且 增加應(yīng)用的魯棒性。
[0019] 在許多應(yīng)用中，使用開關(guān)來連接不同類型的負(fù)載。例如，負(fù)載類型可以從LED和繼 電器變化到燈泡和直流電機(jī)，導(dǎo)致大范圍的所需的開關(guān)電流和電阻。開關(guān)可以連接在負(fù)載 和地之間(通常稱為低側(cè)開關(guān))或者連接在電源和負(fù)載之間（相應(yīng)地稱為高側(cè)開關(guān)）。
[0020] 在功率器件中所需的一個(gè)關(guān)鍵功能是針對短路條件的保護(hù)。已經(jīng)實(shí)施許多拓?fù)溆?于通過斷開或限制電流來測量負(fù)載電流并保護(hù)有源器件。針對負(fù)載診斷，通常需要更高的 感應(yīng)精度。
[0021] 測量電流的簡單方法是將開關(guān)用作感應(yīng)電阻器。在這種情況下，可以測量開關(guān)兩 端的壓降，并且基于該壓降計(jì)算負(fù)載電流。然而，電阻器的通態(tài)電阻隨著溫度、工藝變化和 電源電壓而劇烈變化，使得該方法是不精確的。
[0022] 因此，目前許多測量拓?fù)洳皇侵苯訙y量輸出電流而是使用感應(yīng)晶體管來方便地鏡 像和縮放該電流。圖1是示例性電流測量拓?fù)涞氖緢D，并且僅被描述來解釋調(diào)整K ILIS比率的 重要性。在該圖示中，描述了高側(cè)電流感應(yīng)拓?fù)?，但是這也可以容易地適用于低側(cè)開關(guān)。 [0023]感應(yīng)晶體管M2與功率晶體管Ml并聯(lián)連接，并且理想地，通過輸出負(fù)載電流除以功 率晶體管Ml和感應(yīng)晶體管M2之間的幾何比率來給出感應(yīng)電流。
[0024]與主電源開關(guān)Ml并聯(lián)地增加感應(yīng)晶體管M2,用于鏡像感應(yīng)電流Isense，然后將其與 閾值進(jìn)行比較。主功率晶體管Ml和感應(yīng)晶體管M2的柵極和漏極連接到一起。放大器A1迫使 這兩個(gè)晶體管的源極電壓相同。結(jié)果，主功率晶體管Ml和感應(yīng)晶體管M2虛擬地并聯(lián)連接，所 以電流密度相同。然后，通過多重比率來給出輸出和感應(yīng)電流之間的比率：
[0025] Ii〇ad = KiLis I sense 〇
[0026] 根據(jù)功率晶體管的大小，典型的1^15值在1000和100000之間。
[0027] 感應(yīng)電阻器Rsense與感應(yīng)晶體管M2串聯(lián)連接。由于感應(yīng)電流通常遠(yuǎn)小于輸出負(fù)載電 流，所以可以使用合理的感應(yīng)電阻器值。感應(yīng)晶體管M2和電阻器RSENSE與開關(guān)Ml并聯(lián)連接，所 以它們不增加總的輸出電阻。
[0028] 然后，通過將感應(yīng)電流施加在感應(yīng)電阻器Rsense上來將感應(yīng)電流轉(zhuǎn)換為電壓，然 后與參考電壓Vrrf進(jìn)行比較(Vse nse Isense X Rsense) 〇
[0029] 修剪的參考電流用于基于參考電阻Rref生成比較電壓Vref，其與Rsense相匹配。當(dāng)負(fù) 載電流與特定閾值交叉時(shí)，感應(yīng)電壓變得大于參考電壓，所以第二比較器A2在電流條件上 發(fā)信號。閾值條件設(shè)置如下：
[0030] Vsense - IsenseRsense - IrefRref - Vref .
[0031] 閾值輸出電流結(jié)果如下：
[0032]
[0033] 上面的等式突出了影響電流感應(yīng)精度的因素：功率與感應(yīng)晶體管比率KILIS、Rref/ Rsense比率和參考電流Iref。集成電阻器可以匹配有1%以下的精度，因此Rref/Rsense比率不是 總體精度的重要關(guān)注點(diǎn)。典型的集成電流源具有大約20%至30%的擴(kuò)展，因此需要精確電 流檢測電流修剪。
[0034] KILIS比率對電流感應(yīng)精度具有最大的影響，因?yàn)閮蓚€(gè)匹配的負(fù)載和感應(yīng)晶體管具 有完全不同的尺寸和幾何形狀，通常工作在不同的溫度并且功率器件之間的匹配通常較差 (與低電壓器件相比）。
[0035] 作為用于所述技術(shù)的度量的關(guān)鍵因子，要求KILIS比率是精確的，例如在各種操作 條件下小于± 2%。例如，諸如汽車工業(yè)的現(xiàn)場應(yīng)用中的典型結(jié)溫度的范圍可以從-40°C到 150。。。
[0036] 傳統(tǒng)地，KILIS比率調(diào)整被嵌入到驅(qū)動器等級中，例如通過修剪經(jīng)過多路復(fù)用器、驅(qū) 動器邏輯和/或外圍接口的感應(yīng)電流。此外，對于具體的應(yīng)用來說，在特定的溫度(例如，室 溫)下校準(zhǔn)K ILIS比率。在這種設(shè)計(jì)中，感應(yīng)電流在組裝測試之后被校準(zhǔn)到目標(biāo)等級以在一個(gè) 溫度點(diǎn)處滿足Kilis比率權(quán)益(entitlement)。此外，傳感器被嵌入到相同芯片上，其被復(fù)雜 地設(shè)計(jì)為針對制造工藝、布局、封裝、溫度、電流分布、電壓和其他因素的效應(yīng)使得K ILIS比率 分配最小化。
[0037] 規(guī)避上述芯片級傳感器失配問題的一種方式是使用系統(tǒng)級調(diào)整(tweaking)。抵消 校準(zhǔn)的本質(zhì)僅僅是妥協(xié)方式，其將芯片感應(yīng)誤差影響到整個(gè)系統(tǒng)。這種方式要求組裝后非 常精巧的系統(tǒng)級校準(zhǔn)（以抵消芯片級感應(yīng)電流），從而導(dǎo)致非常低的產(chǎn)量。此外，這是基于具 體情況設(shè)計(jì)和校準(zhǔn)的復(fù)雜系統(tǒng)，這使得難以修改產(chǎn)品特征來滿足統(tǒng)一的要求。另一方面，這 種復(fù)雜的芯片設(shè)計(jì)花費(fèi)非常長的開發(fā)生存周期以及巨大的工程工作。此外，需要對整個(gè)處 理、測試、認(rèn)證進(jìn)行嚴(yán)格的控制以限制規(guī)范而不妥協(xié)系統(tǒng)耐用性和可靠性。因此，這種方式 在財(cái)務(wù)支出、系統(tǒng)復(fù)雜度和技術(shù)的相關(guān)復(fù)雜度方面是令人沮喪的，這增加了技術(shù)和商業(yè)風(fēng) 險(xiǎn)。
[0038] 本發(fā)明的實(shí)施例通過使用附加的場板改進(jìn)感應(yīng)晶體管而克服了上述問題。如以下 使用圖2至圖9在各個(gè)實(shí)施例中詳細(xì)描述的，附加的場板被用于克服主功率晶體管和感應(yīng)晶 體管之間的幾何差異。圖2和圖3將用于描述電路/半導(dǎo)體芯片/模塊。圖4、圖5和圖6將用于 描述半導(dǎo)體芯片的實(shí)施例的附加細(xì)節(jié)，而圖7和圖8將用于描述根據(jù)本發(fā)明實(shí)施例的封裝的 系統(tǒng)的電路。將使用圖9描述實(shí)施本發(fā)明的實(shí)施例的方法。
[0039] 圖2示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件的示意性電路圖。
[0040] 參照圖2,電路包括主晶體管Ml和感應(yīng)晶體管S1，它們均具有對應(yīng)的源極(S)、漏極 (D)和柵極(G)節(jié)點(diǎn)。公共漏極端子N1、主晶體管Ml的源極端子N2、感應(yīng)晶體管S1的源極端子 N3、公共柵極端子N4和感應(yīng)晶體管S1的場板電極N5形成半導(dǎo)體模塊的輸出節(jié)點(diǎn)。
[0041] 主晶體管Ml的柵極節(jié)點(diǎn)附接至感應(yīng)晶體管S1的柵極節(jié)點(diǎn)。類似地，主晶體管Ml的 漏極節(jié)點(diǎn)附接至感應(yīng)晶體管S1的漏極節(jié)點(diǎn)。源極端子N3被配置為耦合至用于測量感應(yīng)電流 的電路，同時(shí)主晶體管Ml的源極端子N2驅(qū)動負(fù)載電流。通過控制公共柵極端子N4來執(zhí)行開 關(guān)操作，同時(shí)感應(yīng)晶體管S1的場板電極N5用于控制感應(yīng)晶體管S1的電阻。在各個(gè)實(shí)施例中， 施加于感應(yīng)晶體管S1的場板電極N5上的電位或信號與公共柵極端子N4上的信號是同步且 相位匹配的。
[0042] 如在各個(gè)實(shí)施例中將描述的，感應(yīng)晶體管S1和主晶體管Ml是同一半導(dǎo)體襯底的一 部分。以下將描述電路的各種結(jié)構(gòu)實(shí)施。
[0043]圖3A至圖3D示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體器件。圖3A示出了包括半導(dǎo)體芯片 的半導(dǎo)體模塊的截面圖，圖3B示出了半導(dǎo)體芯片的頂視圖，以及圖3C和圖3D示出了半導(dǎo)體 芯片的放大截面圖。
[0044] 參照圖3A，半導(dǎo)體模塊5包括半導(dǎo)體芯片11。在一個(gè)實(shí)施例中，半導(dǎo)體芯片11是高 側(cè)功率半導(dǎo)體芯片。在一些實(shí)施例中，半導(dǎo)體模塊5還可以包括獨(dú)立的低側(cè)芯片。如圖3A所 示，半導(dǎo)體芯片11包括設(shè)置在半導(dǎo)體襯底15中的主晶體管10和感應(yīng)晶體管20。在各個(gè)實(shí)施 例中，半導(dǎo)體襯底15可以包括硅襯底，諸如體硅襯底?？蛇x地，半導(dǎo)體襯底15可以包括高帶 隙材料的區(qū)域。例如，在一個(gè)實(shí)施例中，半導(dǎo)體襯底15可以包括碳化娃。在另一實(shí)施例中，半 導(dǎo)體襯底15可以包括在Si襯底上的氮化鎵或其他III-V化合物，諸如GaN。在一個(gè)或多個(gè)實(shí) 施例中，主晶體管10可以是功率晶體管。在一個(gè)實(shí)施例中，功率晶體管可以是垂直晶體管。 在另一實(shí)施例中，功率晶體管可以是橫向晶體管。
[0045] 感應(yīng)晶體管20被配置為測量感應(yīng)電流，同時(shí)負(fù)載電流流過主晶體管10。相應(yīng)地，感 應(yīng)晶體管20消耗襯底15的非常小的區(qū)域。半導(dǎo)體芯片11可以單獨(dú)封裝或者與一個(gè)或多個(gè)其 他半導(dǎo)體芯片一起封裝以形成半導(dǎo)體模塊5。
[0046] 在各個(gè)實(shí)施例中，半導(dǎo)體模塊5可以是任何類型的封裝件。在一個(gè)實(shí)例中，封裝件 是引線框架封裝件，其包括管芯焊盤12以及多條引線14和16。主晶體管10包括耦合至多條 引線14中的一條或多條的接觸焊盤。例如，由于較大的電流流過主晶體管10，所以夾子 (clip)22可用于將主晶體管10上的接觸焊盤(具體為源極接觸焊盤)與多條引線14耦合。相 比之下，感應(yīng)晶體管20可以通過接合線24耦合至其他多條引線16。然而，這通過感應(yīng)晶體管 20和主晶體管10不同的封裝互連引入電阻的差異。對于上述各種應(yīng)用，需要小心地控制經(jīng) 過感應(yīng)晶體管20的感應(yīng)電流與經(jīng)過主晶體管10的負(fù)載電流的比率。本發(fā)明的實(shí)施例還可以 使用倒裝芯片技術(shù)來安裝。
[0047]圖3B至圖3D示出了實(shí)施例的測量系統(tǒng)中使用的示例性半導(dǎo)體器件（例如，圖3A中 的半導(dǎo)體芯片11)的示意圖。根據(jù)各個(gè)實(shí)施例，圖3B至圖3D是負(fù)載晶體管和感應(yīng)晶體管結(jié)構(gòu) 的示例性實(shí)例。這些附圖沒有按比例繪制，并且省略了本領(lǐng)域技術(shù)人員已知的各種細(xì)節(jié)和 變化。
[0048]圖3B示出了半導(dǎo)體芯片11的頂視圖，其包括負(fù)載源極接觸件152a、152b、152c和 152d、柵極流道154、感應(yīng)源極接觸件156、場板接觸焊盤157以及柵極接觸焊盤158。負(fù)載晶 體管10形成在負(fù)載源極接觸件152a、152b、152c和152d與漏極150(圖4E中示出）之間，并且 通過經(jīng)過柵極流道154(其耦合至在柵極流道154下方布置的多條柵極線160(未示出，參見 圖4D))施加的信號來控制。感應(yīng)晶體管120在感應(yīng)源極接觸件156下方形成在同一半導(dǎo)體襯 底15中，并且還通過經(jīng)過柵極流道154施加的相同信號來控制。隔離區(qū)域155將感應(yīng)源極接 觸件156與負(fù)載源極接觸件152b隔離。
[0049] 在各個(gè)實(shí)施例中，多個(gè)源極接觸件可用于多種尺寸。例如，在一個(gè)示例性實(shí)施例 中，示出了四個(gè)負(fù)載源極接觸件152a、152b、152c、152d，而在各個(gè)實(shí)施例中，可以包括任何 數(shù)量。感應(yīng)晶體管的晶體管寬度與負(fù)載晶體管的晶體管寬度的比率可以被設(shè)置在1:1000至 1: 50000的范圍內(nèi)。該比率可以進(jìn)一步縮窄到1:10000至1: 30000的范圍內(nèi)。在可選實(shí)施例 中，比率可以在這些范圍外。
[0050] 圖3C示出了負(fù)載晶體管和感應(yīng)晶體管的示意性截面。在一個(gè)或多個(gè)實(shí)施例中，兩 個(gè)晶體管均包括大量的溝槽132,在溝槽中形成柵極線160。在各個(gè)實(shí)施例中，在負(fù)載晶體管 和感應(yīng)晶體管的一個(gè)或兩個(gè)中存在比所示更多數(shù)量的柵極線160。例如，一些實(shí)施例可以在 感應(yīng)晶體管中包括10條柵極線160以及在負(fù)載晶體管中包括10000條柵極線。柵極線160通 過絕緣材料172與負(fù)載源極164和感應(yīng)源極166分離，其中絕緣材料172例如可以由氧化物形 成。在一個(gè)或多個(gè)實(shí)施例中，絕緣材料172可以包括氧化硅和硼磷硅酸鹽玻璃(BPSG)的層。
[0051] 包括源極區(qū)域110的摻雜區(qū)域形成在感應(yīng)源極166和負(fù)載源極164下方。在不同實(shí) 施例中，摻雜區(qū)域可以是P型或η型摻雜區(qū)域，并且根據(jù)阱和半導(dǎo)體摻雜物，還可以包括摻雜 Ρ阱或η阱以及阱內(nèi)的更重?fù)诫s的η+或ρ+區(qū)域二者。漏極150形成在半導(dǎo)體襯底15的背側(cè)。厚 的背側(cè)金屬層182形成在半導(dǎo)體襯底15的背側(cè)用于漏極接觸。
[0052] 感應(yīng)源極166和負(fù)載源極164通過襯底15中的金屬層135耦合至對應(yīng)的源極區(qū)域。 在一個(gè)或多個(gè)實(shí)施例中，金屬層135可以包括鈦/氮化鈦金屬阻擋內(nèi)襯疊層，然后是鎢填充 層?？梢赃x擇金屬層135以提供與源極區(qū)域110的良好接觸并且使肖特基接觸電阻最小。在 一個(gè)或多個(gè)實(shí)施例中，感應(yīng)源極166和負(fù)載源極164可以包括鋁。然而，在一些實(shí)施例中，感 應(yīng)源極166和負(fù)載源極164可以包括銅。
[0053] 層間絕緣介電層168形成在感應(yīng)源極166和負(fù)載源極164上方。在各個(gè)實(shí)施例中，層 間絕緣介電層168可以包括氧化硅、氮化硅和其他適當(dāng)?shù)膶娱g介電材料。
[0054]金屬層176形成在層間絕緣介電層168上方。在各個(gè)實(shí)施例中，金屬層176可以包括 銅金屬線。鈍化層178形成在金屬層176上方。在各個(gè)實(shí)施例中，鈍化層178可以包括氧化硅 層并且被設(shè)計(jì)為保護(hù)下方的金屬和器件。
[0055] 如圖3B所示，金屬層176形成負(fù)載源極接觸件152a、152b、152c和152d，同時(shí)柵極流 道154、感應(yīng)源極接觸件156、場板接觸焊盤157和柵極接觸焊盤158由與負(fù)載源極164和感應(yīng) 源極166處于相同金屬層的金屬焊盤形成。
[0056]在各個(gè)實(shí)施例中，僅在場板電極174上方形成感應(yīng)晶體管中的柵極線160。所示實(shí) 施例是一種類型的溝槽柵極垂直晶體管。在其他可選實(shí)施例中，可以使用具有任何類型的 結(jié)構(gòu)的任何類型的功率晶體管。在一些實(shí)施例中，負(fù)載晶體管還可以包括位于柵極線160下 方的附加電極。然而，附加電極可以電耦合至柵極線本身或者感應(yīng)源極166,使得負(fù)載晶體 管是三端子器件。
[0057] 根據(jù)各個(gè)實(shí)施例，柵極線160控制形成在感應(yīng)源極266與漏極150之間的感應(yīng)晶體 管以及形成在負(fù)載源極164與漏極150之間的負(fù)載晶體管。因此，感應(yīng)晶體管和負(fù)載晶體管 具有共享柵極和漏極連接并且具有獨(dú)立的源極連接。感應(yīng)源極接觸件和負(fù)載源極接觸件可 以通過金屬層來限定，這對于本領(lǐng)域技術(shù)人員來說是清楚的。
[0058] 圖3D示出了其中負(fù)載晶體管還包括場板的截面圖。然而，不同于感應(yīng)晶體管，負(fù)載 晶體管的場板耦合至柵極或源極區(qū)域。
[0059]圖4A至圖4E示出了根據(jù)本發(fā)明實(shí)施例的半導(dǎo)體芯片的不同區(qū)域的放大圖并示出 了功率晶體管和感應(yīng)晶體管。
[0000]圖4A示出了感應(yīng)晶體管20的頂視圖，同時(shí)圖4B和圖4C示出了感應(yīng)晶體管的截面 圖。
[0061] 參照圖4A，多個(gè)源極區(qū)域110嵌入到襯底中。在η溝道場效應(yīng)晶體管的情況下，多個(gè) 源極區(qū)域110由η型區(qū)域形成。在Ρ溝道場效應(yīng)晶體管的情況下，多個(gè)源極區(qū)域110由Ρ型區(qū)域 形成。
[0062] 多條柵極線160被設(shè)置為與多個(gè)源極區(qū)域110相鄰。在一個(gè)實(shí)施例中，多條柵極線 160可以形成在襯底上方。可選地，在一個(gè)或多個(gè)實(shí)施例中，多條柵極線160形成在襯底15中 的溝槽132內(nèi)（圖4Β)。多條柵極線160通過接觸件205耦合至上金屬線（或柵極金屬210)。類 似地，多個(gè)源極區(qū)域110耦合至源極金屬215(例如參見圖3C)。
[0063]多條柵極線160通過柵極介電層95電容性地耦合至本體區(qū)域120。形成溝道區(qū)域的 本體區(qū)域120是較低摻雜的區(qū)域，其與多個(gè)源極區(qū)域110的凈摻雜是相反的。此外，柵極介電 層95可以包括氧化物或氮化物層，諸如氧化硅或氮化硅。在一個(gè)實(shí)施例中，柵極介電層95包 括熱氧化硅層?？蛇x地，柵極介電層95可以包括高k介電層。
[0064]在各個(gè)實(shí)施例中，柵極介電層95可以包括基于襯底15的襯底材料而選擇的適當(dāng)材 料。例如，當(dāng)襯底15的半導(dǎo)體襯底材料包括氮化鎵(GaN)時(shí)，柵極介電層95可以包括氧化鋁、 氧化鈧、氧化鎂、氧化鈦、氧化鉿、氧化IL、氧化鑭、氧化錯(cuò)、氧化鎵、氮氧化鎵、氮化娃、氧化 硅等。
[0065]在一個(gè)或多個(gè)實(shí)施例中，本體區(qū)域120可以耦合至源極金屬。多條柵極線160可以 被絕緣材料172(圖4B)覆蓋。漂移區(qū)域130被設(shè)置在本體區(qū)域120下方。在各個(gè)實(shí)施例中，漂 移區(qū)域130具有與源極區(qū)域110相同的凈摻雜類型。然而，漂移區(qū)域130是比源極區(qū)域110低 摻雜的區(qū)域，以在兩端引起壓降。漂移區(qū)域130兩端的壓降防止柵極介電層95的擊穿或損 傷。
[0066] 在各個(gè)實(shí)施例中，多個(gè)場板區(qū)域170也被設(shè)置在襯底15中的溝槽132中。多個(gè)場板 區(qū)域170被設(shè)置在多條柵極線160下方并且被介電填充材料85隔離。在一些實(shí)施例中，介電 填充材料85的厚度T 17Q被控制為使得柵極的電容耦合被最小化。多個(gè)場板區(qū)域170耦合至上 金屬線(或者圖4A和圖4C中的金屬層176中的場板金屬225)。在各個(gè)實(shí)施例中，場板區(qū)域170 與漂移區(qū)域130的電容耦合小于柵極線160與源極區(qū)域110的電容耦合。
[0067] 如圖4C進(jìn)一步所示，場板區(qū)域170可以耦合至端子區(qū)域中的接觸件，在該端子區(qū)域 中在溝槽132中沒有柵極線。在各個(gè)實(shí)施例中，如以下進(jìn)一步描述的，場板區(qū)域170用于改變 漂移區(qū)域130的電阻。
[0068]圖4D不出了負(fù)載晶體管10的頂視圖，同時(shí)圖4E和圖4F不出了負(fù)載晶體管的截面 圖。
[0069] 不同于感應(yīng)晶體管，負(fù)載晶體管不包括獨(dú)立的場板電極。可選地，如果包括場板， 則其耦合至源極金屬或者作為柵電極的一部分。
[0070] 在一個(gè)或多個(gè)實(shí)施例中，感應(yīng)晶體管的場板區(qū)域170被施加有與柵極偏置同相且 同步的電位脈沖。因此，當(dāng)柵極偏置在與溝槽132的上側(cè)壁相鄰的本體區(qū)域120中形成反相 區(qū)域時(shí)，與溝槽132的下側(cè)壁相鄰地形成累積區(qū)域。累積區(qū)域的形成導(dǎo)致電阻的降低以使電 流流過。然而，由于場板偏置與柵極偏置同相，所以當(dāng)柵極偏置為地時(shí)場板斷開（晶體管的 截止(OFF)狀態(tài)）。在這種情況下，場板不降低電阻，這會有害地增加亞閾值泄漏電流。
[0071] 此外，在各個(gè)實(shí)施例中，場板脈沖可以被配置為在截止?fàn)顟B(tài)期間施加相反的偏置。 例如，對于匪0S器件來說，當(dāng)柵極偏置處于地或?yàn)樨?fù)時(shí)，可以施加負(fù)的場板電壓。通過負(fù)的 場板電壓和開放溝道(例如，柵極正），則漂移區(qū)域的電阻增加，而通過正的場板電壓和開放 溝道，漂移區(qū)域的電阻降低。因此，在各個(gè)實(shí)施例中，修改感應(yīng)FET的場板電壓，感應(yīng)FET的電 阻（其控制K ILIS)被修改。因此，本發(fā)明的實(shí)施例可用于顯著改變感應(yīng)晶體管的性能而不對 主晶體管的性能產(chǎn)生任何影響。
[0072]此外，感應(yīng)晶體管的性能變化用于負(fù)責(zé)幾何差異的比率的變化。以下將使用圖5進(jìn) 行描述。
[0073] 圖5A和圖5B示出了本發(fā)明的感應(yīng)晶體管的可選實(shí)施例。圖5A示出了感應(yīng)晶體管的 截面圖以及圖5B示出了頂視圖。
[0074] 在該實(shí)施例中，場板區(qū)域170延伸穿過感應(yīng)晶體管的同心柵極線160。場板區(qū)域170 通過介電層175與同心柵極線160分離。
[0075]圖6A和圖6B不出了根據(jù)本發(fā)明的可選實(shí)施例的感應(yīng)晶體管的截面圖。
[0076] 在一個(gè)或多個(gè)實(shí)施例中，感應(yīng)晶體管和主負(fù)載晶體管可以實(shí)施為橫向器件，其中 電流橫向流動。實(shí)施例可以包括漏極延伸M0S晶體管、橫向雙擴(kuò)散M0S晶體管、雙擴(kuò)散漏極 M0S晶體管。在一個(gè)實(shí)施例中，橫向功率器件可用于可選襯底技術(shù)，例如在半導(dǎo)體襯底上方 生長高帶隙的外延層。例如，在一個(gè)實(shí)施例中，氮化鎵的異質(zhì)外延層可以在硅襯底上方生 長，并且橫向晶體管形成在氮化鎵層中。
[0077] 參照圖6A，感應(yīng)晶體管包括通過溝道區(qū)域分離的源極510、源極延伸520、漏極延伸 530。包括柵極介電層580和柵電極560的柵疊件設(shè)置在溝道區(qū)域上方。延伸的漂移區(qū)域540 設(shè)置在漏極延伸530和漏極區(qū)域550之間。在各個(gè)實(shí)施例中，源極510、源極延伸520、漏極延 伸530和漏極區(qū)域550包括相同的摻雜類型。通常，漂移區(qū)域540可以包括與漏極延伸530和 漏極區(qū)域550相同的摻雜，但是也可以是相反的摻雜以增加區(qū)域的電阻，從而使器件兩端的 大電壓下降。
[0078]還如圖6A所不，場板介電質(zhì)590可設(shè)置在漂移區(qū)域540上方。在各個(gè)實(shí)施例中，場板 介電質(zhì)590可以是沉積的氧化物、氮化物、熱氧化物和其他介電材料。場板電極570設(shè)置在場 板介電質(zhì)590上方。場板電極570可具有與柵電極560相同的材料。
[0079]圖6B不出了形成在異質(zhì)外延襯底內(nèi)的橫向晶體管的實(shí)施例。
[0080] 異質(zhì)外延襯底可以包括形成在硅襯底上方的緩沖層502,然后是氮化鎵層504和氮 化鋁鎵層506。用于源極510、延伸的源極520、漏極延伸530、漂移區(qū)域540和漏極550的摻雜 區(qū)域可以被調(diào)整以符合摻雜氮化鎵器件中的工藝限制。例如，在一個(gè)實(shí)施例中，僅可以通過 用硅摻雜AlGaN來生長嵌入的原位摻雜源極和漏極區(qū)域。這種區(qū)域可以通過在AlGaN層506 中形成凹部、然后通過外延工藝來形成。
[0081] 本發(fā)明的實(shí)施例可以應(yīng)用于IGBT，盡管為了說明的目的僅在各個(gè)實(shí)施例中示出了 晶體管。
[0082] 圖7和圖8示出了根據(jù)本發(fā)明實(shí)施例的包括半導(dǎo)體芯片的系統(tǒng)級封裝(system on package)。圖7是本發(fā)明實(shí)施例的模擬實(shí)施，而圖8是數(shù)字實(shí)施。
[0083]參照圖7,系統(tǒng)級封裝包括第一半導(dǎo)體芯片（IC1)，其包括負(fù)載晶體管Ml和感應(yīng)晶 體管Ms。第一半導(dǎo)體芯片IC1由第二半導(dǎo)體芯片(控制器和驅(qū)動器芯片)來驅(qū)動。在一些實(shí)施 例中，第一半導(dǎo)體芯片和第二半導(dǎo)體芯片可以集成到同一芯片上。
[0084]如各個(gè)實(shí)施例所描述的，負(fù)載晶體管Ml是三端子晶體管，同時(shí)類似地，感應(yīng)晶體管 Ms是四端子晶體管。負(fù)載晶體管Ml和感應(yīng)晶體管Ms的柵極通過柵極焊盤G附接到一起，柵極 焊盤G耦合至控制器芯片中的柵極驅(qū)動器。負(fù)載晶體管Ml和感應(yīng)晶體管Ms的漏極通過漏極 焊盤D附接到一起，漏極焊盤D也是系統(tǒng)級封裝的輸入/輸出節(jié)點(diǎn)。
[0085] 第一半導(dǎo)體芯片（IC1)包括耦合至控制器和驅(qū)動器芯片的源極輸出Scs。電流感應(yīng) 放大器(CsenseAmp)得到來自感應(yīng)晶體管的感應(yīng)電流并輸出表示負(fù)載電流的放大測量電流 (由于如前所述的適當(dāng)K ILIS比率匹配）。
[0086] 使用圖7或圖8的實(shí)施例，可以在功率晶體管的系統(tǒng)級封裝中設(shè)置已知電流。電流 感應(yīng)放大器(CsenseAmp)的輸出是該電流的測量值。該測量值可以直接讀出或者通過使用 一些邏輯讀出，并且基于讀取值，確定和設(shè)置合適的修剪量。
[0087] 在各個(gè)實(shí)施例中，Kilis比率修剪可以在感應(yīng)晶體管(Ms)的感應(yīng)部分中執(zhí)行。通過 場板驅(qū)動器(f PDrv)(其輸出場板電壓Vfp )驅(qū)動感應(yīng)晶體管Ms的場板(f P )。場板電極電壓Vfp 與來自柵極驅(qū)動器的柵極脈沖GDrv同步和同相。因此，場板驅(qū)動器f PDrv與主柵極驅(qū)動器GDrv 緊密地工作，例如與柵極驅(qū)動器GDrv同時(shí)地接收主柵極控制(Gate Ctrl)。
[0088] 場板驅(qū)動器fpDrv接收兩個(gè)信號作為輸入:主柵極命令(Gate Ctrl)和可變電壓參 考。主柵極命令(Gate Ctrl)用于同步和定時(shí)，而可變電壓參考用于設(shè)置場板電壓Vfp的幅 度。參考電壓可以設(shè)置為適當(dāng)值以校正K ILIS比率。作為實(shí)例，在各個(gè)實(shí)施例中，電壓參考可 以調(diào)整為依賴于溫度的，并且還可以在運(yùn)行時(shí)間動態(tài)改變。
[0089] 圖8是使用數(shù)字電路的示例性實(shí)施。例如，在數(shù)模轉(zhuǎn)換之后，場板驅(qū)動器fpDrv接收 來自執(zhí)行控制邏輯、修剪和測試的邏輯電路的用于設(shè)置脈沖幅度的場板偏置控制信號 Vctrlfp〇
[0090]圖9示出了實(shí)施KILIS比率修剪工藝的實(shí)施例。
[0091]得到三端子主晶體管和四端子感應(yīng)晶體管（框602和604)。如各個(gè)實(shí)施例所描述 的，半導(dǎo)體芯片包括主晶體管和感應(yīng)晶體管。主晶體管可以是三端子器件，而感應(yīng)晶體管具 有附加的場板電極。
[0092] 在產(chǎn)品使用之前，半導(dǎo)體芯片經(jīng)受測試或工廠初始化。在一些實(shí)施例中，工廠初始 化可以在用戶設(shè)置工藝期間執(zhí)行。在感應(yīng)晶體管和主晶體管的柵極端子上施加?xùn)艠O脈沖 (框606)。獲得K ILIS比率(例如，通過測量從圖7的系統(tǒng)級封裝輸出的測量電流）(框608)。KILIS 比率接下來被調(diào)整為在用于產(chǎn)品的適當(dāng)目標(biāo)范圍內(nèi)。因此，得到保持KILIS比率所需的場板 偏置(框610)。基于確定的場板偏置，針對將在電路的正常操作期間施加的場板偏置確定參 考電壓(框612)。為修剪電路調(diào)整參考電壓(框614)。例如，可變電阻器的電阻可以被調(diào)整以 降低電位差，從而調(diào)整參考電壓。
[0093] 在產(chǎn)品的后續(xù)正常操作(或進(jìn)一步的產(chǎn)品測試)期間，在感應(yīng)晶體管的柵極端子和 主晶體管的柵極端子上施加操作柵極脈沖(框616)。在感應(yīng)晶體管的場板上施加場板脈沖 (框618)。由于公共柵極控制命令(例如，圖7中的公共Gate Ctrl)，場板脈沖與操作柵極脈 沖同步且同相。來自修剪電路的參考電壓被用于正確地設(shè)置場板脈沖的幅度。
[0094]因此，本發(fā)明的實(shí)施例可用于在非常嚴(yán)格的規(guī)則內(nèi)（例如，-2%至2%的范圍)校正 和調(diào)整KILIS比率。在各個(gè)實(shí)施例中，在半導(dǎo)體芯片被組裝到封裝件中時(shí)執(zhí)行的測試工藝期 間，可以調(diào)整或設(shè)置場板的敏感度。在又一些實(shí)施例中，所組裝的半導(dǎo)體封裝件的用戶還可 以響應(yīng)于調(diào)整感應(yīng)晶體管的場板的場板偏置來重新格式化或校正修剪電路。
[0095]雖然參照所示實(shí)施例描述了本發(fā)明，但本說明書不用于限制的目的。本領(lǐng)域技術(shù) 人員在參考說明書的基礎(chǔ)上可以進(jìn)行所示實(shí)施例的各種修改和組合以及本發(fā)明的其他實(shí) 施例。因此，所附權(quán)利要求包括任何這些修改或?qū)嵤├?br>【主權(quán)項(xiàng)】
1. 一種用于操作電路的方法，包括： 提供三端子主晶體管； 提供包括場板的四端子感應(yīng)晶體管； 在所述感應(yīng)晶體管的柵極端子和所述主晶體管的柵極端子上同時(shí)施加?xùn)艠O脈沖；以及 在所述感應(yīng)晶體管的場板上施加場板脈沖，其中所述場板脈沖與所述柵極脈沖同步且 同相。2. 根據(jù)權(quán)利要求1所述的方法，其中，所述場板電容性地耦合至所述感應(yīng)晶體管的漂移 區(qū)域。3. 根據(jù)權(quán)利要求1所述的方法，其中，所述主晶體管和所述感應(yīng)晶體管包括垂直晶體 管。4. 根據(jù)權(quán)利要求3所述的方法，其中，所述主晶體管和所述感應(yīng)晶體管包括溝槽柵極晶 體管。5. 根據(jù)權(quán)利要求1所述的方法，其中，所述主晶體管和所述感應(yīng)晶體管包括橫向晶體 管。6. 根據(jù)權(quán)利要求5所述的方法，其中，所述橫向晶體管包括設(shè)置在硅襯底上的氮化鎵中 的晶體管。7. 一種電路，包括： 三端子功率晶體管；以及 四端子感應(yīng)晶體管，包括場板，其中所述四端子感應(yīng)晶體管的漏極端子耦合至所述三 端子功率晶體管的漏極端子，其中所述四端子感應(yīng)晶體管的柵極端子耦合至所述三端子功 率晶體管的柵極端子，其中所述場板電容性地耦合至所述四端子感應(yīng)晶體管的漂移區(qū)域， 并且其中所述場板不耦合至所述四端子感應(yīng)晶體管的其他端子。8. 根據(jù)權(quán)利要求7所述的電路，其中所述場板被配置為調(diào)整所述四端子感應(yīng)晶體管的 所述漂移區(qū)域的電阻。9. 根據(jù)權(quán)利要求7所述的電路，其中所述三端子功率晶體管和所述四端子感應(yīng)晶體管 包括垂直溝槽柵極晶體管。10. 根據(jù)權(quán)利要求7所述的電路，其中所述三端子功率晶體管和所述四端子感應(yīng)晶體管 包括橫向晶體管。11. 根據(jù)權(quán)利要求10所述的電路，其中所述橫向晶體管包括設(shè)置在硅襯底上的氮化鎵 中的晶體管。12. 根據(jù)權(quán)利要求10所述的晶體管，其中所述橫向晶體管包括漏極延伸MOS晶體管、橫 向雙擴(kuò)散MOS晶體管、雙擴(kuò)散漏極MOS晶體管。13. -種用于執(zhí)行電路的初始化的方法，所述方法包括： 提供三端子主晶體管； 提供包括場板的四端子感應(yīng)晶體管； 在所述感應(yīng)晶體管的柵極端子和所述主晶體管的柵極端子上施加?xùn)艠O脈沖； 測量經(jīng)過所述主晶體管的電流與經(jīng)過所述感應(yīng)晶體管的電流的比率；以及 確定在所述場板處需要被施加以保持經(jīng)過所述主晶體管的電流與經(jīng)過所述感應(yīng)晶體 管的電流的所述比率為目標(biāo)比率的場板偏置。14. 根據(jù)權(quán)利要求13所述的方法，其中，所述目標(biāo)比率在-2 %至+2 %內(nèi)。15. 根據(jù)權(quán)利要求13所述的方法，還包括： 基于確定的所述場板偏置，確定將在所述電路的正常操作期間施加的用于所述場板偏 置的參考電壓；以及 調(diào)整所述電路的參考電壓。16. 根據(jù)權(quán)利要求15所述的方法，還包括： 在所述感應(yīng)晶體管的柵極端子和所述主晶體管的柵極端子上施加操作柵極脈沖；以及 在所述感應(yīng)晶體管的場板上施加場板脈沖，其中所述場板脈沖與所述操作柵極脈沖同 步且同相。17. -種半導(dǎo)體器件，包括： 三端子主晶體管，設(shè)置在襯底中并包括源極接觸件、漏極接觸件和柵極接觸件，所述主 晶體管包括： 多個(gè)第一溝槽，在所述襯底的第一區(qū)域中設(shè)置在前側(cè)處，其中所述多個(gè)第一溝槽中的 每一個(gè)都包括耦合至所述柵極接觸件的柵極線，并且其中所述多個(gè)第一溝槽中的每一個(gè)的 沒有填充有所述柵極線的材料的部分包括介電材料;以及 四端子感應(yīng)晶體管，設(shè)置在所述襯底中并包括源極接觸件、漏極接觸件、柵極接觸件和 場板接觸件，所述感應(yīng)晶體管包括： 多個(gè)第二溝槽，在所述襯底的第二區(qū)域中設(shè)置在所述前側(cè)處，其中所述多個(gè)第二溝槽 中的每一個(gè)都包括耦合至所述柵極接觸件的柵極線，并且其中所述多個(gè)第二溝槽中的每一 個(gè)都包括耦合至所述場板接觸件的場板線，其中所述多個(gè)第二溝槽中的溝槽的總數(shù)量不同 于所述多個(gè)第一溝槽中的溝槽的總數(shù)量。18. 根據(jù)權(quán)利要求17所述的器件，還包括： 第一源極區(qū)域，設(shè)置在相鄰的所述多個(gè)第一溝槽之間；以及 第二源極區(qū)域，設(shè)置在相鄰的所述多個(gè)第二溝槽之間。19. 根據(jù)權(quán)利要求18所述的器件，還包括： 設(shè)置在所述襯底的背側(cè)處的公共漏極。20. 根據(jù)權(quán)利要求17所述的器件，其中，所述場板線電容性地耦合至所述感應(yīng)晶體管的 漂移區(qū)域。21. 根據(jù)權(quán)利要求17所述的器件，其中，所述感應(yīng)晶體管的柵極接觸件耦合至所述主晶 體管的柵極接觸件。
【文檔編號】H01L27/06GK105990337SQ201610154650
【公開日】2016年10月5日
【申請日】2016年3月17日
【發(fā)明人】M·金, O·布蘭科, R·剛里諾
【申請人】英飛凌科技奧地利有限公司