半導體結構及其制造方法
【專利摘要】本發(fā)明公開一種半導體結構及其制造方法。半導體結構包括基底、多層復合層以及至少一復合柱?；装ǖ谝粎^(qū)以及第二區(qū)。復合層位于基底上。各復合層包括至少一裸露表面以及至少一側壁。裸露表面以及側壁形成至少一階梯結構。復合柱位于復合層的裸露表面上。
【專利說明】
半導體結構及其制造方法
技術領域
[0001] 本發(fā)明涉及一種半導體結構及其制造方法，且特別是涉及一種具有階梯結構的半 導體結構及其制造方法。
【背景技術】
[0002] 隨著集成電路積成度的提升，半導體元件的關鍵尺寸（critical dimension，CD) 日漸縮小，為了達到高密度以及高效能的目標，在有限的單位面積內，往三維空間發(fā)展已 蔚為趨勢。以非揮發(fā)性存儲器為例，其包括由多個存儲單元排列而成的垂直式存儲陣列 (memory array)。上述三維半導體元件雖然使得單位面積內的存儲器容量增加，但也增加 了不同層之間元件彼此連接的困難度。
[0003] 近年來，在三維半導體元件中發(fā)展出階梯狀的半導體結構，以使位于每層的元件 容易與其他元件進行連接。然而，定義多層階梯需要經由多次光刻及蝕刻制作工藝，如此一 來不僅增加了制造成本，也嚴重影響產能。另外，由于元件尺寸的縮減，光刻制作工藝中的 疊對（overlay)對準的困難度也隨之增加。因此，如何簡化三維半導體元件中階梯結構的 制作工藝，并增加光刻制作工藝的制作工藝裕度，為當前所需研究的課題。

【發(fā)明內容】

[0004] 本發(fā)明的目的在于提供一種半導體結構，可增加光刻制作工藝的制作工藝裕度。
[0005] 本發(fā)明的目的在于提供一種半導體結構的制造方法，可大幅簡化所需的光掩模數(shù) 及制作工藝步驟。
[0006] 為達上述目的，本發(fā)明提供一種半導體結構，包括基底、多層復合層以及至少一復 合柱。基底包括第一區(qū)以及第二區(qū)。復合層位于基底上。各復合層包括至少一裸露表面以 及至少一側壁。裸露表面以及側壁形成至少一階梯結構。復合柱位于復合層的裸露表面上。
[0007] 在本發(fā)明的一實施例中，上述復合柱的高度大于等于復合層的高度。
[0008] 在本發(fā)明的一實施例中，上述復合層為N層，復合柱的個數(shù)為X個，其中 X芻N/2-1，N會4且N為偶數(shù)、X會1且X為整數(shù)。
[0009] 在本發(fā)明的一實施例中，上述階梯結構分別位于基底的第一區(qū)以及第二區(qū)，且各 階梯結構的高度分別沿相反的方向降低。
[0010] 在本發(fā)明的一實施例中，上述復合柱位于基底的第一區(qū)或第二區(qū)的復合層的裸露 表面上。
[0011] 在本發(fā)明的一實施例中，上述復合柱的側壁與各復合層的側壁中的一者相連。
[0012] 在本發(fā)明的一實施例中，上述各復合層至少包括兩個材料層，材料層包括導體層、 半導體層、介電層或其組合。
[0013] 本發(fā)明提供一種半導體結構的制造方法，包括以下步驟。提供基底，基底包括第一 區(qū)以及第二區(qū)。在基底上形成多層復合層。對復合層進行m次圖案化制作工藝，m為1以 上的正整數(shù)，以于基底上形成至少一階梯結構以及至少一復合柱。其中m 3 2次的圖案化 制作工藝包括以下步驟。形成第m圖案化掩模層，第m圖案化掩模層覆蓋第m-1次圖案化 制作工藝所形成至少一第m-1溝槽的側壁。以第m圖案化掩模層為掩模，移除部分復合層， 以形成至少一第m溝槽。移除第m圖案化掩模層。另外，階梯結構包括至少一裸露表面，且 復合柱分別位于階梯結構的裸露表面上。
[0014] 在本發(fā)明的一實施例中，上述復合層為N層，N 3 4且N為偶數(shù)，對復合層進行m次 圖案化制作工藝時，移除的復合層的層數(shù)L滿足L = N/2m，直到L = 1。
[0015] 在本發(fā)明的一實施例中，對復合層進行m次圖案化制作工藝的方法包括以下步 驟。在基底上形成覆蓋部分復合層的第一圖案化掩模層。移除未被第一圖案化掩模層覆蓋 的部分復合層，以形成第一溝槽。移除第一圖案化掩模層。在基底上形成覆蓋第一溝槽側 壁的第二圖案化掩模層。移除未被第二圖案化掩模層覆蓋的部分復合層，以形成至少一第 二溝槽。移除第二圖案化掩模層，以于基底上形成至少一階梯結構以及至少一復合柱。
[0016] 在本發(fā)明的一實施例中，上述復合層具有最頂表面，且第二圖案化掩模層同時覆 蓋第一溝槽的側壁以及位于第一溝槽的側壁上方的部分最頂表面。
[0017] 在本發(fā)明的一實施例中，上述至少一復合柱的側壁包括部分至少一第m-Ι溝槽的 側壁或部分至少一第m溝槽的側壁。
[0018] 在本發(fā)明的一實施例中，上述于基底上形成至少一階梯結構的方法包括分別于基 底的第一區(qū)以及第二區(qū)上形成至少一階梯結構，且各階梯結構的高度分別沿相反的方向降 低。
[0019] 在本發(fā)明的一實施例中，上述半導體結構的制造方法還包括分別于基底的第一區(qū) 以及第二區(qū)上形成至少一復合柱。
[0020] 在本發(fā)明的一實施例中，上述復合柱的高度大于等于各復合層的高度。
[0021] 在本發(fā)明的一實施例中，上述復合層為N層，復合柱的個數(shù)為X個，其中 X芻N/2-1，N會4且N為偶數(shù)、X會1且X為整數(shù)。
[0022] 基于上述，由于本發(fā)明提出具有階梯結構以及復合柱的半導體結構，除了可使位 于每層的元件容易與其他元件進行連接之外，還可在形成階梯結構的光刻制作工藝中，提 供疊對對準的制作工藝裕度。另外，在本發(fā)明的半導體結構的制造方法中，通過在溝槽的側 壁以及復合層的表面上覆蓋圖案化掩模層，以利后續(xù)制作工藝同時形成階梯結構以及復合 柱。并且，每次圖案化制作工藝所移除的復合層的層數(shù)為前一次的一半。如此一來，與現(xiàn)有 的制作工藝相比，在制造相同層數(shù)的階梯結構時，可大幅簡化圖案化制作工藝的次數(shù)，進而 達到降低制造成本及提升產能的目標。
[0023] 為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉實施例，并配合所附的附 圖作詳細說明如下。
【附圖說明】
[0024] 圖1A至圖1H為本發(fā)明的一實施例所繪示的半導體結構的制造流程剖視圖；
[0025] 圖2A至圖2E為本發(fā)明的另一實施例所繪示的半導體結構的制造流程剖視圖；
[0026] 圖3至圖4分別為本發(fā)明的又一實施例所繪示的半導體結構的剖視圖；
[0027] 圖5至圖12分別為本發(fā)明的再一實施例所繪示的半導體結構的剖視圖。
[0028] 符號說明
[0029] 10 :基底
[0030] 12、14:材料層
[0031] 16:復合層
[0032] 17、17a、17b、17c、27a、27b、27c :堆疊結構
[0033] 18、18a、18b、18c :復合柱
[0034] 20、20a、20b :階梯結構
[0035] 22、24、26、34、36 :圖案化掩模層
[0036] 100、200、300、400、500a-500h :半導體結構
[0037] 102、I :第一區(qū)
[0038] 104、II:第二區(qū)
[0039] D1、D2:方向
[0040] Η :高度
[0041] Ml、M2、M3:側壁
[0042] S、SI、S2、S3 :表面
[0043] T1、T2、T3:溝槽
[0044] W:寬度
【具體實施方式】
[0045] 圖1Α至圖1Η是依照本發(fā)明的一實施例所繪示的半導體結構100的制造流程剖視 圖。
[0046] 請參照圖1Α，提供基底10。基底10例如是硅基底或經摻雜的多晶硅?；?0包 括相鄰的第一區(qū)102以及第二區(qū)104。在此實施例中，下述制造方法例如是于基底10的第 二區(qū)104上進行，但本發(fā)明不限于此。
[0047] 接著，在基底10上形成多個復合層16。形成復合層16的方法例如是化學氣相沉 積法。復合層16例如是包括兩層或兩層以上的材料層12、14。材料層12、14可包括導體 層、半導體層、介電層或其組合。材料層12例如是導體層、材料層14例如是介電層；或者， 材料層12、14可都為介電層，如氮化層及氧化層。
[0048] 在一實施例中，復合層16的層數(shù)例如是Ν層，其中Ν例如是偶數(shù)且Ν 3 4。圖1Α 中以8層復合層16為舉例說明，不用以限定本發(fā)明。本發(fā)明所屬技術領域中具有通常知識 者可依所需自行調整復合層16的層數(shù)。多個復合層16可形成堆疊結構17。堆疊結構17 具有最頂表面S。然后，在基底10上形成圖案化掩模層22。圖案化掩模層22覆蓋部分堆 疊結構17,并裸露出部分最頂表面S。形成圖案化掩模層22的方法例如是先以化學氣相沉 積法形成一層掩模材料層（未繪示）后，再進行光刻蝕刻步驟而形成之。圖案化掩模層22 例如是光致抗蝕劑。
[0049] 請參照圖1Β，以圖案化掩模層22為掩模，移除未被圖案化掩模層22覆蓋的部分復 合層16,以形成堆疊結構17a以及溝槽Τ1。移除部分復合層16的方法包括對基底10進行 蝕刻制作工藝。在一實施例中，當復合層16的層數(shù)為N層，則被移除的部分復合層16的層 數(shù)例如是N/2層（如4層），但本發(fā)明不以此為限。堆疊結構17a例如是具有側壁Ml以及 表面S1。溝槽T1例如是由側壁Ml以及表面S1所構成的開口。之后，移除圖案化掩模層 22〇
[0050] 請參照圖1C，在基底10上形成圖案化掩模層24。圖案化掩模層24覆蓋堆疊結構 17a的部分最頂表面S以及溝槽Τ1的側壁Μ1，且覆蓋部分表面S1。值得注意的是，在此實 施例中，圖案化掩模層24需同時覆蓋溝槽T1的側壁Ml以及位于側壁Ml上方的部分最頂 表面S。
[0051] 請參照圖1D，以圖案化掩模層24為掩模，進行蝕刻制作工藝，移除未被圖案化掩 模層24覆蓋的部分復合層16,以形成堆疊結構17b以及溝槽T2。在此步驟中，被移除的部 分復合層16的層數(shù)例如是N/4層（如2層）。堆疊結構17b例如是具有至少一側壁M2以 及至少一表面S2。溝槽T2可以是由側壁M2以及表面S2所構成的開口；或者，溝槽T2可 以是由兩個側壁M2以及表面S2所構成的凹槽。在一實施例中，表面S2的寬度例如是表面 S1的寬度的一半，但本發(fā)明不限于此。
[0052] 請參照圖1E，移除圖案化掩模層24,以形成至少一階梯結構20以及至少一復合柱 18。階梯結構20至少包括最頂表面S、表面S1或表面S2的其中一者。并且，階梯結構20 至少包括側壁Ml或側壁M2的其中一者。舉例而言，階梯結構20例如是由最頂表面S、側 壁M2以及表面S2所構成；或者，階梯結構20也可以是由表面S1、側壁M2以及表面S2所 構成。
[0053] 復合柱18位于階梯結構20的表面S2上。在此實施例中，復合柱18的側壁包括 部分溝槽T1的側壁或部分溝槽T2的側壁。舉例而言，復合柱18的側壁包括部分側壁Ml。 亦即，復合柱18實質上位于表面S2的邊緣區(qū)，如圖1E所示。復合柱18的寬度W并無特別 限制。舉例而言，復合柱18的寬度W例如是符合不會使得復合柱18斷掉而于半導體結構 100上造成缺陷的條件。在一實施例中，復合柱18的寬度W例如是大于0.15微米。復合柱 18的高度Η例如是大于等于復合層16的高度。
[0054] 在一實施例中，當復合層16的層數(shù)為Ν層，則復合柱18的個數(shù)X f Ν/2-1，其中 N € 4且N為偶數(shù)、X € 1且X為整數(shù)。舉例而言，當復合層16的層數(shù)分別為8、16、32層 時，則復合柱18的個數(shù)X至多可分別為3、7、15個。另外，值得注意的是，由于復合柱18實 質上位于表面S2的邊緣區(qū)，因此可提供光刻制作工藝中疊對對準的制作工藝裕度。
[0055] 請參照圖1F，接著，在基底10上形成圖案化掩模層26。圖案化掩模層26覆蓋堆 疊結構17b的側壁M1、側壁M2以及部分最頂表面S、部分表面S1以及部分表面S2。值得注 意的是，在此實施例中，圖案化掩模層26需同時覆蓋溝槽T1的側壁Ml以及位于側壁Ml上 方的部分最頂表面S、溝槽T2的側壁M2以及位于側壁M2上方的部分最頂表面S與部分表 面Sl〇
[0056] 請參照圖1G，以圖案化掩模層26為掩模，進行蝕刻制作工藝，移除未被圖案化掩 模層26覆蓋的部分復合層16,以形成堆疊結構17c以及溝槽T3。在此步驟中，被移除的部 分復合層16的層數(shù)例如是N/8層（如1層）。堆疊結構17c例如是具有至少一側壁M3以 及至少一表面S3。在一實施例中，表面S3的寬度例如是表面S2的寬度的一半，但本發(fā)明不 限于此。
[0057] 請參照圖1H，移除圖案化掩模層26,以形成至少一階梯結構20以及至少一復合柱 18。在此實施例中，階梯結構20的其中一者例如是由表面S2、側壁M3以及表面S3所構成。 復合柱18的寬度W及高度Η可以相同或不同。在此實施例中，復合柱18例如是包括不同 寬度W及高度Η的復合柱18a、18b、18c。并且，復合柱18的側壁可包括部分側壁M1、部分 側壁M2或部分側壁M3。
[0058] 后續(xù)制造半導體結構100的方法包括于堆疊結構17c的各個表面（如最頂表面S、 表面S1、表面S2以及表面S3)上形成接觸窗（未繪示），進而使得位于各復合層16的元件 (如存儲單元）與其他元件（如字符線、位線等）進行電連接。后續(xù)形成接觸窗及其他元件 的方法應為本領域技術人員所周知，于此不再加以贅述。
[0059] 值得注意的是，上述形成半導體結構100的方法包括對復合層16進行m次圖案化 制作工藝，其中m為1以上的正整數(shù)。當m3 2時，所形成的第m圖案化掩模層例如是覆蓋 第m-Ι次圖案化制作工藝所形成第m-Ι溝槽的側壁。舉例而言，如圖1C所示，圖案化掩模 層24例如是覆蓋溝槽T1的側壁Ml。
[0060] 此外，每進行一次圖案化制作工藝會形成至少一溝槽（如溝槽T1)，且溝槽可由至 少一側壁（如側壁Ml)以及至少一表面（如表面S1)所構成。亦即，每進行一次圖案化制 作工藝會形成至少一側壁以及至少一表面。在一實施例中，每次圖案化制作工藝所形成的 表面的寬度例如是前一次圖案化制作工藝所形成的表面的寬度的一半。舉例而言，表面S2 的寬度例如是表面S1的寬度的一半。然而，在其他實施例中，溝槽的表面S2的寬度可以彼 此不同。
[0061] 在本實施例中，當復合層為N層，N 3 4且N為偶數(shù)，對復合層進行m次圖案化制 作工藝時，每次移除的復合層的層數(shù)L例如是滿足L = N/2m，直到L = 1。舉例而言，當復 合層為8層，且對復合層進行3次圖案化制作工藝時，第一次圖案化制作工藝所移除的復合 層的層數(shù)L為4層；第二次圖案化制作工藝所移除的復合層的層數(shù)L為2層；第3次圖案化 制作工藝所移除的復合層的層數(shù)L為1層。亦即，每次圖案化制作工藝所移除的復合層16 的層數(shù)例如是前一次圖案化制作工藝所移除的復合層16的層數(shù)的一半。
[0062] 如此一來，通過在溝槽的側壁上形成圖案化掩模層并搭配上述圖案化制作工藝， 當復合層16為N層時，則圖案化復合層16所需的光掩模數(shù)至少為η個，其中N f 2n，N 3 4 且N為偶數(shù)，η 3 1且η為整數(shù)。舉例而言，在此實施例中，復合層16為8層，則圖案化復 合層16所需的光掩模數(shù)至少為3個。也就是說，欲形成如圖1Η中的半導體結構100至少 需要進行3次的圖案化制作工藝，與現(xiàn)有需要進行8次的圖案化制作工藝相比，可大幅簡化 圖案化制作工藝的次數(shù)。
[0063] 通過上述實施方式可完成本發(fā)明所提出的半導體結構100。接著，在下文中，將參 照圖1Η對本發(fā)明一實施方式提出的半導體結構100的結構進行說明。
[0064] 首先，請再次參照圖1Η，半導體結構100包括基底10、多個復合層16以及至少一 復合柱18?；?0包括第一區(qū)102以及第二區(qū)104。多個復合層16位于基底10上，且可 形成堆疊結構17c。復合層16包括材料層12、14。各復合層16包括至少一裸露表面以及 至少一側壁。裸露表面可包括最頂表面S、表面S1、表面S2以及表面S3。側壁可包括側壁 M1、側壁M2以及側壁M3。上述裸露表面以及側壁可形成至少一階梯結構20。換言之，堆疊 結構17c例如是包括多個階梯結構20。復合柱18位于復合層16的裸露表面上，并且，復合 柱18的側壁例如是與復合層16的側壁相連。也就是說，復合柱18實質上位于復合層16 的裸露表面的邊緣區(qū)。半導體結構100中各構件的材料、形成方法與功效已于上述實施方 式中進行詳盡地說明，故于此不再贅述。
[0065] 值得一提的是，由于本發(fā)明提出具有階梯結構以及復合柱的半導體結構，除了可 使位于各復合層的元件容易與其他元件進行連接之外，還可在形成階梯結構的光刻制作工 藝中，提供疊對對準的制作工藝裕度。
[0066] 此外，上述形成半導體結構100的方法例如是在基底10的第二區(qū)104上形成階梯 結構20以及復合柱18,但本發(fā)明不限于此。在其他實施例中，也可于基底10的第一區(qū)102 上形成階梯結構20以及復合柱18,如下所述。
[0067] 圖2A至圖2E是依照本發(fā)明的另一實施例所繪示的半導體結構200的制造流程剖 視圖。
[0068] 請參照圖2A，在基底10上形成堆疊結構27a以及溝槽T1之后，再于堆疊結構27a 上形成圖案化掩模層34。堆疊結構27a例如是具有位于基底10的第二區(qū)104的側壁Ml以 及表面S1。值得注意的是，圖案化掩模層34除了覆蓋溝槽T1的側壁Ml以及部分表面S1 之外，還覆蓋側壁Ml上方的部分最頂表面S，以裸露出第一區(qū)102上的部分最頂表面S。
[0069] 請參照圖2B，接著，以圖案化掩模層34為掩模，進行蝕刻制作工藝，移除未被圖案 化掩模層34覆蓋的部分復合層16,以形成堆疊結構27b以及溝槽T2。堆疊結構27b例如 是具有至少一側壁M2以及至少一表面S2,其中側壁M2以及表面S2可位于基底10的第一 區(qū)102或第二區(qū)104。在此實施例中，第一區(qū)102及第二區(qū)104分別具有側壁M2以及表面 S2。溝槽T2例如是由側壁M2以及表面S2所構成的開口。
[0070] 請參照圖2C，在基底10上形成圖案化掩模層36。圖案化掩模層36覆蓋溝槽T1 的側壁M1、溝槽T2的側壁M2以及部分表面S1、部分表面S2,以裸露出第一區(qū)102的部分最 頂表面S以及部分表面S2、第二區(qū)104的部分表面S1以及部分表面S2。
[0071] 請參照圖2D，以圖案化掩模層36為掩模，進行蝕刻制作工藝，移除未被圖案化掩 模層36覆蓋的部分復合層16,以形成堆疊結構27c以及溝槽T3。堆疊結構27c例如是具 有至少一側壁M3以及至少一表面S3,其中側壁M3以及表面S3分別位于基底10的第一區(qū) 102及第二區(qū)104。溝槽T3可以是由側壁M3以及表面S3所構成的開口；或者，溝槽T3可 以是由兩個側壁M3以及表面S3所構成的凹槽。
[0072] 請參照圖2E，移除圖案化掩模層36,以于基底10上形成至少一階梯結構20a、20b 以及至少一復合柱18a、18b。在此實施例中，階梯結構20a、20b分別位于基底10的第一區(qū) 102以及第二區(qū)104,且階梯結構20a、20b的高度分別沿相反的方向降低。舉例而言，階梯 結構20a的高度沿第一方向D1降低，階梯結構20b的高度沿第二方向D2降低。第一方向 D1與第二方向D2相反。復合柱18a、18b例如是分別位于基底10的第一區(qū)102以及第二區(qū) 104中的至少一裸露表面（如表面S3)上。
[0073] 值得注意的是，在上述半導體結構200中，由于基底10的第一區(qū)102以及第二區(qū) 104上分別具有階梯結構20a、20b以及復合柱18a、18b，如此一來除了使得位于各復合層16 的元件容易與其他元件進行連接，還可在有限的單位面積內，達到高密度以及高效能的目 標。
[0074] 此外，上述半導體結構100、200例如是舉例說明，不用以限定本發(fā)明。也就是說， 利用本發(fā)明提供的半導體結構的制造方法也可形成其他半導體結構。當復合層的層數(shù)例如 是N層，且圖案化復合層所需的光掩模數(shù)至少為η個，其中N f 2n，如此一來可形成2n-l種 不同的半導體結構，其中N例如是偶數(shù)且N 3 4, η 3 1且η為整數(shù)。舉例而言，當復合層 的層數(shù)分別為8、16、32層時，利用本發(fā)明的制造方法可分別形成4、8、16種不同的半導體結 構。
[0075] 表1以8層復合層為例，列出當選擇性地對基底10的第一區(qū)102或第二區(qū)104上 的復合層進行圖案化制作工藝，以在裸露新的側壁及表面時，所形成最終半導體結構的態(tài) 樣，以及不同半導體結構中所包括復合柱的個數(shù)及高度。在表1中，I表示第一區(qū)、II表示 第二區(qū)，且復合柱的高度以復合層的層數(shù)來表示。
[0076] 表 1
[0077]
[0078] 在表1中，如前文所述，由于復合層的層數(shù)為8層，則可形成復合柱的個數(shù)最多為3 個。舉例而言，態(tài)樣1的半導體結構例如是如圖1H所示，三次圖案化制作工藝都于基底10 的第二區(qū)104上進行，以形成如復合柱18a、18b、18c。并且，復合柱18a、18b、18c中的高度 Η可為3層或1層復合層的高度。
[0079] 另外，態(tài)樣4的半導體結構例如是如圖2Ε所示，其中包括分別于基底10的第一區(qū) 102以及第二區(qū)104進行圖案化制作工藝，以于第一區(qū)102以及第二區(qū)104上形成階梯結構 20a、20b以及復合柱18a、18b，其中復合柱18a、18b中的高度Η例如是1層復合層的高度。
[0080] 然而，在其他實施例中，即使于基底10的第一區(qū)102以及第二區(qū)104上分別進行 圖案化制作工藝，所形成的階梯結構20或復合柱18也可以是僅位于第一區(qū)102或第二區(qū) 104上，如下所述。
[0081] 圖3至圖4分別是依照本發(fā)明的又一實施例所繪示的半導體結構的剖視圖。
[0082] 請同時參照表1、圖3以及圖4,表1中的態(tài)樣2例如是以圖3的半導體結構300表 示，態(tài)樣3例如是以圖4的半導體結構400表示。在半導體結構300、400中，復合柱18的 個數(shù)都為2個，但由于圖案化制作工藝的步驟不同，因此所形成復合柱18的形狀以及高度 也不同。上述半導體結構100、200、300、400為舉例說明，不用以限定本發(fā)明。本發(fā)明所屬
技術領域中具有通常知識者可依所需自行調整復合柱18的形狀、個數(shù)、寬度、高度以及階 梯結構20所在位置。
[0083] 圖5至圖12分別是依照本發(fā)明的再一實施例所繪示的半導體結構的剖視圖。在 此實施例中，復合層的層數(shù)以16層為例，并于下表2中列出所形成最終半導體結構的態(tài)樣。 在表2中，I表示第一區(qū)、II表示第二區(qū)，且復合柱的高度以復合層的層數(shù)來表示。
[0084] 表 2
[0085]
[0086] 表2中的態(tài)樣1至態(tài)樣8分別如圖5至圖12的半導體結構500a_500h所示。值 得注意的是，如前文所述，當復合層16的層數(shù)N為16層，則復合柱18的個數(shù)X至多可為7 個，且形成半導體結構500a-500h所需的光掩模數(shù)η至少為4個，即需要進行4次圖案化制 作工藝，如此一來可形成8種不同的半導體結構，如圖5至圖12所示。
[0087] 請同時參照表2以及圖5,態(tài)樣1的半導體結構500a例如是于基底10的第二區(qū) 104上進行四次圖案化制作工藝，以形成7個復合柱18。并且，復合柱18的高度Η最高可 為7層復合層16的高度。
[0088] 請同時參照表2以及圖6、圖7、圖8,態(tài)樣2至態(tài)樣4的半導體結構500b、500c、 500d例如是分別于基底10的第一區(qū)102以及第二區(qū)104進行圖案化制作工藝，以形成6個 復合柱18。并且，復合柱18的高度Η最高可為7層復合層16的高度。
[0089] 請同時參照表2以及圖9至圖12,態(tài)樣5至態(tài)樣8的半導體結構500e、500f、500g、 500h例如是分別于基底10的第一區(qū)102以及第二區(qū)104進行圖案化制作工藝，以形成6個 復合柱18。并且，復合柱18的高度Η最高可為3層復合層16的高度。
[0090] 綜上所述，在上述本發(fā)明的半導體結構的制造方法中，通過在溝槽的側壁及復合 層的表面上覆蓋圖案化掩模層，以利后續(xù)制作工藝同時形成階梯結構以及復合柱。并且，每 次圖案化制作工藝所移除的復合層的層數(shù)為前一次的一半。如此一來，與現(xiàn)有的制作工藝 相比，在制造相同層數(shù)的階梯結構時，可大幅簡化圖案化制作工藝的次數(shù)，進而達到降低制 造成本及提升產能的目標。并且，上述制造方法可同時形成具有階梯結構以及復合柱的半 導體結構，除了可使位于各復合層的元件容易與其他元件進行連接之外，還可在形成階梯 結構的光刻制作工藝中，提供疊對對準的制作工藝裕度。
[0091] 雖然結合以上實施例公開了本發(fā)明，然而其并非用以限定本發(fā)明，任何所屬技術 領域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內，可作些許的更動與潤飾，故本發(fā) 明的保護范圍應當以附上的權利要求所界定的為準。
【主權項】
1. 一種半導體結構，包括： 基底，該基底包括第一區(qū)以及第二區(qū)； 多層復合層，位于該基底上，各該復合層包括至少一裸露表面以及至少一側壁，該些裸 露表面以及該些側壁形成至少一階梯結構；以及 至少一復合柱，位于各該復合層的該至少一裸露表面上。2. 如權利要求1所述的半導體結構，其中該至少一復合柱的高度大于等于各該復合層 的高度。3. 如權利要求1所述的半導體結構，其中該些復合層為N層，該至少一復合柱的個數(shù)為 X個，其中X蘭Ν/2-1，Ν3 4且N為偶數(shù)、X3 1且X為整數(shù)。4. 如權利要求1所述的半導體結構，其中該至少一階梯結構分別位于該基底的該第一 區(qū)以及該第二區(qū)，且各該階梯結構的高度分別沿相反的方向降低。5. 如權利要求1所述的半導體結構，其中該至少一復合柱位于該基底的該第一區(qū)或該 第二區(qū)的各該復合層的該至少一裸露表面上。6. 如權利要求1所述的半導體結構，其中該至少一復合柱的側壁與各該復合層的該至 少一側壁中的一者相連。7. 如權利要求1所述的半導體結構，其中各該復合層至少包括兩個材料層，該些材料 層包括導體層、半導體層、介電層或其組合。8. -種半導體結構的制造方法，包括： 提供一基底，該基底包括第一區(qū)以及第二區(qū)； 在該基底上形成多層復合層；以及 對該些復合層進行m次圖案化制作工藝，m為1以上的正整數(shù)，以在該基底上形成至少 一階梯結構以及至少一復合柱， 其中m 3 2次的圖案化制作工藝，包括： 形成一第m圖案化掩模層，該第m圖案化掩模層覆蓋一第m-Ι次圖案化制作工藝所形 成至少一第m-Ι溝槽的側壁； 以該第m圖案化掩模層為掩模，移除部分該些復合層，以形成至少一第m溝槽；以及 移除該第m圖案化掩模層， 其中該至少一階梯結構包括至少一裸露表面，且該至少一復合柱分別位于該至少一階 梯結構的該至少一裸露表面上。9. 如權利要求8所述的半導體結構的制造方法，其中該些復合層為N層，N 3 4且N為 偶數(shù)，對該些復合層進行m次圖案化制作工藝時，移除的該些復合層的層數(shù)L滿足下式，直 到 L = 1 : L = N/2m。10. 如權利要求8所述的半導體結構的制造方法，其中對該些復合層進行m次圖案化制 作工藝的方法包括： 在該基底上形成一第一圖案化掩模層，該第一圖案化掩模層覆蓋部分該些復合層； 移除未被該第一圖案化掩模層覆蓋的部分該些復合層，以形成一第一溝槽； 移除該第一圖案化掩模層； 在該基底上形成一第二圖案化掩模層，該第二圖案化掩模層覆蓋該第一溝槽的側壁； 移除未被該第二圖案化掩模層覆蓋的部分該些復合層，以形成至少一第二溝槽；以及 移除該第二圖案化掩模層，以于該基底上形成該至少一階梯結構以及該至少一復合 柱。11. 如權利要求10所述的半導體結構的制造方法，其中該些復合層具有一最頂表面， 且該第二圖案化掩模層同時覆蓋該第一溝槽的側壁以及位于該第一溝槽的側壁上方的部 分該最頂表面。12. 如權利要求8所述的半導體結構的制造方法，其中該至少一復合柱的側壁包括部 分該至少一第m-1溝槽的側壁或部分該至少一第m溝槽的側壁。13. 如權利要求8所述的半導體結構的制造方法，其中于該基底上形成該至少一階梯 結構的方法包括分別于該基底的該第一區(qū)以及該第二區(qū)上形成該至少一階梯結構，且各該 階梯結構的高度分別沿相反的方向降低。14. 如權利要求8所述的半導體結構的制造方法，還包括分別于該基底的該第一區(qū)以 及該第二區(qū)上形成該至少一復合柱。15. 如權利要求8所述的半導體結構的制造方法，其中該至少一復合柱的高度大于等 于各該復合層的高度。16. 如權利要求8所述的半導體結構的制造方法，其中該些復合層為N層，該至少一復 合柱的個數(shù)為X個，X蘭N/2-1，N蘭4且N為偶數(shù)、X蘭1且X為整數(shù)。
【文檔編號】H01L27/115GK105990364SQ201510081570
【公開日】2016年10月5日
【申請日】2015年2月15日
【發(fā)明人】吳昕珉, 朱建隆, 陳俊宏, 邱達乾
【申請人】力晶科技股份有限公司