具有rom單元的非易失性存儲器單元陣列的制作方法
【專利摘要】本發(fā)明公開了一種存儲器裝置，其包括多個ROM單元以及在所述多個ROM單元上面延伸的導電線，其中每一個ROM單元具有：形成在襯底中的間隔開的源極區(qū)和漏極區(qū)，所述源極區(qū)和漏極區(qū)兩者間設有溝道區(qū)；第一柵極，其設置在所述溝道區(qū)的第一部分上面并與之絕緣；第二柵極，其設置在所述溝道區(qū)的第二部分上面并與之絕緣。所述導電線電耦接到所述ROM單元的第一子組的所述漏極區(qū)，并且不電耦接到所述ROM單元的第二子組的所述漏極區(qū)。另選地，所述ROM單元的第一子組在所述溝道區(qū)中各自包括較高電壓閾值的植入物區(qū)，而所述ROM單元的第二子組在所述溝道區(qū)中各自缺少任何較高電壓閾值的植入物區(qū)。
【專利說明】
具有ROM單元的非易失性存儲器單元陣列
技術領域
[0001]本發(fā)明涉及非易失性存儲器單元陣列，并且更具體地講，涉及包括只讀存儲器單元的此類陣列。
【背景技術】
[0002]分離柵極非易失性存儲器裝置是本領域中眾所周知的。例如，美國專利6，747，310和7，927，994公開了一種分離柵極非易失性存儲器(NVM)單元，這兩個美國專利出于所有目的以引用方式并入本文中。圖1示出形成在半導體襯底12上的此類常規(guī)分離柵極存儲器單元10的示例。源極區(qū)14和漏極區(qū)16形成為硅襯底12中的擴散區(qū)，并且兩者間限定了溝道區(qū)18。每一個存儲器單元10包括四個導電柵極:浮柵20，其設置在溝道區(qū)18的第一部分和源極區(qū)14的一部分上面并與之絕緣；控制柵22，其設置在浮柵20上面并且通過絕緣層23與浮柵20絕緣；擦除柵24，其設置在源極區(qū)14上面并與之絕緣；以及選擇柵26 (通常稱為字線柵)，其設置在溝道區(qū)18的第二部分上面并與之絕緣。導電觸點28將漏極區(qū)16電連接到導電位線30，從而電連接到存儲器單元10的列中的所有漏極區(qū)。存儲器單元10成對形成，所述單元對共享公共源極區(qū)14和擦除柵24。相鄰的存儲器單元對共享公共漏極區(qū)16和導電觸點28。通常，這些存儲器單元對形成在存儲器單元10的行和列組成的陣列中。
[0003]通過將電子注入到浮柵20上來對存儲器單元10編程。帶負電的浮柵20導致下面的溝道區(qū)18的導電性減小或為零，將此讀為“O”狀態(tài)。存儲器單元10通過將電子從浮柵20去除來被擦除，這允許下面的溝道區(qū)在對應選擇柵26和控制柵22升高到其讀取電壓電位時導電。將此讀為“I”狀態(tài)。存儲器單元10可被反復編程、擦除和再編程。
[0004]存在這樣一些應用，其中只讀存儲器(ROM)與NVM陣列形成在同一芯片上。ROM包括僅可被編程一次并且此后無法擦除或再編程的存儲器單元。ROM與NVM陣列形成在同一芯片上以提供不能更改的代碼。對于許多此類應用來說，該代碼需要很安全(即，一旦編程，用戶或黑客應不能夠?qū)ζ溥M行更改或侵入)。NVM單元不適于存儲這種安全代碼，因為用戶可能不慎在此安全代碼上進行代碼編程，或者此安全代碼可能會被不懷好意的黑客侵入。一種解決方案是提供與NVM陣列分離但與NVM陣列在同一芯片上的專用ROM結構。然而，這種專用結構容易識別，并且因此遭受同樣的侵入威脅。此外，形成專用ROM結構需要關于NVM陣列的單獨處理和掩膜步驟，這會提高芯片制造的復雜度和成本。
[0005]需要在與NVM相同的芯片上實施R0M，同時還是安全的并且不需要過多的制造加工。

【發(fā)明內(nèi)容】

[0006]利用一種存儲器裝置解決了上述問題和需求，該存儲器裝置包括多個ROM單元以及在該多個ROM單元上面延伸的導電線，其中每一個ROM單元具有:形成在襯底中的間隔開的源極區(qū)和漏極區(qū)，其兩者間設有溝道區(qū)；第一柵極，其設置在溝道區(qū)的第一部分上面并與之絕緣；第二柵極，其設置在溝道區(qū)的第二部分上面并與之絕緣。所述導電線電耦接到所述多個ROM單元的第一子組的漏極區(qū)，并且不電耦接到所述多個ROM單元的第二子組的漏極區(qū)。
[0007]—種包括多個ROM單元的存儲器裝置，其中每一個ROM單元具有:形成在襯底中的間隔開的源極區(qū)和漏極區(qū)，其兩者間設有溝道區(qū)；第一柵極，其設置在溝道區(qū)的第一部分上面并與之絕緣；以及第二柵極，其設置在溝道區(qū)的第二部分上面并與之絕緣。對于所述多個ROM單元的第一子組中的每一個，ROM單元在溝道區(qū)中包括較高電壓閾值的植入物區(qū)，并且對于所述多個ROM單元的第二子組中的每一個，ROM單元在溝道區(qū)中缺少任何較高電壓閾值的植入物區(qū)。
[0008]通過查看說明書、權利要求和附圖，本發(fā)明的其它對象和特征將變得顯而易見。
【附圖說明】
[0009]圖1是常規(guī)非易失性存儲器單元的側(cè)視橫截面圖。
[0010]圖2是ROM單元的側(cè)視橫截面圖，其顯示ROM單元借助完整的位線觸點被編程。
[0011]圖3是ROM單元的側(cè)視橫截面圖，其顯示ROM單元借助缺失的位線觸點被編程。
[0012]圖4-9是本發(fā)明的ROM單元的另選實施例的側(cè)視橫截面圖。
【具體實施方式】
[0013]本發(fā)明是這樣一種技術，其使用與NVM單元相同的基礎結構將ROM集成在非易失性存儲器(NVM)陣列內(nèi)，使得潛在黑客不容易從NVM陣列中分辨出或識別出ROM。該技術容易制造，因為它易于對該陣列內(nèi)的現(xiàn)有存儲器單元實施改變。
[0014]圖2示出ROM單元40a、40b、40c和40d，其可嵌入到上述NVM單元10的陣列中的任何位置。每一個ROM單元具有與上述存儲器單元10相同的部件，不同的是省略了絕緣層23以使得浮柵20和控制柵22整體形成為單個控制柵42 (即無浮柵)。另外，每一個ROM單元并不與相鄰ROM單元共享漏極區(qū)16或觸點28，而是每一個ROM單元具有其自己的漏極區(qū)16和觸點28。最后，偽柵44形成在相鄰ROM單元的漏極區(qū)16之間。
[0015]以ROM單元40b為例，當該單元的柵極42和26升高到其讀取電壓電位時，溝道區(qū)18b將始終在源極14和漏極16b之間呈現(xiàn)導電性，將此讀為“I”狀態(tài)。因此，ROM單元40b將依據(jù)檢測到電流從源極區(qū)14流過溝道區(qū)18b、漏極16b、漏極觸點28b并且流到位線30而始終讀為“I”狀態(tài)。此“I”狀態(tài)在制造時確定并固定(即，以后不可改變)。與此相反，如果期望ROM單元40b始終讀為“O”狀態(tài)，則其將被制造為具有圖3所示的構造，其與圖2所示的構造相同，不同的是在制造過程中省略了漏極觸點28b。當ROM單元40b的柵極42和26升高到其讀取電壓電位時，溝道區(qū)18b將始終在源極14和漏極16b之間呈現(xiàn)導電性，但是此導電性因在漏極16b和位線30之間缺少任何觸點而遭到破壞。因此，具有此構造的ROM單元40b將始終讀為“O”狀態(tài)(即，在源極區(qū)14和位線30之間未檢測到電流)。為確保沒有漏電流到達相鄰ROM單元40c的相鄰位線16c和位線觸點28c，偽柵44保持在零伏特(或小于閾下電壓的正電壓或負電壓)以確保柵極44下面的硅不導電。因此，如圖3所示，ROM單元40b將始終讀為“O”狀態(tài)，而ROM單元40c (其具有位線觸點28c)將始終讀為“I”狀態(tài)。換句話講，ROM單元40的編程狀態(tài)是由制造期間包括還是不包括對應的位線觸點28來決定。
[0016]圖2和圖3的ROM單元構造具有很多優(yōu)點。首先，任何給定ROM單元的位狀態(tài)“ I ”或“O”是在制造期間通過形成或不形成該單元的位線觸點28來設置。該位狀態(tài)隨后無法改變。此外，由于該ROM單元結構與非易失性存儲器單元如此類似，因此這些ROM單元可容易地與非易失性存儲器單元陣列同時制造(即，極類似的工藝流程，僅有一個額外掩膜步驟)。優(yōu)選地，用來形成ROM和NVM單元的觸點28的掩膜步驟決定了哪些ROM單元將包括觸點28以及哪些ROM單元將不包括觸點28。ROM單元40可形成為與存儲器單元10的NVM陣列相鄰或甚至形成在該NVM陣列的內(nèi)部。另外，由于ROM單元40與NVM單元10如此類似，因此當這兩種類型的單元形成在同一陣列中時，將很難區(qū)分它們，從而給侵入造成困難。
[0017]圖4示出另選實施例，其中ROM單元40在設計中甚至更靠近NVM單元10。特別地，在該實施例中，絕緣層23被保持以使得每一個ROM單元40包括分開的浮柵20和控制柵22。在此構造中，通過將控制柵22升高到足夠高的電壓以使得通過電壓耦合到浮柵20，使浮柵20下面的溝道區(qū)具有導電性，來讀取ROM單元40。如圖4所示，ROM單元40b將讀為“O”狀態(tài)(因為缺失觸點28)，并且ROM單元40c將讀為“I”狀態(tài)(因為存在觸點28c)。
[0018]圖5示出另一個另選實施例，其與圖4相同，不同的是在層23中形成孔以使得控制柵22的一部分與浮柵20電接觸。
[0019]圖6示出另一個另選實施例，其與圖2和圖3相同，不同的是不是通過省略漏極觸點28b來將ROM單元40b編程為處于“O”狀態(tài)，而是可在漏極16b上面形成絕緣層48以使得觸點28b不與漏極16b電接觸。此相同技術可在圖4和圖5的實施例中實施。可通過將絕緣層48形成在所有漏極區(qū)16上面，然后經(jīng)過將絕緣層48從要處于“I”狀態(tài)的那些ROM單元的漏極區(qū)16選擇性地去除的掩膜和蝕刻工藝，來選擇性地形成絕緣層48。
[0020]圖7示出又一個另選實施例，其中通過選擇性襯底植入而不是選擇性位線觸點形成來對ROM單元編程。該實施例類似于圖4所示的實施例，不同的是沒有偽柵44，并且相鄰存儲器單元共享公共漏極16和位線觸點28 (與NVM單元構造相似)。不是基于位線觸點28的存在與否來對ROM單元編程，而是根據(jù)溝道區(qū)植入的存在與否來對ROM單元編程。特別地，如圖所示，ROM單元40c在溝道區(qū)18c中包括較高閾值電壓植入物區(qū)50。相對于無植入物50的溝道區(qū)，植入物區(qū)50具有使得溝道18c導電所需的更高閾值電壓(Vt)。植入物區(qū)50的閾值電壓Vt大于施加到選擇柵26和控制柵46的讀取電壓。因此，在ROM單元40c的讀取操作期間，當讀取電壓施加到選擇柵26c和控制柵42c時，溝道區(qū)18c將因植入物區(qū)50而不導電，從而指示ROM單元40c是被構造為“O”狀態(tài)。與此相反，在ROM單元40b的讀取操作期間，將選擇柵26b和控制柵42b升高到其讀取電位導致電流流過溝道區(qū)18b，從而指示ROM單元40b是被構造為“I”狀態(tài)。植入物區(qū)50可設置在選擇柵26下面、設置在控制柵42下面，或至少部分地設置在兩者下面，如圖所示。優(yōu)選地，植入物區(qū)50從源極區(qū)14朝向漏極區(qū)16延伸，但并不一直延伸到漏極區(qū)16以提高擊穿電壓并降低結電容。由于ROM編程是通過襯底植入來實施，因此難以通過逆向工程來檢測經(jīng)編程的代碼。俯視圖結構與NVM單元結構的俯視圖結構完全相同，因此極難辨識這些ROM單元的具體位置。
[0021]圖8示出又一個另選實施例，其類似于圖7的實施例，不同的是絕緣層23被保持以使得每一個ROM單元40包括分開的浮柵20和控制柵22。在層23中形成孔以使得控制柵22的一部分與浮柵20電接觸。
[0022]圖9示出又一個另選實施例，其類似于圖7的實施例，不同的是絕緣層23被保持以使得每一個ROM單元40包括彼此絕緣的分開的浮柵20和控制柵22。此外，植入物區(qū)50僅形成在選擇柵26下面(并且不形成在浮柵20下面)。在此構造中，浮置單元20保持未編程(即，其上未注入電子)以使得浮柵20下面的溝道區(qū)具有導電性。因此，在ROM單元40c的讀取操作期間，當讀取電壓施加到選擇柵26c時，溝道區(qū)18c將因植入物區(qū)50而不導電，從而指示ROM單元40c是被構造為“O”狀態(tài)。與此相反，在ROM單元40b的讀取操作期間，將選擇柵26b升高到其讀取電位導致電流流過溝道區(qū)18b，從而指示ROM單元40b是被構造為“I”狀態(tài)。
[0023]應當理解，本發(fā)明并不限于上文所述和本文中示出的實施例，而是包含屬于所附權利要求范圍內(nèi)的任何和所有變型形式。例如，在本文中提及本發(fā)明并不旨在限制任何權利要求或權利要求術語的范圍，而是僅涉及可由所述權利要求中的一項或多項涵蓋的一個或多個特征。上文所述的材料、過程和數(shù)值示例僅具有示例性，而且不應視為限制權利要求。本領域的技術人員應當理解，源極區(qū)和漏極區(qū)可互換。最后，材料的單個層可形成為此材料或類似材料的多個層，反之亦然。
[0024]應該指出的是，如本文所用，術語“在…上面”和“在…上”兩者都包含性地包括“直接在…上”(兩者間未設置中間材料、元件或空間)和“間接在…上”(兩者間設置有中間材料、元件或空間)。同樣，術語“相鄰”包括“直接相鄰”(兩者間未設置中間材料、元件或空間)和“間接相鄰”(兩者間設置有中間材料、元件或空間)，“安裝到”包括“直接安裝至IJ”(兩者間未設置中間材料、元件或空間)和“間接安裝到”(兩者間設置有中間材料、元件或空間)，并且“電耦接”包括“直接電耦接到”(兩者間沒有將這些元件電連接在一起的中間材料或元件)和“間接電耦接到”(兩者間設有將這些元件電連接在一起的中間材料或元件)。例如，“在襯底上面”形成元件可包括在元件和襯底兩者間沒有中間材料/元件的情況下將元件直接形成在襯底上，以及在兩者間設有一個或多個中間材料/元件的情況下將元件間接形成在襯底上。
【主權項】
1.一種存儲器裝置，包括: 半導體襯底； 多個ROM單元，其中所述ROM單元中的每一個包括: 形成在所述襯底中的間隔開的源極區(qū)和漏極區(qū)，所述源極區(qū)和漏極區(qū)兩者間設有溝道區(qū)， 第一柵極，其設置在所述溝道區(qū)的第一部分上面并與之絕緣， 第二柵極，其設置在所述溝道區(qū)的第二部分上面并與之絕緣， 導電線，其在所述多個ROM單元上面延伸； 其中所述導電線電耦接到所述多個ROM單元的第一子組的所述漏極區(qū)，并且不電耦接到所述多個ROM單元的第二子組的所述漏極區(qū)。2.根據(jù)權利要求1所述的存儲器裝置，還包括: 多個NVM單元，其中所述NVM單元中的每一個包括: 形成在所述襯底中的間隔開的第二源極區(qū)和第二漏極區(qū)，所述第二源極區(qū)和第二漏極區(qū)兩者間設有第二溝道區(qū)， 浮柵，其設置在所述第二溝道區(qū)的第一部分上面并與之絕緣， 選擇柵，其設置在所述溝道區(qū)的第二部分上面并與之絕緣。3.根據(jù)權利要求2所述的存儲器裝置，其中所述NVM單元中的每一個還包括: 控制柵，其設置在所述浮柵上面并與之絕緣；以及 擦除柵，其設置在所述第二源極區(qū)上面并與之絕緣。4.根據(jù)權利要求2所述的存儲器裝置，其中所述多個ROM單元的所述第一子組的所述漏極區(qū)中的每一個通過從所述漏極區(qū)延伸到所述導電線的導電觸點電耦接到所述導電線。5.根據(jù)權利要求4所述的存儲器裝置，其中所述多個ROM單元的所述第二子組中的每一個缺少從所述漏極區(qū)延伸到所述導電線的任何導電觸點。6.根據(jù)權利要求2所述的存儲器裝置，還包括: 多個偽柵，其設置在所述襯底上面并與之絕緣，其中所述偽柵中的每一個設置在所述漏極區(qū)中的兩個之間。7.根據(jù)權利要求2所述的存儲器裝置，其中所述ROM單元中的每一個還包括: 第三柵極，其設置在所述第一柵極上面并與之絕緣。8.根據(jù)權利要求2所述的存儲器裝置，其中所述ROM單元中的每一個還包括: 第三柵極，其設置在所述第一柵極上面并且電耦接到所述第一柵極。9.根據(jù)權利要求4所述的存儲器裝置，其中所述多個ROM單元的所述第二子組中的每一個還包括: 絕緣材料層，其設置在所述漏極區(qū)上；以及 導電觸點，其在所述絕緣材料層和所述導電線之間延伸。10.一種存儲器裝置，包括: 半導體襯底； 多個ROM單元，其中所述ROM單元中的每一個包括: 形成在所述襯底中的間隔開的源極區(qū)和漏極區(qū)，所述源極區(qū)和漏極區(qū)兩者間設有溝道區(qū)， 第一柵極，其設置在所述溝道區(qū)的第一部分上面并與之絕緣， 第二柵極，其設置在所述溝道區(qū)的第二部分上面并與之絕緣， 其中對于所述多個ROM單元的第一子組中的每一個，所述ROM單元在所述溝道區(qū)中包括較高電壓閾值的植入物區(qū)；并且 其中對于所述多個ROM單元的第二子組中的每一個，所述ROM單元在所述溝道區(qū)中缺少任何較高電壓閾值的植入物區(qū)。11.根據(jù)權利要求10所述的存儲器裝置，還包括: 多個NVM單元，其中所述NVM單元中的每一個包括: 形成在所述襯底中的間隔開的第二源極區(qū)和第二漏極區(qū)，所述第二源極區(qū)和第二漏極區(qū)兩者間設有第二溝道區(qū)， 浮柵，其設置在所述第二溝道區(qū)的第一部分上面并與之絕緣， 選擇柵，其設置在所述溝道區(qū)的第二部分上面并與之絕緣。12.根據(jù)權利要求11所述的存儲器裝置，其中所述NVM單元中的每一個還包括: 控制柵，其設置在所述浮柵上面并與之絕緣；以及 擦除柵，其設置在所述第二源極區(qū)上面并與之絕緣。13.根據(jù)權利要求11所述的存儲器裝置，其中對于所述多個ROM單元的所述第一子組中的每一個，所述較高電壓閾值植入物區(qū)從所述源極區(qū)朝向所述漏極區(qū)延伸但未到達所述漏極區(qū)。14.根據(jù)權利要求11所述的存儲器裝置，其中所述ROM單元中的每一個還包括: 第三柵極，其設置在所述第一柵極上面并且電耦接到所述第一柵極。15.根據(jù)權利要求11所述的存儲器裝置，其中所述ROM單元中的每一個還包括: 第三柵極，其設置在所述第一柵極上面并與之絕緣。16.根據(jù)權利要求15所述的存儲器裝置，其中對于所述多個ROM單元的所述第二子組中的每一個，所述較高電壓閾值植入物區(qū)設置在所述第二柵極下面。
【文檔編號】H01L27/115GK105990367SQ201510089866
【公開日】2016年10月5日
【申請日】2015年2月27日
【發(fā)明人】J.金, V.蒂瓦里, N.杜, X.劉, 錢曉州, 白寧, 余啟文
【申請人】硅存儲技術公司