集成電路器件及其制造方法
【專利摘要】本發(fā)明提供了一種集成電路器件，該集成電路器件包括：襯底；第一鰭式有源區(qū)域和第二鰭式有源區(qū)域，它們在襯底上在第一方向上延伸；襯底上的第一柵線和第二柵線，它們在與第一方向交叉的第二方向上延伸；以及第一接觸結(jié)構(gòu)和第二接觸結(jié)構(gòu)。第一柵線和第二柵線分別與第一鰭式有源區(qū)域和第二鰭式有源區(qū)域交叉。第一接觸結(jié)構(gòu)位于第一柵線一側(cè)的第一鰭式有源區(qū)域上并且接觸第一柵線。第二接觸結(jié)構(gòu)位于第二柵線一側(cè)的第二鰭式有源區(qū)域上。第一接觸結(jié)構(gòu)包括包含金屬硅化物的第一下接觸部分以及第一下接觸部分上的第一上接觸部分。第二接觸結(jié)構(gòu)包括包含金屬硅化物的第二下接觸部分以及第二下接觸部分上的第二上接觸部分。
【專利說明】
集成電路器件及其制造方法
[0001] 相關(guān)申請的交叉引用
[0002] 本申請要求于2015年3月25日在韓國知識產(chǎn)權(quán)局提交的韓國專利申請No. 10-2015-0041644的優(yōu)先權(quán)，該申請的公開以引用方式全文并入本文中。
技術(shù)領(lǐng)域
[0003] 本公開涉及一種集成電路器件和/或其制造方法，并且更具體地說，涉及一種包括 鰭場效應(yīng)晶體管(FinFET)的集成電路器件和/或其制造方法。
【背景技術(shù)】
[0004] 對于高速電子裝置而言，已經(jīng)使電子裝置中的半導(dǎo)體器件小型化。提出FinFET作 為半導(dǎo)體小型化技術(shù)的一個(gè)示例。在FinFET中，柵極可形成在從襯底突出的鰭上，以使得鰭 用作三維溝道。

【發(fā)明內(nèi)容】

[0005] 本公開涉及一種具有提高的集成密度和性能的集成電路器件。
[0006] 本公開涉及一種制造集成電路器件的方法。
[0007] 根據(jù)示例實(shí)施例，一種集成電路器件包括襯底、在襯底上彼此間隔開的第一鰭式 有源區(qū)域和第二鰭式有源區(qū)域、襯底上的第一柵線和第二柵線、第一鰭式有源區(qū)域上的第 一接觸結(jié)構(gòu)以及第二鰭式有源區(qū)域上的第二接觸結(jié)構(gòu)。第一鰭式有源區(qū)域和第二鰭式有源 區(qū)域在第一方向上延伸。第一柵線和第二柵線在與第一方向交叉的第二方向上延伸。第一 柵線和第二柵線分別與第一鰭式有源區(qū)域和第二鰭式有源區(qū)域交叉。第一接觸結(jié)構(gòu)在第一 柵線的一側(cè)。第一接觸結(jié)構(gòu)接觸第一柵線。第二接觸結(jié)構(gòu)在第二柵線的一側(cè)。第一接觸結(jié)構(gòu) 包括第一下接觸部分以及位于第一下接觸部分上的第一上接觸部分。第一下接觸部分包括 金屬硅化物。第二接觸結(jié)構(gòu)包括第二下接觸部分以及位于第二下接觸部分上的第二上接觸 部分。第二下接觸部分包括金屬硅化物。
[0008] 在示例實(shí)施例中，第一上接觸部分可接觸第一柵線的上表面。
[0009] 在示例實(shí)施例中，第一下接觸部分可在第二方向上延伸。
[0010] 在示例實(shí)施例中，第一鰭式有源區(qū)域和第二鰭式有源區(qū)域可在垂直于襯底的主表 面的方向上從襯底突出。第一下接觸部分可延伸以覆蓋第一鰭式有源區(qū)域的側(cè)壁和上表 面。第一下接觸部分可延伸以覆蓋第二鰭式有源區(qū)域的側(cè)壁和上表面。
[0011] 在示例實(shí)施例中，第一上接觸部分在第一方向上的寬度可大于第二上接觸部分在 第一方向上的寬度。
[0012] 在示例實(shí)施例中，第一柵線的接觸第一上接觸部分的那部分可為偽柵極。
[0013] 在示例實(shí)施例中，第一柵線的接觸第一上接觸部分的那部分可與第一鰭式有源區(qū) 域的側(cè)壁豎直地重疊。
[0014] 在示例實(shí)施例中，第一上接觸部分可包括第一部分和第二部分。第一上接觸部分 的第一部分可接觸第一下接觸部分。第一上接觸部分的第二部分可從第一部分的一側(cè)向下 突出并且可接觸第一柵線。
[0015] 在示例實(shí)施例中，第一上接觸部分的第二部分的底表面可比第一下接觸部分的上 表面更低。
[0016] 在示例實(shí)施例中，第一下接觸部分的上表面可比第一柵線的上表面更高。
[0017] 在示例實(shí)施例中，第一接觸結(jié)構(gòu)還可包括包圍第一下接觸部分的側(cè)壁和底表面的 第一下阻擋層。第二接觸結(jié)構(gòu)還可包括包圍第二下接觸部分的側(cè)壁和底表面的第二下阻擋 層。
[0018] 在示例實(shí)施例中，第一鰭式有源區(qū)域可包括布置為彼此分離開的一對PM0S有源區(qū) 域。第二鰭式有源區(qū)域可包括一對NM0S有源區(qū)域。所述一對PM0S有源區(qū)域可位于所述一對 NM0S有源區(qū)域之間。
[0019] 在示例實(shí)施例中，所述一對PM0S有源區(qū)域之間的第一距離可實(shí)質(zhì)上等于所述一對 PM0S有源區(qū)域之一與鄰近于所述一對PM0S有源區(qū)域之一的所述一對匪0S有源區(qū)域之一之 間的第二距離。
[0020] 在示例實(shí)施例中，第一鰭式有源區(qū)域可包括一對PM0S有源區(qū)域。第二鰭式有源區(qū) 域可包括兩對《0S有源區(qū)域。所述兩對NM0S有源區(qū)域中的各對布置在所述一對PM0S有源區(qū) 域的兩側(cè)中的每一側(cè)。
[0021] 在示例實(shí)施例中，所述一對PM0S有源區(qū)域之間的第一距離可實(shí)質(zhì)上等于所述一對 PM0S有源區(qū)域之一與鄰近于所述一對PM0S有源區(qū)域之一的所述兩對匪0S有源區(qū)域之一之 間的第二距離。
[0022] 在示例實(shí)施例中，所述一對PM0S有源區(qū)域之間的第一距離可大于所述兩對匪0S有 源區(qū)域中的一對NM0S有源區(qū)域之間的第三距離。
[0023] 根據(jù)示例實(shí)施例，一種集成電路器件包括襯底和位于襯底上的靜態(tài)隨機(jī)存取存儲 器陣列。靜態(tài)隨機(jī)存取存儲器陣列包括多個(gè)靜態(tài)隨機(jī)存取存儲器單元。所述靜態(tài)隨機(jī)存取 存儲器陣列包括:多個(gè)第一鰭式有源區(qū)域和多個(gè)第二鰭式有源區(qū)域，它們在襯底上并且在 第一方向上延伸;第一柵線和第二柵線，它們在襯底上并且在與第一方向交叉的第二方向 上延伸；以及在第一柵線的一側(cè)位于所述多個(gè)第一鰭式有源區(qū)域之一上的第一接觸結(jié)構(gòu)和 在第二柵線的一側(cè)位于所述多個(gè)第二鰭式有源區(qū)域之一上的第二接觸結(jié)構(gòu)。第一柵線和第 二柵線分別與所述多個(gè)第一鰭式有源區(qū)域和所述多個(gè)第二鰭式有源區(qū)域交叉。第一接觸結(jié) 構(gòu)包括:位于所述多個(gè)第一鰭式有源區(qū)域上的第一下接觸部分;和位于第一下接觸部分上 的第一上接觸部分，以及包圍第一下接觸部分的側(cè)壁的第一下阻擋層。第一上接觸部分接 觸第一柵線的一部分。
[0024] 在示例實(shí)施例中，第一下接觸部分可包括金屬硅化物。
[0025] 在示例實(shí)施例中，第二接觸結(jié)構(gòu)可包括:位于所述多個(gè)第二鰭式有源區(qū)域上的第 二下接觸部分，和位于第二下接觸部分上的第二上接觸部分?？尚纬傻诙辖佑|部分，以使 得第二上接觸部分不接觸第一柵線或第二柵線。第一下接觸部分的上表面的高度可實(shí)質(zhì)上 等于第二下接觸部分的上表面的高度。
[0026] 在示例實(shí)施例中，第二下接觸部分可在第二方向上延伸。第二下接觸部分可接觸 所述多個(gè)第二鰭式有源區(qū)域。
[0027] 在示例實(shí)施例中，第一柵線的多個(gè)部分可與所述多個(gè)第一鰭式有源區(qū)域交叉。第 一柵線的所述多個(gè)部分可位于所述多個(gè)第一鰭式有源區(qū)域的側(cè)壁上，并且可形成偽晶體 管。
[0028] 在示例實(shí)施例中，靜態(tài)隨機(jī)存取存儲器陣列可包括多個(gè)反相器。所述反相器中的 每一個(gè)可包括上拉晶體管和下拉晶體管，多個(gè)傳輸晶體管分別連接至所述多個(gè)反相器的輸 出節(jié)點(diǎn)，第一柵線由上拉晶體管和下拉晶體管共享，并且第二柵線由選自所述多個(gè)傳輸晶 體管中的兩個(gè)傳輸晶體管共享。
[0029] 在示例實(shí)施例中，所述靜態(tài)隨機(jī)存取存儲器陣列可包括多個(gè)NM0S晶體管和多個(gè) PM0S晶體管。第二柵線可由所述多個(gè)NM0S晶體管中的兩個(gè)NM0S晶體管共享。
[0030] 在示例實(shí)施例中，所述靜態(tài)隨機(jī)存取存儲器陣列可包括多個(gè)NM0S晶體管和多個(gè) PM0S晶體管。第一柵線可由具有不同導(dǎo)電類型的溝道的兩個(gè)晶體管共享。所述兩個(gè)晶體管 可為所述多個(gè)NM0S晶體管和所述多個(gè)PM0S晶體管中的一部分。
[0031] 根據(jù)示例實(shí)施例，一種制造集成電路器件的方法包括:在襯底上形成第一鰭式有 源區(qū)域和第二鰭式有源區(qū)域，第一鰭式有源區(qū)域和第二鰭式有源區(qū)域在平行于襯底的主表 面的第一方向上延伸;分別在第一鰭式有源區(qū)域和第二鰭式有源區(qū)域上形成第一柵線和第 二柵線，第一柵線和第二柵線在與第一方向交叉的第二方向上延伸，第一柵線與第一鰭式 有源區(qū)域交叉，并且第二柵線與第二鰭式有源區(qū)域交叉；以及在第一柵線的一側(cè)在第一鰭 式有源區(qū)域上形成第一接觸結(jié)構(gòu)并在第二柵線的一側(cè)在第二鰭式有源區(qū)域上形成第二接 觸結(jié)構(gòu)。第一接觸結(jié)構(gòu)和第二接觸結(jié)構(gòu)各自包括金屬硅化物。
[0032] 在示例實(shí)施例中，形成第一接觸結(jié)構(gòu)和形成第二接觸結(jié)構(gòu)的步驟可包括:在第一 開口和第二開口的內(nèi)壁和底部上形成第一下阻擋層和第二下阻擋層；以及在第一下阻擋層 和第二下阻擋層上形成填充第一開口和第二開口的第一下接觸部分和第二下接觸部分。
[0033] 在示例實(shí)施例中，所述方法還可包括:在絕緣夾層上形成蝕刻停止層和第二絕緣 夾層，以及形成穿過蝕刻停止層和第二絕緣夾層的第三開口。絕緣夾層可為第一絕緣夾層。 第三開口可暴露出第一柵線的上表面和第一下接觸部分的上表面的一部分。
[0034] 根據(jù)示例實(shí)施例，一種集成電路器件包括：多個(gè)鰭，它們在第一方向上延伸，所述 鰭在與第一方向交叉的第二方向上彼此間隔開，所述多個(gè)鰭包括第一鰭和第二鰭;第一下 接觸部分，其在第二方向上在第一鰭和第二鰭上方延伸;第二下接觸部分，其在第二鰭上， 并且與第一下接觸部分間隔開，第一下接觸部分和第二下接觸部分由金屬硅化物形成;第 一柵線，其在第一鰭上，并且在第二方向上延伸;第二柵線，其在第二鰭上，并且在第二方向 上延伸，第一柵線和第二柵線彼此間隔開，第一上接觸部分在第一柵線和第一下接觸部分 上，第一上接觸部分在第一方向上延伸；以及位于第二下接觸部分上的第二上接觸部分。
[0035] 在示例實(shí)施例中，所述集成電路器件還可包括襯底以及位于襯底上的多條第一柵 線和第二柵線。第一鰭可為形成在襯底中的在第一方向上延伸的多個(gè)第一鰭之一。所述多 個(gè)第一鰭可包括在第二方向上彼此間隔開的兩個(gè)第一鰭。第二鰭可為形成在襯底中的多個(gè) 第二鰭之一。所述多個(gè)第二鰭可包括在第二方向上彼此間隔開并且位于襯底上的兩個(gè)第二 鰭。所述兩個(gè)第一鰭可布置在所述兩個(gè)第二鰭之間。第一柵線中的第一條可在第二方向上 在所述兩個(gè)第一鰭以及所述兩個(gè)第二鰭中的第一個(gè)上方延伸。第一柵線中的第二條可在第 二方向上在所述兩個(gè)第一鰭以及所述兩個(gè)第二鰭中的第二個(gè)上方延伸。第二柵線中的第一 條可連接至所述兩個(gè)第二鰭中的第一個(gè)。第二柵線中的第二條可連接至所述兩個(gè)第二鰭中 的第二個(gè)。
[0036] 在示例實(shí)施例中，所述集成電路器件還可包括第一柵線與第一鰭之間的柵極絕緣 層。第一柵線可包括第一部分和第二部分。第一部分可位于第一鰭的上表面上。第二部分可 鄰近于第一鰭的側(cè)壁。柵極絕緣層可位于第一鰭與第一柵線的第一部分和第二部分之間。
[0037] 在示例實(shí)施例中，第一下接觸部分的上表面可比第一柵線的上表面更高。
[0038] 在示例實(shí)施例中，集成電路還可包括襯底。第一鰭和第二鰭可形成在襯底中。第一 鰭可包括PM0S晶體管的溝道區(qū)域。第二鰭可包括NM0S晶體管的溝道區(qū)域。
【附圖說明】
[0039] 從以下對如附圖所示的本發(fā)明構(gòu)思的非限制性實(shí)施例的描述中，將更加清楚地理 解本發(fā)明構(gòu)思的示例實(shí)施例，圖中相同的附圖標(biāo)記在不同的示圖中始終指代相同的部件。 附圖不一定按照比例，而是重點(diǎn)示出本發(fā)明構(gòu)思的原理。在附圖中：
[0040] 圖1A至圖1F示出了根據(jù)示例實(shí)施例的集成電路器件的透視圖、平面圖和剖視圖； [0041 ]圖2是用于描述根據(jù)示例實(shí)施例的集成電路器件的電路圖；
[0042]圖3A至圖3G示出了根據(jù)示例實(shí)施例的集成電路器件的平面圖、布局圖和剖視圖； [0043]圖4A至圖4D示出了根據(jù)示例實(shí)施例的集成電路器件的平面圖、布局圖和剖視圖；
[0044] 圖5A、圖5B、圖6A、圖6B、圖7、圖8A、圖8B和圖9至圖11是用于描述根據(jù)示例實(shí)施例 的制造集成電路器件的工藝次序的剖視圖；
[0045] 圖12是根據(jù)示例實(shí)施例的非易失性存儲器裝置的框圖；
[0046] 圖13是包括根據(jù)示例實(shí)施例的集成電路器件的電子系統(tǒng)的框圖；以及
[0047] 圖14是包括根據(jù)示例實(shí)施例的集成電路器件的存儲器系統(tǒng)的框圖。
【具體實(shí)施方式】
[0048] 現(xiàn)在，將在下文中參照其中示出了示例實(shí)施例的元件的附圖更加全面地描述本發(fā) 明構(gòu)思。然而，本發(fā)明構(gòu)思可按照許多不同形式實(shí)現(xiàn)，并且不應(yīng)理解為僅限于本文闡述的示 例實(shí)施例。相反，提供這些實(shí)施例以使得本公開將是徹底和完整的，并且將把本發(fā)明構(gòu)思的 范圍完全傳遞給本領(lǐng)域普通技術(shù)人員之一。在附圖中，為了清楚起見，夸大層和區(qū)的厚度。 附圖中相同的參考符號和/或數(shù)字指代相同的元件，因此將不重復(fù)對它們的描述。
[0049] 如本文所用，術(shù)語"和/或"包括相關(guān)所列項(xiàng)之一或多個(gè)的任何和所有組合。當(dāng)諸如 "……中的至少一個(gè)"的表達(dá)出現(xiàn)于元件的列表之后時(shí)，更改元件的整個(gè)列表而不更改列表 中的單獨(dú)的元件。
[0050] 應(yīng)該理解，當(dāng)諸如層、區(qū)或襯底的元件被稱作"位于"另一元件"上"、"連接至"或 "結(jié)合至"另一元件時(shí)，其可直接位于所述另一元件上、直接連接至或直接結(jié)合至所述另一 元件，或者可存在中間元件。相反，當(dāng)元件被稱作"直接位于"另一元件或?qū)?上"、"直接連接 至"或"直接結(jié)合至"另一元件或?qū)訒r(shí)，不存在中間元件或?qū)?。?yīng)該按照相同的方式解釋其它 用于描述元件或?qū)又g的關(guān)系的詞語(例如，"在……之間"與"直接在……之間"、"鄰近"與 "直接鄰近"等）。
[0051] 應(yīng)該理解，雖然本文中可使用術(shù)語第一、第二等來描述多個(gè)元件，但是這些元件不 應(yīng)被這些術(shù)語限制。這些術(shù)語僅用于將一個(gè)元件與另一元件區(qū)分開。例如，第一元件可被稱 作第二元件，相似地，第二元件可被稱作第一元件，而不脫離示例實(shí)施例的范圍。
[0052] 為了方便描述，本文中可使用諸如"在……下方"、"在……之下"、"下方"、"在…… 之上"、"上方"等的空間相對術(shù)語，以描述附圖中所示的一個(gè)元件或特征與另一元件或特征 的關(guān)系。應(yīng)該理解，空間相對術(shù)語旨在涵蓋使用或操作中的器件除圖中所示的取向之外的 不同取向。例如，如果圖中的器件被翻轉(zhuǎn)，則被描述為"在其它元件之下"或"在其它元件下 方"的元件將因此被取向?yàn)?在其它元件或特征之上"。因此，術(shù)語"在……之下"可涵蓋 "在……之上"和"在……之下"這兩個(gè)取向。器件可按照其它方式取向（旋轉(zhuǎn)90度或位于其 它取向），并且本文所用的空間相對描述語將相應(yīng)地解釋。
[0053] 如本文所用，除非上下文清楚地指明不是這樣，否則單數(shù)形式"一個(gè)"、"一"和"該" 也旨在包括復(fù)數(shù)形式。還應(yīng)該理解，當(dāng)術(shù)語"包括"、"包括……的"、"包含"和/或"包含…… 的"用于本說明書中時(shí)，指明存在所列特征、整體、步驟、操作、元件和/或組件，但不排除存 在或添加一個(gè)或多個(gè)其它特征、整體、步驟、操作、元件、組件和/或它們的組。
[0054]本文參照作為示例實(shí)施例的理想實(shí)施例（和中間結(jié)構(gòu)）的示意圖的剖視圖來描述 示例實(shí)施例。這樣，作為例如制造技術(shù)和/或公差的結(jié)果，可以預(yù)見附圖中的形狀的變化。因 此，示例實(shí)施例不應(yīng)理解為限于本文示出的區(qū)的具體形狀，而是包括例如由制造工藝導(dǎo)致 的形狀的偏差。例如，示為矩形的蝕刻區(qū)或注入?yún)^(qū)可具有圓形或彎曲特征。因此，圖中示出 的區(qū)其本質(zhì)上是示意性的，并且它們的形狀不旨在示出器件的區(qū)的實(shí)際形狀，并且不旨在 限制示例實(shí)施例的范圍。
[0055] 除非另外限定，否則本文中使用的所有術(shù)語(包括技術(shù)術(shù)語和科學(xué)術(shù)語)具有與示 例實(shí)施例所屬領(lǐng)域的普通技術(shù)人員之一通常理解的含義相同的含義。還應(yīng)該理解，除非本 文中明確這樣定義，否則諸如在通用詞典中定義的那些術(shù)語應(yīng)該被解釋為具有與它們在相 關(guān)技術(shù)的上下文中的含義一致的含義，而不應(yīng)該按照理想化或過于正式的含義解釋它們。
[0056] 下文中，將參照附圖詳細(xì)描述本發(fā)明構(gòu)思的示例實(shí)施例。
[0057]圖1A至圖1F示出了根據(jù)示例實(shí)施例的集成電路器件的透視圖、平面圖和剖視圖。 圖1A是集成電路器件100的主要組件的透視圖。圖1B是圖1A的集成電路器件100的平面圖。 圖1C是沿著圖1B的線1A-1A'截取的剖視圖。圖1D是沿著圖1B的線1B-1B'截取的剖視圖。圖 1E是沿著圖1B的線1C-1C'截取的剖視圖。圖1F是沿著圖1B的線1D-1D'截取的剖視圖。為了 方便起見，在圖1A中省略了第一上阻擋層142U和第二上阻擋層144U以及第一下阻擋層142L 和第二下阻擋層144L。
[0058] 參照圖1A至圖1F，集成電路器件100可包括其上形成有第一鰭式有源區(qū)域FA1和第 二鰭式有源區(qū)域FA2的襯底110。在示例實(shí)施例中，襯底110可為包括半導(dǎo)體材料的半導(dǎo)體襯 底，所述半導(dǎo)體材料諸如硅、鍺、硅鍺、碳化硅、砷化鎵、砷化銦和磷化銦。在示例實(shí)施例中， 襯底11 〇可具有絕緣體上硅(SOI)結(jié)構(gòu)。例如，襯底110可包括掩埋氧化物(BOX)層。襯底110 可包括導(dǎo)電區(qū)域，例如，摻有雜質(zhì)的阱或者摻有雜質(zhì)的結(jié)構(gòu)。
[0059] 第一鰭式有源區(qū)域FA1和第二鰭式有源區(qū)域FA2可在垂直于襯底110的主表面的方 向Z上從襯底110突出，并且可分別具有第一導(dǎo)電類型的溝道區(qū)域CH1和第二導(dǎo)電類型的溝 道區(qū)域CH2。根據(jù)示例實(shí)施例，第一導(dǎo)電類型的溝道區(qū)域CH1可為p型金屬氧化物半導(dǎo)體 (PM0S)晶體管的溝道區(qū)域，并且第二導(dǎo)電類型的溝道區(qū)域CH2可為η型金屬氧化物半導(dǎo)體 (匪OS)晶體管的溝道區(qū)域。第一溝道區(qū)域CH1可為η型的。第二溝道區(qū)域CH2可為p型的。然 而，示例實(shí)施例不限于此。
[0060] 第一鰭式有源區(qū)域FA1和第二鰭式有源區(qū)域FA2可在平行于襯底110的主表面的第 一方向（方向X)上延伸。例如，第一鰭式有源區(qū)域FA1可具有沿著方向X(其為第一鰭式有源 區(qū)域FA1延伸的方向）的長邊，并且可具有沿著垂直于方向X的方向Y的短邊。
[0061] 在方向X上延伸的第一溝槽(未示出）可形成在第一鰭式有源區(qū)域FA1與第二鰭式 有源區(qū)域FA2之間，并且隔離層112可形成在第一溝槽上。在襯底110上，第一柵線GL1和第二 柵線GL2可在第二方向（方向Y)上在一條直線上延伸，第二方向與第一鰭式有源區(qū)域FA1和 第二鰭式有源區(qū)域FA2延伸的方向交叉。第一柵線GL1可在隔離層112上延伸，以與第一鰭式 有源區(qū)域FA1交叉同時(shí)覆蓋第一鰭式有源區(qū)域FA1的上表面和兩個(gè)側(cè)表面，第二柵線GL2可 在隔離層112上延伸以與第二鰭式有源區(qū)域FA2交叉同時(shí)覆蓋第二鰭式有源區(qū)域FA2的上表 面和兩個(gè)側(cè)表面。
[0062]第一柵線GL1和第二柵線GL2中的每一個(gè)可在第二方向（方向Y)上延伸，并且可在 襯底110上的第一水平高度LV1處具有與襯底110的上表面平行地延伸的上表面。第一柵線 GL1和第二柵線GL2的上表面可在平行于襯底110的延伸方向（也就是說，X-Y平面的延伸方 向）的方向上延伸。
[0063]根據(jù)示例實(shí)施例，第一柵線GL1和第二柵線GL2可具有金屬氮化物層、金屬層、導(dǎo)電 封蓋層和間隙填充金屬層按次序堆疊的結(jié)構(gòu)。金屬氮化物層和金屬層中的每一個(gè)可包括選 自11、13、￥、1?11、他、]\1〇和!1;1；'的至少一種金屬。金屬氮化物層和金屬層中的每一個(gè)可通過原子 層沉積(ALD)、金屬有機(jī)ALD(M0ALD)或者金屬有機(jī)化學(xué)氣相沉積(M0CVD)形成。導(dǎo)電封蓋層 可用作限制和/或防止金屬層的表面氧化的保護(hù)層。另外，導(dǎo)電封蓋層可用作當(dāng)在金屬層上 沉積另一導(dǎo)電層時(shí)使得沉積處理容易的潤濕層。導(dǎo)電封蓋層可由諸如TiN和TaN或它們的組 合的金屬氮化物形成。然而，導(dǎo)電封蓋層不限于此。間隙填充金屬層可在第一鰭式有源區(qū)域 FA1和第二鰭式有源區(qū)域FA2的側(cè)壁和上表面上布置在導(dǎo)電封蓋層上。間隙填充金屬層可由 鎢(W)層或TiN層形成。間隙填充金屬層可通過ALD、CVD或者物理氣相沉積(PVD)形成。間隙 填充金屬層可掩埋由于導(dǎo)電封蓋層的上表面上的臺階部分而在第一鰭式有源區(qū)域FA1和第 二鰭式有源區(qū)域FA2的側(cè)壁和上表面上形成的凹陷，而沒有空隙。
[0064]柵極絕緣層120可介于第一柵線GL1與第一鰭式有源區(qū)域FA1之間，并且柵極間隔 件130可形成在第一柵線GL1的兩個(gè)側(cè)壁上。柵極絕緣層120也可介于第一柵線GL1與柵極間 隔件130之間。柵極絕緣層120可介于第二柵線GL2與第二鰭式有源區(qū)域FA2之間，并且柵極 間隔件130可形成在第二柵線GL2的兩個(gè)側(cè)壁上。柵極絕緣層120也可介于第二柵線GL2與柵 極間隔件130之間。
[0065]第一接觸結(jié)構(gòu)CS1可在第一柵線GL1的一側(cè)形成在第一鰭式有源區(qū)域FA1上，并且 第二接觸結(jié)構(gòu)CS2可在第二柵線GL2的一側(cè)形成在第二鰭式有源區(qū)域FA2上。
[0066]第一接觸結(jié)構(gòu)CS1可包括:第一下接觸部分CT1L，其覆蓋隔離層112上的第一鰭式 有源區(qū)域的上表面和兩個(gè)側(cè)壁以及第二鰭式有源區(qū)域的上表面和兩個(gè)側(cè)壁；以及第一上接 觸部分CT1U，其布置在第一下接觸部分CT1L上，并且接觸第一柵線GL1。
[0067]第一下接觸部分CT1L可在第一柵線GL1的一側(cè)沿著第一柵線GL1的延伸方向（方向 Y)延伸。第一下接觸部分CT1L可延伸以覆蓋第一鰭式有源區(qū)域FA1的上表面和兩個(gè)側(cè)壁并 且覆蓋第二鰭式有源區(qū)域FA2的上表面和兩個(gè)側(cè)壁。第一下接觸部分CT1L的上表面的高度 可等于或大于第一柵線GL1和第二柵線GL2的上表面的高度。然而，示例實(shí)施例不限于此。第 一上接觸部分CT1U可形成在第一下接觸部分CT1L上，并且可接觸第一柵線GL1的上表面的 一部分。第一上接觸部分CT1U可具有沿著與第一柵線GL1的延伸方向交叉的方向（方向X)延 伸的長邊和沿著第一柵線GL1的延伸方向（方向Y)延伸的短邊。
[0068] 如圖1E和圖1F所示，第一下接觸部分CT1L可沿著第一柵線GL1和第二柵線GL2的延 伸方向延伸，并且第一上接觸部分CT1U可在與第一下接觸部分CT1L的延伸方向交叉的方向 上在第一下接觸部分CT1L上延伸。也就是說，第一上接觸部分CT1U在方向X上的第一寬度 WlUa可大于第一下接觸部分CT1L在方向X上的第二寬度WILa。同時(shí)，第一上接觸部分CT1U在 方向Y上的第三寬度WlUb可小于第一下接觸部分CT1L在方向Y上的第四寬度WILb。因此，分 別在方向X和方向Y上延伸的第一上接觸部分CT1U和第一下接觸部分CT1L可在第一柵線GL1 的一側(cè)在第一鰭式有源區(qū)域FA1上彼此豎直地重疊。
[0069] 根據(jù)示例實(shí)施例，第一下接觸部分CT1L可包括金屬硅化物。例如，第一下接觸部分 CT1L可包括硅化鎳、硅化鈷、硅化鎢、硅化鉭等。然而，第一下接觸部分CT1L的材料不限于 此。根據(jù)示例實(shí)施例，第一上接觸部分CT1U可包括諸如金屬、金屬氮化物或摻有雜質(zhì)的多晶 硅的導(dǎo)電材料。然而，第一上接觸部分CT1U的材料不限于此。
[0070] 第一下阻擋層142L可覆蓋第一下接觸部分CT1L的側(cè)壁和底表面，并且第一上阻擋 層142U可覆蓋第一上接觸部分CT1U的側(cè)壁和底表面。第一下阻擋層142L和第一上阻擋層 142U可分別以期望(和/或替代性地，預(yù)定)厚度共形地形成在第一下接觸部分CTL1和第一 上接觸部分CT1U的側(cè)壁和底表面上。例如，第一下阻擋層142L和第一上阻擋層142U可包括 氮化鈦、氮化鉭、氮化鎢、鈦碳氮化物等。根據(jù)示例實(shí)施例，第一下阻擋層142L和第一上阻擋 層142U可具有約iqA至1〇〇:Α的厚度。然而，示例實(shí)施例不限于此。
[0071 ] 第一下阻擋層142L可介于第一下接觸部分CT1L與第一鰭式有源區(qū)域FA1之間，以 用作限制和/或防止第一下接觸部分CT1L和第一鰭式有源區(qū)域FA1直接彼此接觸的阻擋。具 體地說，第一下阻擋層142L可限制和/或防止當(dāng)在形成第一下接觸部分CT1L的工藝中使用 的材料(例如源氣)滲入第一鰭式有源區(qū)域FA1中時(shí)會發(fā)生的集成電路器件100的性能劣化。 另外，第一上阻擋層142U可限制和/或防止會由于第一上接觸部分CT1U與第一下接觸部分 CT1L之間的直接接觸造成的不期望的化學(xué)反應(yīng)而導(dǎo)致的在第一上接觸部分CT1U和第一下 接觸部分CT1L中的損壞。
[0072]第二接觸結(jié)構(gòu)CS2可包括:第二下接觸部分CT2L，其覆蓋隔離層112上的第二鰭式 有源區(qū)域FA2的上表面和兩個(gè)側(cè)壁;和第二上接觸部分CT2U，其布置在第二下接觸部分CT2L 上。
[0073]第二下接觸部分CT2L可在第二柵線GL2的一側(cè)覆蓋第二鰭式有源區(qū)域FA2的上表 面和兩個(gè)側(cè)壁。在第二下接觸部分CT2L可在第二柵線GL2的一側(cè)布置在第二鰭式有源區(qū)域 FA2上的同時(shí)，第一下接觸部分CT1L可在第二柵線GL2的另一側(cè)布置在第二鰭式有源區(qū)域 FA2上。因此，第一下接觸部分CT1L和第二下接觸部分CT2L(它們中的每一個(gè)布置為與第二 鰭式有源區(qū)域FA2交叉)可在第二柵線GL2介于它們之間的情況下彼此分離開。第二下接觸 部分CT2L不接觸第一鰭式有源區(qū)域FA1。根據(jù)示例實(shí)施例，第二下接觸部分CT2L的上表面的 高度可等于或大于第一柵線GL1和第二柵線GL2的上表面的高度。然而，示例實(shí)施例不限于 此。
[0074] 第二上接觸部分CT2U可形成在第二下接觸部分CT2L上。第二上接觸部分CT2U的底 表面的高度基本等于第一上接觸部分CT1U的底表面的高度。然而，示例實(shí)施例不限于此。
[0075] 第二下阻擋層144L可覆蓋第二下接觸部分CT2L的側(cè)壁和底表面，并且第二上阻擋 層144U可覆蓋第二上接觸部分CT2U的側(cè)壁和底表面。
[0076]根據(jù)示例實(shí)施例，第二下接觸部分CT2L可包括金屬硅化物。例如，第二下接觸部分 CT2L可包括硅化鎳、硅化鈷、硅化鎢、硅化鉭等。然而，第二下接觸部分CT2L的材料不限于 此。根據(jù)示例實(shí)施例，第二上接觸部分CT2U可包括諸如金屬、金屬氮化物或摻有雜質(zhì)的多晶 硅之類的導(dǎo)電材料。然而，第二上接觸部分CT2U的材料不限于此。
[0077]根據(jù)示例實(shí)施例，第一接觸結(jié)構(gòu)CS1可用作靜態(tài)隨機(jī)存取存儲器(SRAM)裝置的存 儲節(jié)點(diǎn)接觸部分。例如，第一接觸結(jié)構(gòu)CS1可將利用第一柵線GL1實(shí)現(xiàn)的下拉晶體管和上拉 晶體管的漏極連接至利用第二柵線GL2實(shí)現(xiàn)的導(dǎo)通柵極(pass gate)。另外，第二接觸結(jié)構(gòu) CS2可用作SRAM裝置的位線接觸部分、互補(bǔ)位線接觸部分、電源節(jié)點(diǎn)接觸部分或者地節(jié)點(diǎn)接 觸部分。然而，示例實(shí)施例不限于此。
[0078] 在參照圖1A至圖1F描述的集成電路器件100中，第一接觸結(jié)構(gòu)CS1和第二接觸結(jié)構(gòu) CS2分別包括包含金屬硅化物的第一下接觸部分CT1L和第二下接觸部分CT2L。另外，第一下 阻擋層142L和第二下阻擋層144L分別覆蓋第一下接觸部分CT1L和第二下接觸部分CT2L的 側(cè)壁和底表面。由于第一接觸結(jié)構(gòu)CS1和第二接觸結(jié)構(gòu)CS2包括金屬硅化物，因此第一接觸 結(jié)構(gòu)CS1和第二接觸結(jié)構(gòu)CS2可具有減小的接觸電阻。因此，可改進(jìn)包括第一接觸結(jié)構(gòu)CS1和 第二接觸結(jié)構(gòu)CS2的集成電路器件100的性能。
[0079] 另外，由于第一接觸結(jié)構(gòu)CS1和第二接觸結(jié)構(gòu)CS2因包括金屬硅化物而可具有減小 的接觸電阻，因此可利用具有相對小的尺寸(例如，寬度或高度）的接觸結(jié)構(gòu)CS1和CS2實(shí)現(xiàn) 具有足夠小的接觸電阻的集成電路器件100。因此，可增大集成電路器件100的集成密度。
[0080] 另外，在形成第一下接觸部分CT1L和第二下接觸部分CT2L的工藝中，第一鰭式有 源區(qū)域FA1和第二鰭式有源區(qū)域FA2和/或鄰近的第一柵線GL1和第二柵線GL2可受到物理損 壞和化學(xué)損壞，而第一下阻擋層142L和第二下阻擋層144L可保護(hù)第一鰭式有源區(qū)域FA1和 第二鰭式有源區(qū)域FA2免于這樣的物理損壞和化學(xué)損壞。因此，尺寸增大的第一接觸結(jié)構(gòu) CS1和第二接觸結(jié)構(gòu)CS2可形成在第一鰭式有源區(qū)域FA1與第二鰭式有源區(qū)域FA2之間和第 一柵線GL1與第二柵線GL2之間的相對窄的空間中（例如，第一接觸結(jié)構(gòu)CS1與第二接觸結(jié)構(gòu) CS2之間的距離以及第一柵線GL1與第二柵線GL2之間的距離可減?。?，從而可增大集成電路 器件100的集成密度。
[00811 第一柵線GL1可包括第一部分GLl_a和第二部分GLl_b，第一柵線GL1的第一部分 GLl_a可布置在第一導(dǎo)電類型的溝道區(qū)域CH1的上表面上，并且第一柵線GL1的第二部分 GLl_b可布置在第一導(dǎo)電類型的溝道區(qū)域CH1的側(cè)壁與柵極間隔件130之間的隔離層112上。 [0082]圖2是用于描述根據(jù)示例實(shí)施例的集成電路器件200的電路圖。圖2示出了包括六 個(gè)晶體管的6T SRAM單元的電路圖。
[0083]參照圖2,集成電路器件200可包括并聯(lián)在電源節(jié)點(diǎn)Vcc與地節(jié)點(diǎn)Vss之間的一對反 相器INV1和INV2以及分別連接至所述一對反相器INV1和INV2的輸出節(jié)點(diǎn)的第一傳輸晶體 管PS1和第二傳輸晶體管PS2。第一傳輸晶體管PS1和第二傳輸晶體管PS2可分別連接至位線 BL和互補(bǔ)位線/BL。第一傳輸晶體管PS1和第二傳輸晶體管PS2的柵極可連接至字線WL。 [0084]第一反相器INV1包括串聯(lián)的第一上拉晶體管PU1和第一下拉晶體管PD1，并且第二 反相器INV2包括串聯(lián)的第二上拉晶體管PU2和第二下拉晶體管PD2。第一上拉晶體管PU1和 第二上拉晶體管PU2可形成為PM0S晶體管，并且第一下拉晶體管PD1和第二下拉晶體管PD2 可形成為NM0S晶體管。
[0085]第一反相器INV1的輸入節(jié)點(diǎn)可連接至第二反相器INV2的輸出節(jié)點(diǎn)，并且第二反相 器INV2的輸入節(jié)點(diǎn)可連接至第一反相器INV1的輸出節(jié)點(diǎn)，以使得第一反相器INV1和第二反 相器INV2形成一個(gè)鎖存電路。
[0086]圖3A至圖3G示出了根據(jù)示例實(shí)施例的集成電路器件的平面圖、布局圖和剖視圖。 圖3A是集成電路器件200A的主要組件的平面圖。圖3B是簡明地示出圖3A的鰭式有源區(qū)域FA 和柵線SGL的布置方式的布局圖。圖3C是圖3A的靜態(tài)隨機(jī)存取存儲器(SRAM)單元210A的放 大圖。圖3D是沿著圖3A的線3D-3D '截取的剖視圖。圖3E是沿著圖3A的線3E-3E '截取的剖視 圖，圖3F是沿著圖3A的線3F-3F '截取的剖視圖，圖3G是沿著圖3A的線3G-3G '截取的剖視圖。 在圖3A至圖3G中，相同的附圖標(biāo)記指代圖1A至圖1F中的相同元件，并且將省略它們的詳細(xì) 描述。
[0087]參照圖3A至圖3G，集成電路器件200A包括SRAM陣列210,其包括在襯底110上按照 矩陣排列的多個(gè)SRAM單元210A、210B、210C和210D。圖3A至圖3F示出了四個(gè)SRAM單元210A、 210B、210C和210D，它們中的每一個(gè)包括六個(gè)鰭場效應(yīng)晶體管(FinFET)。
[0088] SRAM陣列210可包括參照圖1A至圖IF描述的集成電路器件100的特征。
[0089] 所述多個(gè)SRAM單元210A、210B、210C和210D中的每一個(gè)包括沿著第一方向（方向X) 彼此平行地延伸的多個(gè)鰭式有源區(qū)域FA(例如，F(xiàn)A1至FA10)。所述多個(gè)鰭式有源區(qū)域FA中的 每一個(gè)可在垂直于襯底110的主表面的方向Z上從襯底110突出。
[0090] 另外，所述多個(gè)SRAM單元210A、210B、210C和210D可包括多條柵線SGL，它們延伸以 覆蓋所述多個(gè)鰭式有源區(qū)域FA的兩個(gè)側(cè)壁和上表面，并且在與第一方向（方向X)交叉的第 二方向（方向Y)上彼此平行地延伸。所述多條柵線SGL中在一條直線上延伸的兩條鄰近的柵 線SGL可具有與參照圖1A至圖1F描述的第一柵線（圖1A的GL1)和第二柵線（圖1A的GL2)的結(jié) 構(gòu)相對應(yīng)的結(jié)構(gòu)。
[0091] 形成所述多個(gè)SRAM單元210A、210B、210C和210D的第一上拉晶體管PU1、第一下拉 晶體管roi、第一傳輸晶體管PS1、第二上拉晶體管PU2、第二下拉晶體管TO2和第二傳輸晶體 管PS2中的每一個(gè)可形成為鰭式晶體管。具體地說，第一上拉晶體管PU1和第二上拉晶體管 PU2中的每一個(gè)可形成為PM0S晶體管，并且第一下拉晶體管PD1、第二下拉晶體管PD2、第一 傳輸晶體管PS1和第二傳輸晶體管PS2中的每一個(gè)可形成為NM0S晶體管。
[0092] 各晶體管可形成在方向X上延伸的所述多個(gè)鰭式有源區(qū)域FA與在方向Y上延伸的 所述多條柵線SGL交叉的交叉點(diǎn)處。例如，在SRAM單元210A中，各個(gè)晶體管可形成在所述多 個(gè)鰭式有源區(qū)域FA與所述多條柵線SGL之間的六個(gè)交叉點(diǎn)中的每一個(gè)上，從而可在SRAM單 元210A中形成六個(gè)晶體管。
[0093] 如圖3B所示，在SRAM單元210A中，第一傳輸晶體管PS1可形成在鰭式有源區(qū)域FA5 與柵線SGL3彼此交叉的交叉點(diǎn)處。第二傳輸晶體管PS2形成在鰭式有源區(qū)域FA1與柵線SGL2 彼此交叉的交叉點(diǎn)處。第一下拉晶體管形成在鰭式有源區(qū)域FA5與柵線SGL1彼此交叉的 交叉點(diǎn)處。第二下拉晶體管PD2形成在鰭式有源區(qū)域FA1與柵線SGL4彼此交叉的交叉點(diǎn)處。 第一上拉晶體管PU1形成在鰭式有源區(qū)域FA4與柵線SGL1彼此交叉的交叉點(diǎn)處。第二上拉晶 體管HJ2形成在鰭式有源區(qū)域FA2與柵線SGL4彼此交叉的交叉點(diǎn)處。
[0094]所述多條柵線SGL1至SGL5中的每一條可由兩個(gè)晶體管共享。例如，如在SRAM單元 210A中，柵線SGL1可由第一下拉晶體管和第一上拉晶體管PU1共享。另外，與柵線SGL1在 一條直線上沿著柵線SGL1的延伸方向延伸的柵線SGL2可形成第二傳輸晶體管PS2。
[0095] 在兩個(gè)鄰近的SRAM單元210A和210C中，在柵線SGL的延伸方向上在一條直線上延 伸的兩條鄰近的柵線SGL中的柵線SGL1 (位于SRAM單元210A中）可由形成SRAM單元210A的第 一上拉晶體管PU1和第一下拉晶體管PD1共享，并且兩條鄰近的柵線SGL中位于SRAM單元 210C中的柵線SGL5可由形成SRAM單元210C的第一上拉晶體管PU1和第一下拉晶體管H)1共 享。
[0096] 在示例實(shí)施例中，所述多條柵線SGL1至SGL5中的兩條鄰近的柵線SGL(所述兩條鄰 近的柵線SGL在柵線SGL的延伸方向上在一條直線上延伸）中的每一條可由具有相同導(dǎo)電類 型的溝道的兩個(gè)晶體管共享。
[0097] 在示例實(shí)施例中，所述多條柵線SGL1至SGL5中的兩條鄰近的柵線SGL(所述兩條鄰 近的柵線SGL在柵線SGL的延伸方向上在一條直線上延伸）中的每一條可由具有不同導(dǎo)電類 型的溝道的兩個(gè)晶體管共享。
[0098] 在示例實(shí)施例中，所述多條柵線SGL1至SGL5中的兩條鄰近的柵線SGL(所述兩條鄰 近的柵線SGL在柵線SGL的延伸方向上在一條直線上延伸）中的任一條可由具有相同導(dǎo)電類 型的溝道的兩個(gè)晶體管共享，并且另一條柵線SGL可由具有不同導(dǎo)電類型的溝道的兩個(gè)晶 體管共享。
[0099] 如圖3B所示，形成SRAM單元210A的柵線SGL1可由形成為NM0S晶體管的第一下拉晶 體管roi和形成為PM0S晶體管的第一上拉晶體管PU1共享。鄰近于柵線SGL1并且形成SRAM單 元210C的柵線SGL5可由形成為NM0S晶體管的第一下拉晶體管和形成為PM0S晶體管的第 一上拉晶體管PU1共享。
[0100]另外，在兩個(gè)鄰近的SRAM單元210A和210B中，在一條直線上延伸的兩條鄰近的柵 線SGL中的柵線SGL4(柵線SGL4位于SRAM單元210A中）可由形成為PM0S晶體管的第二上拉晶 體管PU2和形成為NM0S晶體管的第二下拉晶體管PD2共享，并且鄰近于柵線SGL4的柵線SGL3 可由形成為NM0S晶體管的兩個(gè)第一傳輸晶體管PS1共享。
[0101]如圖3C所示，各種接觸結(jié)構(gòu)可布置在SRAM單元210A中。詳細(xì)地說，一個(gè)字線接觸部 *C_WL可連接至第一傳輸晶體管PS1的柵線SGL3,并且另一個(gè)字線接觸部分C_WL可連接至 第二傳輸晶體管PS2的柵線SGL2。位線接觸部分C_BL可連接至第一傳輸晶體管PS1的漏極， 并且互補(bǔ)位線接觸部*C_/BL可連接至第二傳輸晶體管PS2的漏極。一個(gè)電源節(jié)點(diǎn)接觸部分 C_Vcc可連接至第一上拉晶體管PU1的源極，并且另一個(gè)電源節(jié)點(diǎn)接觸部分C_Vcc可連接至 第二上拉晶體管PU2的源極。一個(gè)地節(jié)點(diǎn)接觸部*C_Vss可連接至第一下拉晶體管roi的源 極，并且另一個(gè)地節(jié)點(diǎn)接觸部*C_Vss可連接至第二下拉晶體管TO2的源極。第一存儲節(jié)點(diǎn) 接觸部*C_SN1可連接至第一傳輸晶體管PS1的源極以及第一上拉晶體管PU1和第一下拉晶 體管TO1的漏極。第二存儲節(jié)點(diǎn)接觸部分C_SN2可連接至第二傳輸晶體管PS2的源極以及第 二上拉晶體管PU2和第二下拉晶體管TO2的漏極。
[0102] 第一存儲節(jié)點(diǎn)接觸部*C_SN1和第二存儲節(jié)點(diǎn)接觸部分C_SN2中的至少一個(gè)可包 括與參照圖1A至圖1F描述的集成電路器件100的第一接觸結(jié)構(gòu)（圖1A的CS1)的特征相似的 特征，并且位線接觸部分C_BL、互補(bǔ)位線接觸部分C_/BL、電源節(jié)點(diǎn)接觸部分C_Vcc和地節(jié)點(diǎn) 接觸部*C_Vss中的至少一個(gè)可包括與集成電路器件100的第二接觸結(jié)構(gòu)（圖1A的CS2)的特 征相似的特征。這里，為了方便解釋，第一存儲節(jié)點(diǎn)接觸部分C_SN1和第二存儲節(jié)點(diǎn)接觸部 *C_SN2中的至少一個(gè)將被稱作第一接觸結(jié)構(gòu)CS11，并且位線接觸部分C_BL、互補(bǔ)位線接觸 部分C_/BL、電源節(jié)點(diǎn)接觸部分C_Vcc和地節(jié)點(diǎn)接觸部分C_Vss中的至少一個(gè)將被稱作第二 接觸結(jié)構(gòu)CS22。
[0103] 如圖3A所示，所述多個(gè)鰭式有源區(qū)域FA1至FA10可布置為在方向X上彼此分離開， 并且第一接觸結(jié)構(gòu)CS11或第二接觸結(jié)構(gòu)CS22可在柵線SGL的一側(cè)形成在所述多個(gè)鰭式有源 區(qū)域FA上。
[0104] 第一接觸結(jié)構(gòu)CS11可在由具有不同導(dǎo)電類型的溝道的兩個(gè)晶體管共享的柵線SGL 的一側(cè)形成在所述多個(gè)鰭式有源區(qū)域FA1至FA10中的具有第一導(dǎo)電類型的溝道區(qū)域的鰭式 有源區(qū)域FA上。第二接觸結(jié)構(gòu)CS22可在由具有不同導(dǎo)電類型的溝道的兩個(gè)晶體管共享的柵 線SGL的另一側(cè)上形成在所述多個(gè)鰭式有源區(qū)域FA1至FA10中的具有第二導(dǎo)電類型的溝道 區(qū)域的鰭式有源區(qū)域FA上。根據(jù)示例實(shí)施例，第一導(dǎo)電類型的溝道區(qū)域可為PM0S溝道區(qū)域， 并且第二導(dǎo)電類型的溝道區(qū)域可為NM0S溝道區(qū)域。
[0105] 如圖3C所示，在SRAM單元210A中，第一存儲節(jié)點(diǎn)接觸部分C_SN1可形成在由具有不 同導(dǎo)電類型的溝道的兩個(gè)晶體管共享的柵線SGL4與具有第一導(dǎo)電類型的溝道區(qū)域的鰭式 有源區(qū)域FA4彼此交叉的交叉點(diǎn)處，并且第二存儲節(jié)點(diǎn)接觸部*C_SN2可形成在由具有不同 導(dǎo)電類型的溝道的兩個(gè)晶體管共享的柵線SGL1與具有第一導(dǎo)電類型的溝道區(qū)域的鰭式有 源區(qū)域FA2彼此交叉的交叉點(diǎn)處。
[0106] 另外，這里，為了方便解釋，由具有不同導(dǎo)電類型的溝道的兩個(gè)晶體管共享的柵線 SGL將被稱作第一柵線SGLA，并且由具有相同導(dǎo)電類型的溝道的兩個(gè)晶體管共享的柵線SGL 將被稱作第二柵線SGLB。第一柵線SGLA和第二柵線SGLB可包括與參照圖1A至圖1F描述的集 成電路器件100的第一柵線GL1和第二柵線GL2的特征相似的特征。
[0107] 第一接觸結(jié)構(gòu)CS11可在第一柵線SGLA的一側(cè)形成在所述多個(gè)鰭式有源區(qū)域FA1至 FA10中的具有第一導(dǎo)電類型的溝道區(qū)域的鰭式有源區(qū)域FA上，并且第一接觸結(jié)構(gòu)CS11的上 部可接觸第一柵線SGLA的上表面的一部分。
[0108] 第一接觸結(jié)構(gòu)CS11可包括:第一下接觸部分CT11L，其形成在所述多個(gè)鰭式有源區(qū) 域FA1至FA10中的具有第一導(dǎo)電類型的溝道區(qū)域的鰭式有源區(qū)域FA上；以及第一上接觸部 分CT11U，其形成在第一下接觸部分CT11L上并且接觸第一柵線SGLA。
[0109] 如圖3A至圖3C所示，第一下接觸部分CT11L可在平行于第一柵線SGLA和第二柵線 SGLB的方向（方向Y)上延伸（例如，第一下接觸部分CT11L可具有在平行于第一柵線SGLA和 第二柵線SGLB的方向（方向Y)上延伸的兩條長邊）。在所述多個(gè)SRAM單元210A、210B、210C和 210D中的SRAM單元210A中，第一下接觸部分CT11L可在柵線SGL1的一側(cè)形成在鰭式有源區(qū) 域FA2上，并且第一下接觸部分CT11L可延伸以覆蓋鄰近的鰭式有源區(qū)域FA1。另外，在SRAM 單元210A中，第一下接觸部分CT11L可在柵線SGL4的一側(cè)形成在鰭式有源區(qū)域FA4上，并且 第一下接觸部分CT11L可延伸以覆蓋鄰近的鰭式有源區(qū)域FA5。
[0110]第一上接觸部分CT11U可在與第一柵線SGLA交叉的方向（方向X)延伸，并且可接觸 鄰近的第一柵線SGLA(例如，第一上接觸部分CT11U可具有在與第一柵線SGLA交叉的方向上 延伸的兩條長邊）。如圖3C所示，在所述多個(gè)SRAM單元210A、210B、210C和210D中的SRAM單元 210A中，第一上接觸部分CT11U可在柵線SGL1的一側(cè)布置在第一下接觸部分CT11L(其布置 在鰭式有源區(qū)域FA2)上，以使得第一上接觸部分CT11U接觸柵線SGL1。另外，在SRAM單元 210A中，第一上接觸部分CT11U可在柵線SGL4的一側(cè)布置在第一下接觸部分CT11L(其布置 在鰭式有源區(qū)域FA4上)上，以使得第一上接觸部分CT11U接觸柵線SGL4。 如圖3D和圖3E所示，第一上接觸部分CT11U包括底表面的高度不同的第一部分 CT111L1和第二部分CT11U_2,并且第一部分CT111L1可形成在第一下接觸部分CT11L上。第 二部分CT11U_2可在第一部分CT11U_1的一側(cè)接觸鄰近的第一柵線SGLA的上表面。
[0112] 第一柵線SGLA的上表面水平高度LV1可比第一下接觸部分CT11L的上表面水平高 度LV_C1更低。因此，第一上接觸部分CT11U的第一部分CT11U_1的底表面的高度與第一下接 觸部分CT11L的上表面水平高度LV_C1基本相同。另外，第一上接觸部分CT11U的第二部分 CT11U_2的下表面水平高度LV_C2可比第一下接觸部分CT11L的上表面水平高度LV_C1或者 第一上接觸部分CT11U的第一部分CT111L1的下表面水平高度更低。如圖3D和圖3E所示，例 如由于用于形成第一上接觸部分CT11U的蝕刻工藝中的蝕刻率的區(qū)域性差異，導(dǎo)致第一上 接觸部分CT11U的第二部分CT11U_2的下表面水平高度LV_C2可比第一柵線SGLA的上表面水 平高度LV1更低。然而，示例實(shí)施例不限于此，并且第一上接觸部分CT11U的第二部分CT11U_ 2的下表面水平高度LV_C2可位于與第一柵線SGLA的上表面水平高度LV1基本相同的水平高 度。
[0113] 如圖3D和圖3E所示，第一柵線SGLA的接觸第一上接觸部分CT11U的那部分可與鰭 式有源區(qū)域FA的短邊的側(cè)壁豎直地重疊。第一柵線SGLA可包括第一部分SGLA_a和第二部分 SGLA_b，并且第一柵線SGLA的第一部分布置在鰭式有源區(qū)域FA的上表面上，并且 第一柵線SGLA的第二部分布置在鰭式有源區(qū)域FA的短邊的側(cè)壁上。第一柵線SGLA 的第二部分SGLA_b可形成SRAM單元210A中的偽晶體管。
[0114] 與參照圖1A至圖1F的描述相似，第一下阻擋層142L可形成在第一下接觸部分 CT11L的側(cè)壁和底表面上，并且第一上阻擋層142U可形成在第一上接觸部分CT11U的側(cè)壁和 底表面上。
[0115] 第二接觸結(jié)構(gòu)CS22可形成在所述多個(gè)鰭式有源區(qū)域FA中的其上未布置第一接觸 結(jié)構(gòu)CS11的鰭式有源區(qū)域FA上。如圖3C所示，在SRAM單元210A中，第一接觸結(jié)構(gòu)CS11 (或者 第二存儲節(jié)點(diǎn)接觸部*C_SN2)和第二接觸結(jié)構(gòu)CS22(或者電源節(jié)點(diǎn)接觸部*C_Vcc)可形成 在柵線SGL4兩側(cè)的鰭式有源區(qū)域FA2上。另外，第一接觸結(jié)構(gòu)CS11 (或者第一存儲節(jié)點(diǎn)接觸 部分C_SN1)和第二接觸結(jié)構(gòu)CS22(或者位線接觸部分C_BL)可形成在柵線SGL3兩側(cè)的鰭式 有源區(qū)域FA5上。
[0116] 第二接觸結(jié)構(gòu)CS22可包括形成在鰭式有源區(qū)域FA上的第二下接觸部分CT22L和形 成在第二下接觸部分CT22L上的第二上接觸部分CT22U。第二接觸結(jié)構(gòu)CS22不接觸第一柵線 SGLA或者第二柵線SGLB。
[0117] 第二下接觸部分CT22L的上表面的高度可基本等于第一下接觸部分CT11L的上表 面的高度。因此，第二下接觸部分CT22L的上表面水平高度可與第一下接觸部分CT11L的上 表面水平高度LV_C1相同。
[0118] 與參照圖1A至圖IF的描述相似，第二下阻擋層144L可形成在第二下接觸部分 CT22L的側(cè)壁和底表面上，并且第二上阻擋層144U可形成在第二上接觸部分CT22U的側(cè)壁和 底表面上。
[0119] 如圖3E所示，第一下接觸部分CT11L和第二下接觸部分CT22L的側(cè)壁可被按次序堆 疊在隔離層112和所述多個(gè)鰭式有源區(qū)域FA上的第一柵極間絕緣層232和第一絕緣夾層234 包圍。第一柵極間絕緣層232可在方向Y上延伸的鄰近的柵線SGLA與SGLB之間在方向Y上延 伸。第一柵極間絕緣層232的上表面水平高度可與第一柵線SGLA的上表面水平高度（圖3D的 LV1)相同。第一柵極間絕緣層232和第一絕緣夾層234可包括諸如二氧化硅、氮化硅、氮氧化 硅等的絕緣材料。
[0120] 第一上接觸部分CT11U和第二上接觸部分CT22U的側(cè)壁可被按次序堆疊的蝕刻停 止層242和第二絕緣夾層244包圍。蝕刻停止層242和第二絕緣夾層244可包括諸如二氧化 硅、氮化硅、氮氧化硅等的絕緣材料。另外，蝕刻停止層242可包括相對于第一絕緣夾層234 具有蝕刻選擇性的材料。
[0121] 第一上接觸部分CT11U的第二部分CT11U_2可被第一絕緣夾層234包圍，并且第二 部分CT11U_2的底表面可接觸第一柵線SGLA。雖然圖3E示出的是第二部分CT11U_2的底部接 觸第一柵極間絕緣層232的一部分，但是示例實(shí)施例不限于此。
[0122] 如圖3D所示，絕緣封蓋層240可形成在第一柵線SGLA和第二柵線SGLB上，并且絕緣 封蓋層240可介于第一柵極間絕緣層232與第一絕緣夾層234之間。絕緣封蓋層240可用作保 護(hù)層，其限制和/或防止在形成第一柵線SGLA和第二柵線SGLB之后的后續(xù)處理中會發(fā)生的 第一柵線SGLA和第二柵線SGLB中的損壞。絕緣封蓋層240可包括諸如二氧化硅、氮化硅、氮 氧化硅等的絕緣材料。然而，絕緣封蓋層240的材料不限于此。
[0123] 如圖3F所示，第一柵線SGLA和第二柵線SGLB可通過第二柵極間絕緣層250分離。第 二柵極間絕緣層250可布置在沿著方向Y在一條直線上延伸并且彼此鄰近的第一柵線SGLA 與第二柵線SGLB之間。根據(jù)示例實(shí)施例，第二柵極間絕緣層250的上表面的高度可基本等于 第一柵極間絕緣層232的上表面的高度。
[0124] 如圖3B所示，在所述多個(gè)SRAM單元210A、210B、210C和210D中，具有第一導(dǎo)電類型 的溝道區(qū)域的鰭式有源區(qū)域FA與鄰近的具有第一導(dǎo)電類型的溝道區(qū)域的鰭式有源區(qū)域FA 之間的距離S1可基本等于具有第一導(dǎo)電類型的溝道區(qū)域的鰭式有源區(qū)域FA與鄰近的具有 第二導(dǎo)電類型的溝道區(qū)域的鰭式有源區(qū)域FA之間的距離S2。例如，在SRAM單元210A中，所述 多個(gè)鰭式有源區(qū)域FA1、FA2、FA4和FA5可布置為彼此分離開相同距離。
[0125] 如參照圖1A至圖1F的集成電路器件100的描述，由于第一接觸結(jié)構(gòu)CS11和第二接 觸結(jié)構(gòu)CS22包括金屬硅化物，因此第一接觸結(jié)構(gòu)CS11和第二接觸結(jié)構(gòu)CS22可具有減小的接 觸電阻，并且即使第一接觸結(jié)構(gòu)CS11和第二接觸結(jié)構(gòu)CS22的尺寸小也可實(shí)現(xiàn)具有足夠小的 接觸電阻的集成電路器件200。另外，由于第一接觸結(jié)構(gòu)CS11和第二接觸結(jié)構(gòu)CS22包括阻擋 層142L、142U、144L和144U，因此可限制和/或防止在形成第一接觸結(jié)構(gòu)CS11和第二接觸結(jié) 構(gòu)CS22的工藝中會對所述多個(gè)鰭式有源區(qū)域FA和鄰近的柵線SGL造成的損壞，并且尺寸增 大的接觸結(jié)構(gòu)CS11和CS22可形成在相對小的空間中。因此，可實(shí)現(xiàn)其中所述多個(gè)鰭式有源 區(qū)域FA布置為彼此分離開相同距離的SRAM單元陣列210。因此，集成電路器件200A可具有增 大的集成密度。
[0126] 圖4A至圖4D示出了根據(jù)示例實(shí)施例的集成電路器件的平面圖、布局圖和剖視圖。 圖4A是集成電路器件300的主要組件的平面圖。圖4B是簡單地示出圖4A的鰭式有源區(qū)域FA 和柵線SGL的布置方式的布局圖。圖4C是沿著圖4A的線4C-4C'截取的剖視圖。圖4D是沿著圖 4A的線4D-4D '截取的剖視圖。在圖4A至圖4D中，相同的附圖標(biāo)記指代圖1A至圖3G中的相同 元件，并且將省略它們的詳細(xì)描述。
[0127] 參照圖4A至圖4D，集成電路器件300可與參照圖3A至圖3G描述的集成電路器件 200A具有相似的組件。然而，就集成電路器件300而言，所述多個(gè)鰭式有源區(qū)域FA中的具有 第二導(dǎo)電類型的溝道區(qū)域的鰭式有源區(qū)域FA可為具有第二導(dǎo)電類型的一對溝道區(qū)域的鰭 式有源區(qū)域FA，所述一對溝道區(qū)域彼此平行地延伸。
[0128] 在SRAM單元310A中，具有第二導(dǎo)電類型的溝道區(qū)域的一對鰭式有源區(qū)域F1A和F1B 可布置在具有第一導(dǎo)電類型的溝道區(qū)域的鄰近的鰭式有源區(qū)域F2的一側(cè)。另外，具有第二 導(dǎo)電類型的溝道區(qū)域的一對鰭式有源區(qū)域F5A和F5B可布置在具有第一導(dǎo)電類型的溝道區(qū) 域的鄰近的鰭式有源區(qū)域F4的一側(cè)。
[0129] 在SRAM單元310A中，可實(shí)現(xiàn)包括通過所述一對鰭式有源區(qū)域F5A和F5B串聯(lián)的兩個(gè) 晶體管的第一傳輸晶體管PS1A，并且可實(shí)現(xiàn)包括通過所述一對鰭式有源區(qū)域F5A和F5B串聯(lián) 的兩個(gè)晶體管的第一下拉晶體管PD1A。另外，可實(shí)現(xiàn)包括通過一對鰭式有源區(qū)域F1A和F1B 串聯(lián)的兩個(gè)晶體管的第二傳輸晶體管PS2A，并且可實(shí)現(xiàn)包括通過所述一對鰭式有源區(qū)域 FIA和F1B串聯(lián)的兩個(gè)晶體管的第二下拉晶體管PD2A。在圖4A中，鰭式區(qū)域F6A和F6B以及 F10A和F10B可分別與鰭式區(qū)域F1A和F1B以及F5A和F5B相似。
[0130] 第一接觸結(jié)構(gòu)CS31的第一下接觸部分CT31L可延伸以覆蓋具有第一導(dǎo)電類型的溝 道區(qū)域的鰭式有源區(qū)域F4的側(cè)壁和上表面，并且覆蓋具有第二導(dǎo)電類型的溝道區(qū)域的鄰近 的一對鰭式有源區(qū)域F5A和F5B的側(cè)壁和上表面。另外，第二接觸結(jié)構(gòu)CS32的第二下接觸部 分CT32L可形成為覆蓋所述一對鰭式有源區(qū)域F5A和F5B的側(cè)壁和上表面。
[0131] 由于形成了通過具有第二導(dǎo)電類型的溝道區(qū)域的所述成對的鰭式有源區(qū)域F5A和 F5B以及F1A和F1B串聯(lián)的第一下拉晶體管HHA和第二下拉晶體管TO2A以及第一傳輸晶體管 PS1A和第二傳輸晶體管PS2A，因此集成電路器件300可具有改進(jìn)的性能。
[0132] 圖5A、圖5B、圖6A、圖6B、圖7、圖8A、圖8B和圖9至圖11是用于描述根據(jù)示例實(shí)施例 的制造集成電路器件的處理次序的剖視圖。將參照圖5A至圖11描述根據(jù)示例實(shí)施例的制造 參照圖3A至圖3G描述的集成電路器件200A的方法。圖5A、圖6A、圖8A和圖9至圖11是對應(yīng)于 沿著圖3A的線3E-3E'截取的剖視圖的一些部分的剖視圖，圖5B、圖6B和圖7是對應(yīng)于沿著圖 3A的線3F-3F'截取的剖視圖的一些部分的剖視圖，并且圖8B是對應(yīng)于沿著圖3A的線3G-3G' 截取的剖視圖的一些部分的剖視圖。在圖5A至圖11中，相同的附圖標(biāo)記指代圖3A至圖3G中 的相同元件，并且將省略它們的詳細(xì)描述。
[0133] 參照圖5A和圖5B，通過在襯底110上形成掩模圖案（未示出）以及利用掩模圖案作 為蝕刻掩模蝕刻襯底110的一部分，可在襯底110上形成在方向Y上延伸的第一溝槽T1以及 連接至第一溝槽T1并且在方向X上延伸的第二溝槽T2。
[0134] 當(dāng)?shù)谝粶喜跿1和第二溝槽T2形成在襯底110上時(shí)，可獲得多個(gè)鰭式有源區(qū)域FA，它 們在垂直于襯底110的主表面的方向（方向Z)上從襯底110向上突出，并且在一個(gè)方向（方向 X)上延伸。
[0135] 根據(jù)示例實(shí)施例，掩模圖案可由氮化硅層、氮氧化硅層、旋涂玻璃(S0G)層、旋涂硬 掩模(S0H)層、光致抗蝕劑層或它們的組合形成。然而，掩模圖案不限于此。
[0136] 選擇性地，可執(zhí)行氧化所述多個(gè)鰭式有源區(qū)域FA的暴露的表面的處理，以形成覆 蓋所述多個(gè)鰭式有源區(qū)域FA的暴露的表面的襯墊(未示出）。
[0137] 然后，可在襯底110上形成填充第一溝槽T1和第二溝槽T2的隔離層112。隔離層112 可形成在所述多個(gè)鰭式有源區(qū)域FA的下側(cè)壁上。另外，隔離層112的上表面可比所述多個(gè)鰭 式有源區(qū)域FA的上表面更低，從而所述多個(gè)鰭式有源區(qū)域FA的上表面和側(cè)壁的一些部分可 不被隔離層112覆蓋。根據(jù)示例實(shí)施例，可利用FSG、USG、BPSG、PSG、F0X、PE-TE0S或者T0SZ通 過可流動的CVD(FCVD)工藝或者旋涂工藝來形成隔離層112。
[0138] 參照圖6A和圖6B，可在襯底110上形成在與所述多個(gè)鰭式有源區(qū)域FA交叉的方向 (方向Y)上延伸的初始柵線SGL_p。
[0139] 用于形成初始柵線示例性工藝可為置換多柵極(RPG)工藝(或者后柵極工 藝）。例如，可形成提供多個(gè)柵極空間的多個(gè)柵極間隔件130以及第一柵極間絕緣層232。然 后，可在通過所述多個(gè)柵極間隔件130限定的所述多個(gè)柵極空間中形成柵極絕緣層120和初 始柵線SGL_p。
[0140] 這里，所述多個(gè)鰭式有源區(qū)域FA的側(cè)壁和初始柵線一部分可彼此豎直地 重疊，以使得初始柵線SGL_P的部分SGL_pb可形成在所述多個(gè)鰭式有源區(qū)域FA的側(cè)壁上。 [0141]根據(jù)示例實(shí)施例，柵極絕緣層120可由二氧化硅層、高k介電層或它們的組合形成。 高k介電層可由介電常數(shù)比二氧化硅層的材料的介電常數(shù)更大的材料形成。例如，柵極絕緣 層120的介電常數(shù)可為約10至約25。高k介電層可由選自二氧化鉿、氮氧化鉿、鉿硅氧化物、 氧化鑭、鑭鋁氧化物、氧化錯(cuò)、錯(cuò)娃氧化物、氧化鉭、二氧化鈦、鋇鎖鈦氧化物、鋇鈦氧化物、 鍶鈦氧化物、氧化釔、氧化鋁、鉛鈧鉭氧化物、鉛鋅鈮酸鹽以及它們的組合的材料形成。然 而，高k介電層的材料不限于此。根據(jù)示例實(shí)施例，柵極絕緣層120可通過ALD、CVD或者PVD工 藝形成。
[0142] 初始柵線包括含金屬功函數(shù)調(diào)整層以及填充形成在含金屬功函數(shù)調(diào)整層 的上部之上的空間的含金屬間隙填充層。根據(jù)示例實(shí)施例，初始柵線具有其中金屬 氮化物層、金屬層、導(dǎo)電封蓋層和間隙填充金屬層按次序堆疊的多層結(jié)構(gòu)。金屬氮化物層和 金屬層中的每一個(gè)可包括選自11、1、1?11、恥、]\1〇、!^、附、(：〇^￥13、113、〇7』4卩？(1的至少一種 金屬。金屬氮化物層和金屬層中的每一個(gè)可通過ALD、金屬有機(jī)ALD(MOALD)或者金屬有機(jī) CVD(MOCVD)工藝形成。導(dǎo)電封蓋層可用作限制和/或防止金屬層的表面被氧化的保護(hù)層。另 外，導(dǎo)電封蓋層可用作當(dāng)另一導(dǎo)電層沉積在金屬層上時(shí)使得沉積工藝容易的潤濕層。導(dǎo)電 封蓋層可由諸如TiN、TaN或它們的組合的金屬氮化物形成，但不限于此。間隙填充金屬層可 在導(dǎo)電封蓋層上延伸。間隙填充金屬層可由媽層形成。間隙填充金屬層可通過ALD、CVD或 PVD工藝形成。間隙填充金屬層可掩埋通過導(dǎo)電封蓋層的上表面上的臺階部分形成的凹陷， 而沒有空隙。
[0143] 接著，源極/漏極區(qū)域116可在初始柵線SGL_p的兩側(cè)形成在所述多個(gè)鰭式有源區(qū) 域FA上。雖然未示出，但是源極/漏極區(qū)域116可包括從所述多個(gè)鰭式有源區(qū)域FA外延生長 的半導(dǎo)體層。源極/漏極區(qū)域116可形成為:包括外延生長的多個(gè)SiGe層的內(nèi)置SiGe結(jié)構(gòu)、外 延生長的Si層、或者外延生長的SiC層。
[0144] 然后，絕緣封蓋層240可形成在初始柵線SGL_p和第一柵極間絕緣層232上。
[0145] 參照圖7,掩模圖案（未示出）可形成在絕緣封蓋層240上，并且掩模圖案可用作蝕 刻掩模，以去除絕緣封蓋層240的一部分和初始柵線一部分，從而形成第一柵線 SGLA和第二柵線SGLB。
[0146] 然后，絕緣層(未示出）可形成在絕緣封蓋層240上，并且可將絕緣層的上部平坦化 直至暴露出絕緣封蓋層240的上表面為止，以在第一柵線SGLA與第二柵線SGLB之間形成第 二柵極間絕緣層250。
[0147] 參照圖8A和圖8B，第一絕緣夾層234可形成在絕緣封蓋層240和第二柵極間絕緣層 250 上。
[0148] 然后，可在第二絕緣夾層234上形成第一開口 HI 1L和第二開口 H22L，它們在第一柵 線SGLA和第二柵線SGLB的兩側(cè)暴露出所述多個(gè)鰭式有源區(qū)域FA的上表面。
[0149] 參照圖9,第一下阻擋層142L和第二下阻擋層144L可形成在第一開口 H11L和第二 開口H22L中。根據(jù)示例實(shí)施例，第一下阻擋層142L和第二下阻擋層144L可共形地形成在第 一開口 HI 1L和第二開口 H22L的內(nèi)壁上?？赏ㄟ^利用氮化鈦、氮化鉭、氮化鎢、鈦碳氮化物等 形成第一下阻擋層142L和第二下阻擋層144L。
[0150]接著，可在第一下阻擋層142L和第二下阻擋層144L上形成導(dǎo)電層(未示出）以填充 第一開口 H11L和第二開口 H22L，并且可將導(dǎo)電層的上部平坦化直至暴露出第一絕緣夾層 234的上表面為止，從而可形成填充第一開口 HI 1L和第二開口 H22L的第一下接觸部分CT11L 和第二下接觸部分CT22L。
[0151] 根據(jù)示例實(shí)施例，導(dǎo)電層可通過利用CVD工藝或ALD工藝由金屬硅化物形成。例如， 金屬硅化物可包括硅化鎳、硅化鈷、硅化鎢、硅化鉭等。第一下阻擋層142L和第二下阻擋層 144L可保護(hù)所述多個(gè)鰭式有源區(qū)域FA免受在利用金屬硅化物形成導(dǎo)電層的工藝中使用的 材料(例如源氣)滲入所述多個(gè)鰭式有源區(qū)域FA或第一絕緣夾層234中會發(fā)生的損壞。
[0152]參照圖10,蝕刻停止層242和第二絕緣夾層244可按次序形成在第一下接觸部分 CT11L和第二下接觸部分CT22L以及第一絕緣夾層234上。
[0153]然后，可在蝕刻停止層242和第二絕緣夾層244上形成第三開口H11U和第四開口 H22U，它們暴露出第一下接觸部分CT11L和第二下接觸部分CT22L的上表面。這里，第三開口 HI 1U還可暴露出第一柵線SGLA的上表面。
[0154]在用于形成第三開口H11U的蝕刻工藝中，第三開口H11U的寬度可形成為大于第一 下接觸部分CT11L的寬度，因此，第一絕緣夾層234的鄰近于第一下接觸部分CT11L的那部分 也可被蝕刻。根據(jù)示例實(shí)施例，隨著利用在第一絕緣夾層234與第一下接觸部分CT11L之間 具有蝕刻選擇性的蝕刻劑執(zhí)行蝕刻工藝，可形成底部低于第一下接觸部分CT11L的上表面 的第三開口 H11U。
[0155] 參照圖11，第一上阻擋層142U和第二上阻擋層144U可形成在第三開口H11U和第四 開口 H22U中。
[0156]然后，填充第三開口 H11U和第四開口 H22U的導(dǎo)電層(未示出）可形成在第一上阻擋 層142U和第二上阻擋層144U上，并且可將導(dǎo)電層的上部平坦化直至暴露出第二絕緣夾層 244的上表面為止，從而可形成填充第三開口 HI 1U和第四開口 H22U的第一上接觸部分CT11U 和第二上接觸部分CT22U。
[0157] 可通過執(zhí)行以上處理來制造集成電路器件200A。
[0158] 圖12是根據(jù)示例實(shí)施例的非易失性存儲器裝置900的框圖。參照圖12,將描述包括 根據(jù)示例實(shí)施例的集成電路器件的非易失性存儲器裝置900。
[0159] 參照圖12,非易失性存儲器裝置900可形成為例如NAND閃速存儲器裝置。然而，根 據(jù)本發(fā)明構(gòu)思的示例實(shí)施例，非易失性存儲器裝置900不限于NAND閃速存儲器裝置，而是可 形成為諸如N0R閃速存儲器、電阻式隨機(jī)存取存儲器(RRAM)、相變RAM(PRAM)、磁阻式隨機(jī)存 取存儲器(MRAM)、鐵電式隨機(jī)存取存儲器等的各種裝置。
[0160]非易失性存儲器裝置900可實(shí)現(xiàn)為三維陣列結(jié)構(gòu)?？蓪⒎且资源鎯ζ餮b置900應(yīng) 用于其中電荷存儲層由導(dǎo)電浮柵形成的閃速存儲器裝置和其中電荷存儲層由絕緣層形成 的電荷俘獲閃速(CTF)存儲器裝置二者。
[0161] 非易失性存儲器裝置900可包括存儲器單元陣列910、行解碼器電路920、讀/寫電 路930、電壓發(fā)生器電路940，以及控制邏輯和輸入或輸出接口塊950。
[0162] 存儲器單元陣列910可包括存儲器單元，其包括布置在行方向上的字線和布置在 列方向上的位線。存儲器單元可形成存儲器塊。
[0163] 行解碼器電路920可受控制邏輯和輸入或輸出接口塊950控制，并且可選擇和驅(qū)動 存儲器單元陣列910的字線。
[0164] 讀/寫電路930可受控制邏輯和輸入或輸出接口塊950控制，并且可根據(jù)操作模式 而作為讀電路或者寫電路工作。例如，在讀操作中，讀/寫電路930可作為讀電路工作，其用 于在控制邏輯和輸入或輸出接口塊950的控制下從存儲器單元陣列910中讀數(shù)據(jù)。在寫(或 者編程)操作中，讀/寫電路930可作為寫電路工作，其用于在控制邏輯和輸入或輸出接口塊 950的控制下在存儲器單元陣列910中寫數(shù)據(jù)。
[0165] 電壓發(fā)生器電路940可受控制邏輯和輸入或輸出接口塊950控制，并且可產(chǎn)生用于 操作非易失性存儲器裝置900的電壓。例如，電壓發(fā)生器電路940可產(chǎn)生：字線電壓(諸如編 程電壓、導(dǎo)通電壓、驗(yàn)證電壓、選擇電壓等），其將被提供至存儲器單元陣列910的字線；以及 阱偏置電壓Vbb，其將被提供至存儲器單元陣列910的襯底或形成在存儲器單元陣列910的 襯底上。根據(jù)工作模式，講偏置電壓Vbb可為0V和負(fù)電壓中的任一個(gè)。
[0166] 控制邏輯和輸入或輸出接口塊950可控制非易失性存儲器裝置900的整體操作?？?制邏輯和輸入或輸出接口塊950可提供非易失性存儲器裝置900與外部裝置(例如存儲器控 制器或主機(jī))之間的數(shù)據(jù)轉(zhuǎn)移通道。當(dāng)請求編程操作時(shí)，控制邏輯和輸入或輸出接口塊950 可控制電壓發(fā)生器電路940,以將其上形成有存儲器單元的襯底或者形成在襯底上的阱偏 置為負(fù)電壓。
[0167] 控制邏輯和輸入或輸出接口塊950可包括根據(jù)示例實(shí)施例的集成電路器件100、 200、200A和300中的至少一個(gè)，或者在本發(fā)明構(gòu)思的示例實(shí)施例的范圍內(nèi)根據(jù)集成電路器 件100、200、200A和300修改或改變的集成電路器件。
[0168] 圖13是包括根據(jù)示例實(shí)施例的集成電路器件的電子系統(tǒng)1000的框圖。
[0169] 參照圖13,電子系統(tǒng)1000包括輸入裝置1010、輸出裝置1020、處理器裝置1030和存 儲器裝置1040。
[0170] 處理器裝置1030可經(jīng)各個(gè)對應(yīng)的接口控制輸入裝置1010、輸出裝置1020和存儲器 裝置1040中的每一個(gè)。處理器裝置1030可包括選自以下中的至少一個(gè):微處理器、數(shù)字信號 處理器、微控制器以及能夠執(zhí)行與它們的功能相似的功能的邏輯裝置中的至少一個(gè)。
[0171] 處理器裝置1030和存儲器裝置1040中的至少一個(gè)包括根據(jù)示例實(shí)施例的集成電 路器件100、200、200A和300中的至少一個(gè)，或者在本發(fā)明構(gòu)思的示例實(shí)施例的范圍內(nèi)根據(jù) 集成電路器件100、200、200A和300修改或改變的集成電路器件。
[0172] 輸入裝置1010和輸出裝置1020中的每一個(gè)可包括鍵區(qū)、鍵盤或顯示裝置。
[0173]例如，存儲器裝置1040可包括存儲器1042、易失性存儲器裝置或者諸如閃速存儲 器裝置的非易失性存儲器裝置。
[0174] 圖14是包括根據(jù)示例實(shí)施例的集成電路器件的存儲器系統(tǒng)1100的框圖。
[0175] 參照圖14,存儲器系統(tǒng)1100可包括接口單元1130、控制器1140和存儲器裝置1120。
[0176] 接口單元1130可在主機(jī)與存儲器系統(tǒng)(例如，圖28所示的電子系統(tǒng)1000)之間提供 聯(lián)系。接口單元1130可包括對應(yīng)于主機(jī)的數(shù)據(jù)交換協(xié)議，以與主機(jī)交互。接口單元1130可通 過各種接口協(xié)議之一與主機(jī)通信，所述各種接口協(xié)議諸如通用串行總線(USB)、多媒體卡 (MMC)、高速外圍組件互連(PCI-E)、串行連接SCSI(SAS)、串行高級技術(shù)附件(SATA)、并行高 級技術(shù)附件(PATA)、小型計(jì)算機(jī)系統(tǒng)接口（SCSI)、增強(qiáng)型小型磁盤接口（ESDI)、集成驅(qū)動電 子器件(IDE)等。
[0177] 控制器1140可經(jīng)接口單元1130接收從外部提供的數(shù)據(jù)或地址?？刂破?140可通過 參照從主機(jī)提供的數(shù)據(jù)和地址來訪問存儲器裝置(例如，圖13所示的存儲器裝置1040)?？?制器1140可通過接口單元1130將從存儲器裝置1120讀取的數(shù)據(jù)轉(zhuǎn)移至主機(jī)。
[0178] 控制器1140可包括緩沖存儲器1150。緩沖存儲器1150可暫時(shí)存儲從主機(jī)提供的寫 數(shù)據(jù)或者從存儲器裝置1120讀取的數(shù)據(jù)。
[0179]存儲器裝置1120可設(shè)為存儲器系統(tǒng)1100的存儲介質(zhì)。例如，存儲器裝置1120可由 卩1^1、1?艦、1?1^1^1^1、勵(lì)1?閃速存儲器或它們的組合形成。存儲器裝置1120包括根據(jù)示例 實(shí)施例的集成電路器件100、200、200A和300中的至少一個(gè)，或者在本發(fā)明構(gòu)思的示例實(shí)施 例的范圍內(nèi)由集成電路器件100、200、200A和300修改或改變的集成電路器件。
[0180]圖14所示的存儲器系統(tǒng)1100可安裝在諸如個(gè)人數(shù)字助理(PDA)、便攜式計(jì)算機(jī)、網(wǎng) 絡(luò)平板、數(shù)碼相機(jī)、便攜式媒體播放器(PMP)、移動電話、無線電話和筆記本計(jì)算機(jī)的信息處 理裝置中。存儲器系統(tǒng)1100可實(shí)現(xiàn)為麗C卡、安全數(shù)字(SD)卡、微SD卡、記憶棒、ID卡、個(gè)人計(jì) 算機(jī)存儲卡國際協(xié)會(PCMCIA)卡、芯片卡、USB卡、智能卡、緊湊閃存(CF)卡等。
[0181]雖然已經(jīng)參照本發(fā)明構(gòu)思的示例實(shí)施例具體示出和描述了本發(fā)明構(gòu)思，但是應(yīng)該 理解，在不脫離所附權(quán)利要求的精神和范圍的情況下，可在其中作出各種形式和細(xì)節(jié)上的 修改。
【主權(quán)項(xiàng)】
1. 一種集成電路器件，包括： 襯底； 第一鰭式有源區(qū)域和第二鰭式有源區(qū)域，所述第一鰭式有源區(qū)域和第二鰭式有源區(qū)域 在襯底上彼此間隔開，第一鰭式有源區(qū)域和第二鰭式有源區(qū)域在第一方向上延伸； 位于襯底上的第一柵線和第二柵線，第一柵線和第二柵線在與第一方向交叉的第二方 向上直線延伸，并且第一柵線和第二柵線分別與第一鰭式有源區(qū)域和第二鰭式有源區(qū)域交 叉； 位于第一鰭式有源區(qū)域上的第一接觸結(jié)構(gòu)，所述第一接觸結(jié)構(gòu)在第一柵線的一側(cè)，所 述第一接觸結(jié)構(gòu)接觸第一柵線，所述第一接觸結(jié)構(gòu)包括第一下接觸部分以及第一下接觸部 分上的第一上接觸部分，第一下接觸部分包括金屬硅化物；以及 位于第二鰭式有源區(qū)域上的第二接觸結(jié)構(gòu)，所述第二接觸結(jié)構(gòu)在第二柵線的一側(cè)，所 述第二接觸結(jié)構(gòu)包括第二下接觸部分以及位于第二下接觸部分上的第二上接觸部分，并且 所述第二下接觸部分包括金屬硅化物。2. 根據(jù)權(quán)利要求1所述的集成電路器件，其中，第一上接觸部分接觸第一柵線的上表 面。3. 根據(jù)權(quán)利要求1所述的集成電路器件，其中，第一鰭式有源區(qū)域和第二鰭式有源區(qū)域 在垂直于襯底的主表面的方向上從襯底突出，第一下接觸部分延伸以覆蓋第一鰭式有源區(qū) 域的側(cè)壁和上表面，并且第一下接觸部分延伸以覆蓋第二鰭式有源區(qū)域的側(cè)壁和上表面。4. 根據(jù)權(quán)利要求1所述的集成電路器件，其中，第一上接觸部分在第一方向上的寬度大 于第二上接觸部分在第一方向上的寬度。5. 根據(jù)權(quán)利要求1所述的集成電路器件，其中，第一柵線的接觸第一上接觸部分的那部 分是偽柵極。6. 根據(jù)權(quán)利要求1所述的集成電路器件，其中，第一柵線的接觸第一上接觸部分的那部 分與第一鰭式有源區(qū)域的側(cè)壁豎直地重疊。7. 根據(jù)權(quán)利要求1所述的集成電路器件，其中，第一上接觸部分包括第一部分和第二部 分，第一上接觸部分的第一部分接觸第一下接觸部分，并且第一上接觸部分的第二部分從 第一部分的一側(cè)向下突出并且接觸第一柵線。8. 根據(jù)權(quán)利要求7所述的集成電路器件，其中，第一上接觸部分的第二部分的底表面比 第一下接觸部分的上表面更低。9. 根據(jù)權(quán)利要求1所述的集成電路器件，其中，第一下接觸部分的上表面比第一柵線的 上表面更高。10. 根據(jù)權(quán)利要求1所述的集成電路器件，其中，第一接觸結(jié)構(gòu)還包括包圍第一下接觸 部分的側(cè)壁和底表面的第一下阻擋層，并且 第二接觸結(jié)構(gòu)還包括包圍第二下接觸部分的側(cè)壁和底表面的第二下阻擋層。11. 根據(jù)權(quán)利要求1所述的集成電路器件，其中，第一鰭式有源區(qū)域包括布置為彼此分 離開的一對PMOS有源區(qū)域，第二鰭式有源區(qū)域包括一對匪OS有源區(qū)域，并且所述一對PMOS 有源區(qū)域在所述一對NMOS有源區(qū)域之間。12. 根據(jù)權(quán)利要求11所述的集成電路器件，其中，所述一對PMOS有源區(qū)域之間的第一距 離實(shí)質(zhì)上等于所述一對PMOS有源區(qū)域之一與鄰近于所述一對PMOS有源區(qū)域之一的所述一 對NMOS有源區(qū)域之一之間的第二距離。13. 根據(jù)權(quán)利要求1所述的集成電路器件，其中，第一鰭式有源區(qū)域包括一對PM0S有源 區(qū)域，第二鰭式有源區(qū)域包括兩對NM0S有源區(qū)域，并且所述兩對NM0S有源區(qū)域的各對布置 在所述一對PM0S有源區(qū)域的兩側(cè)中的每一側(cè)。14. 一種集成電路器件，包括： 襯底； 位于襯底上的靜態(tài)隨機(jī)存取存儲器陣列，所述靜態(tài)隨機(jī)存取存儲器陣列包括多個(gè)靜態(tài) 隨機(jī)存取存儲器單元， 所述靜態(tài)隨機(jī)存取存儲器陣列包括： 多個(gè)第一鰭式有源區(qū)域和多個(gè)第二鰭式有源區(qū)域，它們在襯底上并且在第一方向上延 伸， 第一柵線和第二柵線，它們在襯底上并且在與第一方向交叉的第二方向上延伸，第一 柵線和第二柵線分別與所述多個(gè)第一鰭式有源區(qū)域和所述多個(gè)第二鰭式有源區(qū)域交叉，以 及 在第一柵線的一側(cè)位于所述多個(gè)第一鰭式有源區(qū)域之一上的第一接觸結(jié)構(gòu)和在第二 柵線的一側(cè)位于所述多個(gè)第二鰭式有源區(qū)域之一上的第二接觸結(jié)構(gòu)，所述第一接觸結(jié)構(gòu)包 括： 位于所述多個(gè)第一鰭式有源區(qū)域上的第一下接觸部分;和 位于第一下接觸部分上的第一上接觸部分，所述第一上接觸部分接觸第一柵線的一部 分，以及 包圍第一下接觸部分的側(cè)壁的第一下阻擋層。15. 根據(jù)權(quán)利要求14所述的集成電路器件，其中，第一下接觸部分包括金屬硅化物。16. 根據(jù)權(quán)利要求14所述的集成電路器件，其中，第二接觸結(jié)構(gòu)包括： 位于所述多個(gè)第二鰭式有源區(qū)域上的第二下接觸部分，和 位于第二下接觸部分上的第二上接觸部分，其中第二上接觸部分不接觸第一柵線或第 二柵線，并且 第一下接觸部分的上表面的高度實(shí)質(zhì)上等于第二下接觸部分的上表面的高度。17. 根據(jù)權(quán)利要求14所述的集成電路器件，其中，第二下接觸部分在第二方向上延伸， 并且第二下接觸部分接觸所述多個(gè)第二鰭式有源區(qū)域。18. 根據(jù)權(quán)利要求14所述的集成電路器件，其中，靜態(tài)隨機(jī)存取存儲器陣列包括多個(gè)反 相器，所述多個(gè)反相器中的每一個(gè)包括上拉晶體管和下拉晶體管，多個(gè)傳輸晶體管分別連 接至所述多個(gè)反相器的輸出節(jié)點(diǎn)，第一柵線由上拉晶體管和下拉晶體管共享，并且第二柵 線由選自所述多個(gè)傳輸晶體管中的兩個(gè)傳輸晶體管共享。19. 根據(jù)權(quán)利要求14所述的集成電路器件，其中，靜態(tài)隨機(jī)存取存儲器陣列包括多個(gè) NM0S晶體管和多個(gè)PM0S晶體管，并且第二柵極線由所述多個(gè)NM0S晶體管中的兩個(gè)NM0S晶體 管共享。20. 根據(jù)權(quán)利要求14所述的集成電路器件，其中，靜態(tài)隨機(jī)存取存儲器陣列包括多個(gè) 匪0S晶體管和多個(gè)PM0S晶體管，第一柵極線由具有不同導(dǎo)電類型的溝道的兩個(gè)晶體管共 享，并且所述兩個(gè)晶體管是所述多個(gè)NM0S晶體管和所述多個(gè)PM0S晶體管中的一部分。21. -種集成電路器件，包括： 多個(gè)鰭，它們在第一方向上延伸，所述多個(gè)鰭在與第一方向交叉的第二方向上彼此間 隔開，所述多個(gè)鰭包括第一鰭和第二鰭； 第一下接觸部分，其在第二方向上在第一鰭和第二鰭上方延伸； 第二下接觸部分，其在第二鰭上，并且與第一下接觸部分間隔開，第一下接觸部分和第 二下接觸部分由金屬硅化物形成； 第一柵線，其在第一鰭上，并且在第二方向上延伸； 第二柵線，其在第二鰭上，并且在第二方向上延伸，第一柵線和第二柵線彼此間隔開， 位于第一柵線和第一下接觸部分上的第一上接觸部分，第一上接觸部分在第一方向上 延伸；以及 位于第二下接觸部分上的第二上接觸部分。22. 根據(jù)權(quán)利要求21所述的集成電路器件，還包括： 襯底；以及 位于襯底上的多條第一柵線和第二柵線，其中 第一鰭是形成在襯底中的在第一方向上延伸的多個(gè)第一鰭之一， 所述多個(gè)第一鰭包括在第二方向上彼此間隔開的兩個(gè)第一鰭， 第二鰭是形成在襯底中的多個(gè)第二鰭之一， 所述多個(gè)第二鰭包括在第二方向上彼此間隔開并且位于襯底上的兩個(gè)第二鰭， 所述兩個(gè)第一鰭布置在所述兩個(gè)第二鰭之間， 第一柵線中的第一條在第二方向上在所述兩個(gè)第一鰭以及所述兩個(gè)第二鰭中的第一 個(gè)上方延伸， 第一柵線中的第二條在第二方向上在所述兩個(gè)第一鰭以及所述兩個(gè)第二鰭中的第二 個(gè)上方延伸， 第二柵線中的第一條連接至所述兩個(gè)第二鰭中的第一個(gè)，并且 第二柵線中的第二條連接至所述兩個(gè)第二鰭中的第二個(gè)。23. 根據(jù)權(quán)利要求21所述的集成電路器件，還包括： 柵極絕緣層，其位于第一柵線與第一鰭之間，其中，第一柵線包括第一部分和第二部 分，第一部分在第一鰭的上表面上，第二部分鄰近于第一鰭的側(cè)壁，并且柵極絕緣層位于第 一鰭與第一柵線的第一部分和第二部分之間。24. 根據(jù)權(quán)利要求21所述的集成電路器件，其中，第一下接觸部分的上表面比第一柵線 的上表面更高。25. 根據(jù)權(quán)利要求21所述的集成電路器件，還包括襯底，其中，第一鰭和第二鰭形成在 襯底中，第一鰭包括PMOS晶體管的溝道區(qū)域，并且第二鰭包括NMOS晶體管的溝道區(qū)域。
【文檔編號】H01L21/8244GK106024785SQ201610177256
【公開日】2016年10月12日
【申請日】2016年3月25日
【發(fā)明人】鄭在燁
【申請人】三星電子株式會社