半導體器件及其制造方法
【專利摘要】本發(fā)明提供一種半導體器件及其制造方法，該半導體器件包括形成在存儲器單元區(qū)中的半導體襯底的主表面之上的控制柵電極和存儲器柵電極，和形成在分流區(qū)中的半導體襯底的主表面之上的第一電極和第二電極。第一電極與控制柵電極形成一體，第二電極與存儲器柵電極形成一體。第二電極包括沿第一電極的側壁形成的第一部分，和沿半導體襯底的主表面延伸的第二部分。另外，相對于半導體襯底的主表面，第一電極的上表面的高度與第二電極的第一部分的上表面的高度一般是相同的。
【專利說明】半導體器件及其制造方法
[0001]相關申請的交叉引用
[0002]2015年3月30日提出的日本專利申請N0.2015-070152的公開包括說明書、附圖和摘要，通過引用的方式將其作為整體合并于此。
技術領域
[0003]本發(fā)明涉及一種半導體器件及其制造方法，且可以適用于包括非易失性存儲器的半導體器件的示例及其制造方法。
【背景技術】
[0004]作為電可寫/可擦除非易失性半導體存儲器件，已經廣泛使用EEPROM(電可擦除可編程只讀存儲器)?，F(xiàn)在廣泛使用的用閃存表示的這些存儲器件，包括被MISFET的柵電極下面的氧化膜或俘獲絕緣膜包圍的導電浮置柵電極，浮置柵極或俘獲絕緣膜中的電荷存儲狀態(tài)被制成為作為晶體管的閾值讀出的存儲信息。這種俘獲絕緣膜是指能存儲電荷的絕緣膜，作為示例可以引用氮化硅膜等。通過將電荷充電到這種電荷存儲區(qū)或將電荷從這種電荷存儲區(qū)釋放，會改變MISFET的閾值，并會使MISFET作為存儲元件來操作。作為閃存，存在使用MONOS(金屬-氧化物-氮化物-氧化物-半導體)膜的分裂柵型單元。在這種存儲器中，通過使用氮化硅膜作為電荷存儲區(qū)，由于使數(shù)據保持不變的極佳可靠性、能降低寫入/擦除操作的電壓等，所以提供了以下優(yōu)勢，即與導電浮置柵極膜相比使針對離散存儲電荷的數(shù)據保持不變的可靠性極佳，能使氮化硅膜之上和之下的氧化物膜變薄。
[0005]另外，存儲器單元包括經由第一柵極絕緣膜形成在半導體襯底之上的控制柵電極(選擇柵電極)、經由包括電荷存儲區(qū)的第二柵極絕緣膜形成在半導體襯底之上的存儲器柵電極、和形成在半導體襯底的表面之上以夾著控制柵電極和存儲器柵電極的一對半導體區(qū)(源極區(qū)和漏極區(qū))。在存儲器單元區(qū)中，多個存儲器單元在X方向和Y方向上以矩陣形狀布置。例如，相對于在Y方向上以行排列的多個存儲器單元，控制柵電極和存儲器柵電極分別形成一體，且控制柵電極和存儲器柵電極在Y方向上延伸。例如，由多晶硅膜等組成的控制柵電極和存儲器柵電極，向鄰近存儲器單元區(qū)的供電區(qū)(分流區(qū))延伸，并與例如由金屬布線層組成的控制柵極線(選擇柵極線)和存儲器柵極線耦合。
[0006]在日本未審專利申請公開N0.2006-049737、日本未審專利申請公開N0.2011-222938和日本未審專利申請公開N0.2006-054292中，描述了用供電區(qū)中的控制柵極線耦合控制柵電極和用存儲器柵極線耦合存儲器柵電極的分流結構的技術。
【發(fā)明內容】
[0007]另外，在包括非易失性存儲器的半導體器件中，希望盡可能多地提高性能，或者提高半導體器件的可靠性，或者實現(xiàn)它們兩者。
[0008]從本說明書和附圖的描述，其它問題和新的特征將變得明顯。
[0009]根據實施例，半導體器件包括半導體襯底，該半導體襯底包括在半導體襯底的主表面中的存儲器單元區(qū)和在主表面的第一方向上與存儲器單元區(qū)相鄰的分流區(qū)(shuntreg1n)。另外，該半導體器件包括形成在存儲器單元區(qū)中的存儲器單元，該存儲器單元包括經由第一柵極絕緣膜形成在半導體襯底的主表面之上并在第一方向上延伸的第一柵電極，與第一柵電極相鄰并經由第二柵極絕緣膜形成在半導體襯底的主表面之上的第二柵電極，和形成在半導體襯底的主表面之上的、夾著第一柵電極和第二柵電極的第一源極區(qū)和第一漏極區(qū)。此外，該半導體襯底包括位于分流區(qū)中的并與第一柵電極形成一體的第一電極，和位于分流區(qū)中的第二電極，該第二電極與第二柵電極形成一體，并包括沿第一柵電極的側壁形成的第一部分和從第一部分沿半導體襯底的主表面延伸的第二部分。另外，該半導體器件包括覆蓋第一柵電極、第二柵電極、第一電極和第二電極的第一絕緣膜，形成在第一絕緣膜中的具有與漏極區(qū)耦合的第一插塞的導電的第一插塞和具有與第二電極耦合的第二插塞的導電的第二插塞，以及位于第一絕緣膜之上的第一金屬布線和第二金屬布線，第一金屬布線與第一插塞耦合，第二金屬布線與第二插塞耦合。此外，相對于半導體襯底的主表面，第一電極的上表面的高度與第二電極的第一部分的上表面的高度是相同的。
[0010]根據該實施例，能夠提高半導體器件的性能，或者能夠提高半導體器件的可靠性，或者能夠實現(xiàn)它們兩者。
【附圖說明】
[0011]圖1是示出實施例的半導體器件的部分制造步驟的工藝流程圖。
[0012]圖2是示出實施例的半導體器件的部分制造步驟的工藝流程圖。
[0013]圖3是示出實施例的半導體器件的部分制造步驟的工藝流程圖。
[0014]圖4是在實施例的半導體器件的制造步驟期間的基本部分的橫截面圖。
[0015]圖5是圖4之后的半導體器件的制造步驟期間的基本部分的橫截面圖。
[0016]圖6是圖5之后的半導體器件的制造步驟期間的基本部分的橫截面圖。
[0017]圖7是圖6之后的半導體器件的制造步驟期間的基本部分的橫截面圖。
[0018]圖8是圖7之后的半導體器件的制造步驟期間的基本部分的橫截面圖。
[0019]圖9是圖8之后的半導體器件的制造步驟期間的基本部分的橫截面圖。
[0020]圖10是圖9之后的半導體器件的制造步驟期間的基本部分的橫截面圖。
[0021]圖11是圖10之后的半導體器件的制造步驟期間的基本部分的橫截面圖。
[0022]圖12是圖11之后的半導體器件的制造步驟期間的基本部分的橫截面圖。
[0023]圖13是圖12之后的半導體器件的制造步驟期間的基本部分的橫截面圖。
[0024]圖14是圖13之后的半導體器件的制造步驟期間的基本部分的橫截面圖。
[0025]圖15是圖14之后的半導體器件的制造步驟期間的基本部分的橫截面圖。
[0026]圖16是圖15之后的半導體器件的制造步驟期間的基本部分的橫截面圖。
[0027]圖17是圖16之后的半導體器件的制造步驟期間的基本部分的橫截面圖。
[0028]圖18是圖17之后的半導體器件的制造步驟期間的基本部分的橫截面圖。
[0029]圖19是圖18之后的半導體器件的制造步驟期間的基本部分的橫截面圖。
[0030]圖20是不同于圖19的實施例的半導體器件的制造步驟期間的基本部分的橫截面圖。
[0031]圖21是圖19之后的半導體器件的制造步驟期間的基本部分的橫截面圖。
[0032]圖22是實施例的半導體器件的基本部分的橫截面圖。
[0033]圖23是實施例的半導體器件的基本部分的橫截面圖。
【具體實施方式】
[0034]在下面的實施例中，當為了方便起見需要時，雖然可以將描述分成多個部分或實施例，但它們并不是彼此無關的，且一個是另一個的部分或全部的變更、細節(jié)、補充說明等的關系，除了特別明確規(guī)定的情況以外。此外，在下面的實施例中，當提及元件等的數(shù)量(包括件數(shù)、數(shù)值、數(shù)量、范圍等)時，它們不限于提到的數(shù)量，且可以等于或大于和等于或小于提到的數(shù)量，除了特別明確規(guī)定的情況、原則上明顯限制于特定數(shù)量的情況等以外。此外，在下面的實施例中，不必說，其構成元件(也包括元件步驟等)不一定是必不可少的，除了特別明確規(guī)定的情況、原則上認為明顯是必不可少的情況等以外。以類似的方式，在下面的實施例中，當提及構成元件等的形狀、位置關系等時，它們是包含基本接近于或類似于其形狀、位置關系等的形狀、位置關系等，除了特別明確規(guī)定的情況、原則上認為不是的情況等以外。這一事實同樣適用于上述數(shù)值和范圍。
[0035]在下面，基于附圖將詳細說明實施例。另外，在用于說明實施例的所有附圖中，相同的附圖標記被指定給具有相同功能的組件，并將省略其重復說明。此外，在下面的實施例中，原則上將不重復對相同或相似部分的說明，除了特別需要時以外。
[0036]另外，在用于實施例的附圖中，為了便于理解附圖，還具有即使在橫截面圖中也省略影線的情況。此外，為了便于理解附圖，還具有即使在平面圖中也給出影線的情況。
[0037](實施例)
[0038]〈關于半導體器件的制造步驟〉
[0039]本實施例和下面實施例的半導體器件是一種包括非易失性存儲器(非易失性存儲元件、閃存、非易失性半導體存儲器件)的半導體器件。在本實施例和下面的實施例中，將基于以η溝道型MI SFET(MISFET:金屬絕緣體半導體場效應晶體管)為基礎的存儲器單元來解釋說明非易失性存儲器。
[0040]參考附圖，將說明制造本實施例的半導體器件的方法。
[0041]圖1至圖3是示出本實施例的半導體器件的部分制造步驟的工藝流程圖。圖4至圖21是在本實施例的半導體器件的制造步驟期間的基本部分的橫截面圖。另外，在圖4至圖21的橫截面圖中，示出了存儲器單元區(qū)1A、外圍電路區(qū)IB和分流區(qū)SH的基本部分的橫截面圖，并示出了分別在半導體襯底SB中形成存儲器單元區(qū)IA中的非易失性存儲器的存儲器單元、外圍電路區(qū)IB中的MISFET和分流區(qū)SH中的分流結構的狀態(tài)。
[0042]存儲器單元區(qū)1A、外圍電路區(qū)IB和分流區(qū)SH存在于同一半導體襯底SB中。在圖4至圖21的橫截面圖中，以該順序示出了存儲器單元區(qū)1A、外圍電路區(qū)IB和分流區(qū)SH，然而，存儲器單元區(qū)IA和外圍電路區(qū)IB以及外圍電路區(qū)IB和分流區(qū)SH可以不彼此相鄰。
[0043]在存儲器單元區(qū)IA中，以矩陣形狀布置多個分裂柵型存儲器單元，且該存儲器單元由η溝道型MISFET(控制晶體管和存儲器晶體管)組成。該存儲器單元包括經由柵極絕緣膜形成在半導體襯底之上的控制柵電極，經由包括電荷存儲區(qū)的柵極絕緣膜形成在半導體襯底之上的存儲器柵電極，和形成在半導體襯底的表面之上的以夾著控制柵電極和存儲器柵電極的一對半導體區(qū)(源極區(qū)和漏極區(qū))。
[0044]另外，在本實施例中，將說明在存儲器單元區(qū)IA中形成η溝道型MISFET(控制晶體管和存儲器晶體管)的情況，然而，在存儲器單元區(qū)IA中使導電類型相反和形成ρ溝道型MISFET(控制晶體管和存儲器晶體管)也是可能的。雖然將在下面描述它，但控制晶體管包括例如由硅膜(多晶硅膜)組成的控制柵電極，存儲器晶體管包括例如由硅膜(多晶硅膜)組成的存儲器柵電極。
[0045]分流區(qū)(供電區(qū))SH是用于耦合控制柵電極和存儲器柵電極的區(qū)域，控制柵電極和存儲器柵電極用控制柵極線(選擇柵極線)和存儲器柵極線(通常)與多個存儲器單元形成為整體，并鄰近存儲器單元區(qū)IA布置。向存儲器單元區(qū)IA延伸的控制柵電極和存儲器柵電極連續(xù)向分流區(qū)SH延伸。在分流區(qū)SH中，控制柵電極與控制柵極線耦合，且存儲器柵電極MG與存儲器柵極線耦合。
[0046]外圍電路IB是不同于非易失性存儲器的電路，且其是處理器，諸如CPU、控制電路、讀出放大器、列解碼器、行解碼器等。形成在外圍電路IB中的MISFET是外圍電路的MISFET。在本實施例中，將說明在外圍電路區(qū)IB中形成η溝道型MISFET的情況，然而，在外圍電路區(qū)IB中使導電類型相反和形成ρ溝道型MISFET也是可能的，在外圍電路區(qū)IB中形成CMISFET(互補MISFET)等也是可能的。
[0047 ] 如圖4所示，首先，提供由具有例如約為1-10 Ω cm的比電阻的ρ型多晶硅等組成的半導體襯底(半導體晶片)SB(圖1的步驟SI)。然后，在半導體襯底SB的主表面之上，形成定義有源區(qū)的元件分離區(qū)(內部元件分離和絕緣區(qū))ST。
[0048]元件分離區(qū)ST由絕緣體諸如氧化硅組成，并可以通過例如STI(淺溝槽隔離)方法或LOCOS(硅的局部氧化)方法等形成。例如，可通過在半導體襯底SB的主表面中形成用于分離元件的溝槽STR，然后在用于分離元件的該溝槽STR的內部嵌入例如由氧化硅組成的絕緣膜，來形成元件分離區(qū)ST。更具體地說，在半導體襯底SB的主表面中形成用于分離元件的溝槽STR之后，在半導體襯底SB之上形成用于形成元件分離區(qū)的絕緣膜(例如氧化硅膜)，以在其中嵌入用于分離元件的這種溝槽STR。然后，通過去除用于分離元件的溝槽STR外面的絕緣膜(用于形成元件分離區(qū)的絕緣膜)，可以形成由嵌入在用于隔離元件的溝槽STR中的絕緣膜組成的元件分離區(qū)ST。元件分離區(qū)ST布置在半導體襯底SB的主表面中以包圍形成元件的有源區(qū)。換句話說，用元件分離區(qū)ST將元件相互分離。元件分離區(qū)ST使存儲器單元區(qū)IA和外圍電路區(qū)IB相互電分離，使存儲器單元區(qū)IA中的存儲器單元相互電分離，并使外圍電路區(qū)IB中的多個MISFET相互電分離。在分流區(qū)SH中，形成具有大的寬度的元件分離區(qū)ST。
[0049]接下來，如圖5所示，在半導體器件SB的存儲器單元區(qū)IA中形成ρ型阱PWl，并在外圍電路區(qū)IB中形成ρ型阱PW2(圖1的步驟S3)型阱PWl、PW2可以通過將ρ型雜質諸如硼(B)離子注入到半導體襯底SB中形成。ρ型阱PW1、PW2形成在從半導體襯底SB的主表面起的預定深度之上。由于P型阱PWl和ρ型阱PW2具有相同的導電類型，所以它們可以在同一離子注入步驟中形成，或者可以在不同的離子注入步驟中形成。雖然沒有示出，但在平面圖和截面圖中，存儲器單元區(qū)IA的ρ型阱PWl用η型阱覆蓋，并與外圍電路區(qū)IB的ρ型阱PW2電分離。
[0050]接下來，在通過稀釋的氫氟酸清洗等清洗半導體襯底SB的表面(ρ型阱PW1、PW2)之后，在半導體襯底SB的主表面(ρ型阱PWl、PW2的表面)之上，形成針對柵極絕緣膜的絕緣膜GI(圖1的步驟S4)。
[0051 ]絕緣膜GI例如由薄的氧化硅膜或氮氧化硅膜等形成，且形成的絕緣膜GI的膜厚度例如可被制成為約2-3nm。絕緣膜GI可以通過熱氧化法、CVD(化學氣相沉積)法或等離子體氮化法形成。當通過熱氧化法形成絕緣膜GI時，絕緣膜GI不形成在元件分離區(qū)ST之上。
[0052]另一方面，在步驟S4中，在不同于存儲器單元區(qū)IA的絕緣膜GI形成步驟的步驟中，形成具有不同膜厚度的外圍電路區(qū)IB的絕緣膜GI也是可能的。
[0053]接下來，如圖6所示，在半導體襯底SB的主表面(主表面的整個表面)之上，即在存儲器單元區(qū)IA和外圍電路區(qū)IB的絕緣膜GI之上和在分流區(qū)SH的元件分離區(qū)ST之上，形成(層疊)硅膜PSl(圖1的步驟S5)。
[0054]硅膜PSl是用于形成下述的控制柵電極CG的導電膜，且是用于形成下述的第一電極DI的導電膜，其中在分流區(qū)SH中第一電極DI與控制柵電極CG形成一體。此外，硅膜PSI還用作用于形成下述的柵電極DG的導電膜。換句話說，下述的控制柵電極CG、下述的柵電極DG和下述的第一電極Dl都由硅膜PSl形成。
[0055]硅膜PSl由多晶硅膜(多晶硅膜)組成，且可以使用CVD法等形成。硅膜PSl的層疊膜厚度例如可被制成為約50-100nm。通過在膜形成時注入雜質或者在膜形成之后離子注入雜質，可將硅膜PSl制成低阻抗的半導體膜(摻雜的多晶硅膜)。優(yōu)選的是，存儲器單元區(qū)IA和分流區(qū)SH的硅膜PSl是已經引入η型雜質諸如磷(P)、砷(As)等的η型硅膜。
[0056]接下來，在半導體襯底SB的主表面(主表面的整個表面)之上，即在硅膜PSl之上，形成(層疊)絕緣膜ILl(圖1的步驟S6)。
[0057]絕緣膜ILl是用于形成下述的蓋層絕緣膜CPl、CP2、CP3的絕緣膜。絕緣膜ILl例如由氮化硅膜等組成，且可以使用CVD法等形成。絕緣膜ILl的層疊膜厚度例如可被制成為約20-50nm。通過執(zhí)行步驟S5、S6，出現(xiàn)在硅膜PSl之上形成硅膜PSl和絕緣膜ILl的層疊膜LF的狀態(tài)。在這里，層疊膜LF由硅膜PSl和硅膜PSl之上的絕緣膜ILl組成。
[0058]接下來，通過光刻技術和蝕刻技術圖案化層疊膜LF，即絕緣膜ILl和硅膜PSl，并在存儲器單元區(qū)IA中形成包括控制柵電極CG和控制柵電極CG之上的蓋層絕緣膜CPl的層疊體(層疊結構)LMl(圖1的步驟S7)。
[0059]可以如下執(zhí)行步驟S7。更確切地說，首先，如圖6所示，使用光刻法在絕緣膜ILl之上形成光致抗蝕劑圖案PRl作為抗蝕劑圖案。該光致抗蝕劑圖案PRl形成在存儲器單元區(qū)IA中的控制柵電極CG形成計劃區(qū)中、整個外圍電路區(qū)IB中和分流區(qū)SH中的第一電極Dl形成計劃區(qū)中。然后，使用該光致抗蝕劑圖案PRl作為蝕刻掩膜，通過蝕刻(優(yōu)選通過干法蝕刻)圖案化存儲器單元區(qū)IA和分流區(qū)SH中的硅膜PSl和絕緣膜ILl的層疊膜LF，并在之后去除該光致抗蝕劑圖案PR1。因此，如圖7所示，在存儲器單元區(qū)IA中形成層疊體LMl，該層疊體LMl包括由已經圖案化的硅膜PSl組成的控制柵電極CG和由已經圖案化的絕緣膜ILl組成的蓋層絕緣膜CPI。另外，在分流區(qū)SH中形成層疊體LM2，該層疊體LM2包括由已經圖案化的硅膜PSl組成的第一電極Dl和由已經圖案化的絕緣膜ILl組成的蓋層絕緣膜CP2。
[0060]層疊體LMl由控制柵電極CG和控制柵電極CG之上的蓋層絕緣膜CPl組成，并經由絕緣膜GI形成在存儲器單元區(qū)IA的半導體襯底SB(p型阱PWl)之上。在平面圖中，控制柵電極CG和蓋層絕緣膜CPl具有通常彼此相同的平面形狀，并在平面圖中相互重疊。
[0061 ]層疊體LM2由第一電極Dl和第一電極之上的蓋層絕緣膜CP2組成，并經由絕緣膜GI形成在分流區(qū)SH的元件分離區(qū)ST之上。在圖8中和在前面，將省略元件分離區(qū)ST之上的絕緣膜GI。在平面圖中，第一電極Dl和蓋層絕緣膜CP2具有通常彼此相同的平面形狀，并在平面圖中相互重疊。
[0062]當執(zhí)行步驟7時，在存儲器單元區(qū)IA中去除除了變?yōu)閷盈B體LMl的部分之外的硅膜PSl和絕緣膜ILl，并在分流區(qū)SH中去除除了變?yōu)閷盈B體LM2的部分之外的硅膜PSl和絕緣膜ILl。另一方面，在外圍電路區(qū)IB中，光致抗蝕劑圖案PRl形成在整個外圍電路區(qū)IB中。因此，即使在執(zhí)行步驟7時，在外圍電路區(qū)IB中，由于它沒有被去除即沒有被圖案化，所以仍保留由硅膜PSl和硅膜PSl之上的絕緣膜ILl組成的層疊膜LFl。留在外圍電路區(qū)IB中的層疊膜LF用附圖標記LFl來標識，并稱為層疊膜LF1。
[0063]在存儲器單元區(qū)IA中，形成由圖案化的硅膜PSl組成的控制柵電極CG，且控制柵電極CG是控制晶體管的柵電極。留在控制柵電極CG下面的絕緣膜GI成為控制晶體管的柵極絕緣膜。因此，在存儲器單元區(qū)IA中，由硅膜PSl組成的控制柵電極CG變成經由作為柵極絕緣膜的絕緣膜GI形成在半導體襯底SB(p型阱PWl)之上的狀態(tài)。
[0064]在存儲器單元區(qū)IA中，通過執(zhí)行在步驟S7的圖案化步驟中執(zhí)行的干法蝕刻，或者通過在干法蝕刻之后執(zhí)行濕法蝕刻，可能會去除沒有被層疊體LMl覆蓋的部分的絕緣膜GI，即不是變?yōu)闁艠O絕緣膜的部分的絕緣膜GI。
[0065]接下來，如圖8所示，在半導體襯底SB的整個表面之上，S卩在半導體襯底SB的主表面(表面)之上和在層疊體LMl、LM2的表面(上表面和側表面)之上，形成針對存儲器晶體管的柵極絕緣膜的絕緣膜MZ(圖1的步驟S8)。
[0066]在外圍電路區(qū)IB中，由于保留了層疊膜LFl，所以絕緣膜MZ也可能會形成在該層疊膜LFl的表面(上表面和側表面)之上。因此，在步驟S8中，絕緣膜MZ形成在半導體襯底SB之上，以覆蓋存儲器單元區(qū)IA的層疊體LMl、分流區(qū)SH的層疊體LM2和外圍電路區(qū)IB的層疊膜LFl0
[0067]絕緣膜MZ是針對存儲器晶體管的柵極絕緣膜的絕緣膜，且其是包括其內部的電荷存儲部分的絕緣膜。這種絕緣膜MZ由氧化硅膜(氧化物膜)MZl、形成在氧化硅膜MZI之上的氮化硅膜(氮化物膜)MZ2和形成在氮化硅膜MZ2之上的氧化硅膜(氧化物膜)MZ3的層疊膜組成。氧化硅膜MZl、氮化硅膜MZ2和氧化硅膜MZ3的層疊膜也可以被認為是0N0(氧化物-氮化物-氧化物)膜。
[0068]另外，為了使附圖便于使用，在圖8中，作為絕緣膜MZ，僅示出了由氧化硅膜MZ1、氮化硅膜MZ2和氧化硅膜MZ3組成的絕緣膜MZο在本實施例中，作為具有陷阱能級的絕緣膜(電荷存儲層)，舉例說明了氮化硅膜MZ2，然而，該絕緣膜不限于氮化硅膜，具有與氮化硅膜相比較高的介電常數(shù)的高介電常數(shù)膜，諸如氧化鋁(氧化鋁)膜、氧化鉿膜或氧化鉭膜，也可以用作電荷存儲層或電荷存儲部分。此外，電荷存儲層或電荷存儲部分也可以由硅納米點形成。
[0069]為了形成絕緣膜MZ，例如，首先，在通過熱氧化法(優(yōu)選ISSG氧化)形成氧化硅膜MZl之后，通過CVD法在該氧化硅膜MZl之上層疊氮化硅膜MZ2，并通過CVD法，或者通過熱氧化法，或者通過它們兩者在該氮化硅膜MZ2之上進一步形成氧化硅膜MZ3。因此，可以形成由氧化硅膜MZ1、氮化硅膜MZ2和氧化硅膜MZ3的層疊膜組成的絕緣膜MZ。
[0070]氧化硅膜MZl的厚度例如可被制成為約2-10nm，氮化硅膜MZ2的厚度例如可被制成為約5-15nm，氧化娃膜MZ3的厚度例如可被制成為約2-10nm。對于最后的氧化物膜，即絕緣膜MZ的最上層的氧化硅膜MZ3，高耐壓膜也可以通過例如氧化氮化物膜的上層部分(絕緣膜MZ的中間層的氮化硅膜MZ2)形成。絕緣膜MZ用作隨后形成的存儲器柵電極MG的柵極絕緣膜。
[0071 ]接下來，在半導體襯底SB的主表面(主表面的整個表面)之上，即在絕緣膜MZ之上，形成(層疊)硅膜PS2作為形成存儲器柵電極MG的導電膜，以覆蓋存儲器單元區(qū)IA和分流區(qū)SH中的層疊體LMl、LM2，并覆蓋外圍電路區(qū)IB中的層疊膜LFl (圖1的步驟S9)。
[0072]硅膜PS2是針對存儲器晶體管的柵電極的導電膜，且是用于形成下述的第二電極D2的導電膜，其中在分流區(qū)SH中第二電極D2與存儲器柵電極MG形成一體。硅膜PS2由多晶硅膜組成，并可以使用CVD法等形成。硅膜PS2的層疊膜厚度例如可以被制成為約30-150nm。
[0073]另外，通過在膜形成時引入雜質或者通過在膜形成之后以離子注入雜質的方式引入雜質，將硅膜PS2制作成低阻抗的半導體膜(摻雜的多晶硅膜)。硅膜PS2是已經優(yōu)選引入η型雜質諸如磷(P)、砷(As)等的η型硅膜。
[0074]接下來，通過各向異性蝕刻技術，使硅膜PS2受到回蝕刻(蝕刻、各向異性干法蝕亥IJ、各向異性蝕刻)(圖1的步驟S10)。
[0075]由于通過步驟SlO的回蝕刻步驟使硅膜SP2受到回蝕刻，所以將硅膜PS2制成經由絕緣膜MZ留在層疊體LMl的兩個側壁之上的側壁間隔物形狀中，并去除存儲器單元區(qū)IA的其它區(qū)域的硅膜PS2。因此，如圖9所示，在存儲器單元區(qū)IA中，通過已保留在側壁間隔物形狀中的硅膜PS2經由絕緣膜MZ，將存儲器柵電極MG形成在層疊體LMl的兩個側壁中的一個側壁之上，并經由絕緣膜MZ通過已保留在側壁間隔物形狀中的硅膜PS2，將硅間隔物SP形成在另一側壁之上。將存儲器柵電極MG形成在絕緣膜MZ之上，以經由絕緣膜MZ鄰近于層疊體LMl。由于層疊體LMl由控制柵電極CG和控制柵電極CG之上的蓋層絕緣膜CPl組成，所以將存儲器柵電極MG形成在絕緣膜MZ之上，以經由絕緣膜MZ鄰近于控制柵電極CG和蓋層絕緣膜CPl0
[0076]另外，在分流區(qū)SH中，在步驟SlO的回蝕刻步驟之前，使用光刻法在硅膜SP2之上形成光致抗蝕劑圖案PR2作為抗蝕劑圖案(掩膜)ο該光致抗蝕劑圖案PR2形成在分流區(qū)SH中的第二電極D2形成計劃區(qū)中。因此，在步驟SlO的回蝕刻步驟之后的分流區(qū)SH中，形成第二電極D2，其中該第二電極D2經由絕緣膜MZ覆蓋層疊體LM2的上表面和側表面的部分并在元件分離區(qū)ST之上延伸。如圖9所示，第二電極D2具有反S形，并由沿第一電極Dl的側壁形成的第一部分、形成在元件分離區(qū)ST之上的并從第一部分的一端(下端)在背離第一電極Dl的方向上繼續(xù)延伸的第二部分，和在第一電極Dl之上從第一部分的另一端(上端)延伸的第三部分組成。另外，在沒有被第二電極D2覆蓋的層疊體LM2的側壁中，經由絕緣膜MZ形成硅間隔物SP0
[0077]此外，也在制成為保留在外圍電路區(qū)IB中的層疊膜LFl的側壁之上，經由絕緣膜MZ形成硅間隔物SP。
[0078]硅間隔物SP也可以被視為由電導體即電導體間隔物組成的側壁間隔物。在存儲器單元區(qū)IA中，存儲器柵電極MG和硅間隔物SP形成在變?yōu)楸舜讼喾吹膫鹊膶盈B體LMl的側壁之上，并具有穿過層疊體LMl通常對稱的結構。
[0079]在完成步驟SlO的回蝕刻步驟階段，優(yōu)選的是，存儲器柵電極MG和硅間隔物SP的高度比控制柵電極CG的高度高。通過使存儲器柵電極MG的高度比控制柵電極CG的高度高，在下述的步驟S20的拋光步驟中，可以準確地暴露存儲器柵電極MG的上部分，并可以防止存儲器柵電極MG的暴露故障。
[0080]接下來，在使用光刻技術形成覆蓋存儲器柵電極MG并暴露半導體襯底SB之上的硅間隔物SP的光致抗蝕劑圖案(未示出)之后，使用該光致抗蝕劑圖案作為蝕刻掩膜通過干法蝕刻，去除硅間隔物SP(圖2的步驟S11)。重要的是，該光致抗蝕劑圖案是覆蓋分流區(qū)SH中的第二電極D2的圖案。然后，去除該光致抗蝕劑圖案。在步驟S11的蝕刻步驟中，如圖1O所示，由于存儲器柵電極MG被光致抗蝕劑膜覆蓋，所以雖然去除了硅間隔物SP，但留下存儲器柵電極MG沒被蝕刻。另外，去除了層疊體LM2、LF1的側壁的硅間隔物SP。
[0081]接下來，如圖10所示，通過蝕刻(例如濕法蝕刻)去除沒有被存儲器柵電極MG或第二電極D2覆蓋的且暴露的絕緣膜MZ的部分(圖2的步驟S12)。此時，在存儲器單元區(qū)IA中，留下位于存儲器柵電極MG下面的和存儲器柵電極MG和層疊體LMl之間的絕緣膜MZ沒被去除，并去除其它區(qū)域的絕緣膜MZ。另外，在分流區(qū)SH中，留下被第二電極D2覆蓋的絕緣膜MZ沒被去除，并去除其它區(qū)域的絕緣膜MZ。從圖10得知，在存儲器單元區(qū)IA中，絕緣膜MZ連續(xù)延伸在存儲器柵電極MG和半導體襯底SB(p型阱PWl)之間的區(qū)域和存儲器柵電極MG和層疊體LMl之間的區(qū)域的兩個區(qū)域之上。
[0082]存儲器柵電極MG和半導體襯底SB(p型阱PWl)之間的區(qū)域的絕緣膜MZ用作存儲器晶體管的柵極絕緣膜。
[0083]接下來，通過使用光刻技術和蝕刻技術圖案化外圍電路區(qū)IB的層疊膜LFl，如圖11所示，在外圍電路區(qū)IB中形成包括柵電極DG和柵電極DG之上的蓋層絕緣膜CP3的層疊體(層疊結構)LM3(圖2的步驟SI3)。
[0084]例如，可以如下執(zhí)行步驟S13的圖案化步驟。更確切地說，首先，使用光刻法在半導體襯底SB的主表面之上形成光致抗蝕劑圖案(未示出)。該光致抗蝕劑圖案形成在整個存儲器單元區(qū)1A、整個分流區(qū)SH和外圍電路區(qū)IB中的柵電極DG形成計劃區(qū)中。因此，存儲器柵電極MG和層疊體LMl以及第一電極Dl和第二電極D2被該光致抗蝕劑圖案覆蓋。然后，使用該光致抗蝕劑圖案作為蝕刻掩膜，通過蝕刻(優(yōu)選通過干法蝕刻)圖案化外圍電路區(qū)IB中的硅膜PSl和絕緣膜ILl的層疊膜LFl，然后去除該光致抗蝕劑圖案。因此，如圖11所示，在外圍電路區(qū)IB中形成由圖案化的硅膜PSl組成的柵電極DG和由圖案化的絕緣膜ILl組成的蓋層絕緣膜CP3的層疊體LM3。
[0085]層疊體LM3由柵電極DG和柵電極DG之上的蓋層絕緣膜CP3組成，并經由絕緣膜GI形成在外圍電路區(qū)IB的半導體襯底SB(p型阱PW2)之上。在平面圖中，柵電極DG和蓋層絕緣膜CP3具有通常彼此相同的平面形狀，并在平面圖中相互重疊。另外，柵電極DG是虛擬的柵電極(模擬柵電極)，且隨后被去除。由此可將柵電極DG稱為虛擬柵電極。此外，由于柵電極DG隨后被去除并用下述的柵電極GE代替，所以它也可以被視為替換柵電極或者替換的柵電極。
[0086]通過受到在步驟S13的圖案化步驟中執(zhí)行的干法蝕刻，或者通過在干法蝕刻之后受到濕法蝕刻，可能會將不同于被外圍電路區(qū)IB中的層疊體LM3覆蓋的部分的絕緣膜GI去除。
[0087]因此，在外圍電路區(qū)IB中，包括柵電極DG和柵電極DG之上的蓋層絕緣膜CP3的層疊體LM3，經由絕緣膜GI形成在半導體襯底SB (ρ型阱PW2)之上。
[0088]因此，如圖11所示，在存儲器單元區(qū)IA中，控制柵電極CG經由絕緣膜GI形成在半導體襯底SB之上，存儲器柵電極MG經由絕緣膜MZ形成在半導體襯底SB之上。另外，在外圍電路區(qū)IB中，柵電極DG經由絕緣膜GI形成在半導體襯底SB之上，在分流區(qū)SH中，第一電極Dl和第二電極D2形成在元件分離區(qū)ST之上。此外，控制柵電極CG與其之上的蓋層絕緣膜CPl形成在一起，第一電極Dl與其之上的蓋層絕緣膜CP2形成在一起，柵電極DG與其之上的蓋層絕緣膜CP3形成在一起。形成在分流區(qū)SH中的第二電極D2由第三部分、第一部分和第二部分組成，其中第三部分經由絕緣膜MZ覆蓋第一電極DI的上表面的部分，第一部分經由絕緣膜MZ覆蓋第一電極Dl的側壁，第二部分經由絕緣膜MZ形成在元件分離區(qū)ST之上。
[0089]接下來，如圖12所示，使用離子注入法等，形成η—型半導體區(qū)(雜質擴散層)EX1、EX2、EX3(圖 2 的步驟 S14)。
[0090]在步驟S14中，使用層疊體LMl、存儲器柵電極MG和層疊體LM3作為掩膜(防止離子注入掩膜)，通過離子注入法將η型雜質諸如砷(As)或磷(P)引入到半導體襯底SB(p型阱PW1、PW2)中，可以形成η—型半導體區(qū)EX1、EX2、EX3。此時，在存儲器單元區(qū)IA中，由于存儲器柵電極MG用作掩膜(防止離子注入掩膜)，所以將η—型半導體區(qū)EXl形成為自對準存儲器柵電極MG的側壁(經由絕緣膜MZ與控制柵電極CG相鄰的一側的相反側的側壁)。另外，在存儲器單元區(qū)IA中，由于層疊體LMl用作掩膜(防止離子注入掩膜)，所以將η—型半導體區(qū)ΕΧ2形成為自對準控制柵電極CG的側壁(經由絕緣膜MZ與控制柵電極CG相鄰的一側的相反側的側壁)。此外，在外圍電路區(qū)IB中，由于層疊體LM3用作掩膜(防止離子注入掩膜)，所以將η—型半導體區(qū)ΕΧ3形成為自對準柵電極DG的兩個側壁。η—型半導體區(qū)EXl和η—型半導體區(qū)ΕΧ2可以用作形成在存儲器單元區(qū)IA中的存儲器單元的源極/漏極區(qū)(源極或漏極區(qū))的部分，η—型半導體區(qū)ΕΧ3可以用作形成在外圍電路區(qū)IB中的MISFET的源極/漏極區(qū)(源極或漏極區(qū))的部分。雖然η—型半導體區(qū)EXl、η—型半導體區(qū)ΕΧ2和η—型半導體區(qū)ΕΧ3可以在同一離子注入步驟中形成，但它們也可以在不同的離子注入步驟中形成。
[0091]接下來，在層疊體LMl和存儲器柵電極MG的側壁之上，在層疊體LM2的側壁之上和在第二電極D2的側壁之上，以及在層疊體LM3的側壁之上，形成由絕緣膜組成的側壁間隔物(側壁、側壁絕緣膜)Sff，作為側壁絕緣膜(圖2的步驟S15)。側壁間隔物SW可以被視為側壁絕緣膜。
[0092]例如，可以如下執(zhí)行步驟S15的側壁間隔物SW形成步驟。更確切地說，在半導體襯底SB的主表面的整個表面之上形成(層疊)絕緣膜IL2 ο絕緣膜IL2例如由氧化硅膜、或氮化硅膜、或它們的層疊膜等組成，且可以使用CVD法等形成。絕緣膜IL2形成在半導體襯底SB之上，以覆蓋存儲器柵電極MG、第二電極D2和層疊體LMl、LM2、LM3。然后，如圖13所示，通過各向異性蝕刻技術，使絕緣膜IL2受到回蝕刻(蝕刻、干法蝕刻、各向異性干法蝕刻)。因此，在層疊體LMl和存儲器柵電極MG的側壁之上，在層疊體LM2和在第二電極D2的側壁之上，以及在層疊體LM3的側壁之上，選擇性地留下絕緣膜IL2，并形成側壁間隔物SW。在存儲器單元區(qū)IA中，從層疊體LMl的側壁，側壁間隔物SW形成在經由絕緣膜MZ鄰近存儲器柵電極MG—側的相反側的側壁之上，并從存儲器柵電極MG的側壁，形成在經由絕緣膜MZ鄰近層疊體LMl—側的相反側的側壁之上。另外，在外圍電路區(qū)IB中，側壁間隔物SW形成在層疊體LM3的兩個側壁之上，在分流區(qū)SH中，從層疊體LM2的側壁，側壁間隔物SW形成在沒有形成第二電極D2—側的側壁之上，并形成在第二電極D2的側壁之上。換句話說，側壁間隔物SW分別形成在第二電極D2的第一部分、第二部分和第三部分的側壁之上。
[0093]接下來，如圖13所示，使用離子注入法等，形成n+型半導體區(qū)(雜質擴散層)SD1、SD2、SD3(圖 2 的步驟 S16)。
[0094]在步驟S16中，使用層疊體LMl、存儲器柵電極MG、層疊體LM3和側壁間隔物SW作為掩膜(防止離子注入掩膜)，通過離子注入法將η型雜質諸如砷(As)或磷(P)引入到半導體襯底SB(p型阱PW1、PW2)中，可以形成η+型半導體區(qū)SD1、SD2、SD3。此時，在存儲器單元區(qū)IA中，由于存儲器柵電極MG和存儲器柵電極MG的側壁之上的側壁間隔物SW用作掩膜(防止離子注入掩膜)，所以將η+型半導體區(qū)SDl形成為自對準存儲器柵電極MG的側壁之上的側壁間隔物SW。另外，在存儲器單元區(qū)IA中，由于層疊體LMl和其側壁上的側壁間隔物SW用作掩膜(防止離子注入掩膜)，所以將η+型半導體區(qū)SD2形成為自對準層疊體LMl的側壁之上的側壁間隔物SW。此外，在外圍電路區(qū)IB中，由于層疊體LM3和其側壁之上的側壁間隔物SW用作掩膜(防止離子注入掩膜)，所以將η+型半導體區(qū)SD3形成為自對準層疊體LM3的兩個側壁之上的側壁間隔物SW。因此，形成了 LDD(淺摻雜漏極)結構。雖然η+型半導體區(qū)SDl、n+型半導體區(qū)SD2和n+型半導體區(qū)SD3可以在同一離子注入步驟中形成，但它們也可以在不同的離子注入步驟中形成。此外，在同一離子注入步驟中形成η+型半導體區(qū)SDl和η+型半導體區(qū)SD2，在另一離子注入步驟中形成η+型半導體區(qū)SD3也是可能的。
[0095]因此，通過η—型半導體區(qū)EXl和比η—型半導體區(qū)EXl具有更高雜質濃度的η+型半導體區(qū)SDl，形成了用作存儲器晶體管的源極區(qū)的η型半導體區(qū)，通過η—型半導體區(qū)ΕΧ2和比η—型半導體區(qū)ΕΧ2具有更高雜質濃度的η+型半導體區(qū)SD2，形成了用作控制晶體管的漏極區(qū)的η型半導體區(qū)。另外，通過η—型半導體區(qū)ΕΧ3和比η—型半導體區(qū)ΕΧ3具有更高雜質濃度的η+型半導體區(qū)SD3，形成了用作外圍電路區(qū)IB的MISFET的源極/漏極區(qū)的η型半導體區(qū)。η+型半導體區(qū)SDl比η—型半導體區(qū)EXl具有更高的雜質濃度和更深的接合深度，η+型半導體區(qū)SD2比η—型半導體區(qū)ΕΧ2具有更高的雜質濃度和更深的接合深度，η+型半導體區(qū)SD3比η—型半導體區(qū)ΕΧ3具有更高的雜質濃度和更深的接合深度。
[0096]接下來，執(zhí)行活化退火(圖2的步驟S17)，其是用于活化已引入到源極和漏極(η一型半導體區(qū)EXl、EX2、EX3，n+型半導體區(qū)SDl、SD2、SD3)等的半導體區(qū)的雜質的加熱處理。
[0097]因此，在存儲器單元區(qū)IA中，形成非易失性存儲器的存儲器單元。另一方面，在外圍電路區(qū)IB中，由于柵電極DG是虛擬的柵電極，所以雖然形成了源極/漏極區(qū)，但沒有形成最終使用的柵電極(下述的柵電極GE)。
[0098]接下來，形成硅化物層SLl(圖2的步驟S18)?？梢匀缦滦纬稍摴杌飳覵L1。
[0099]首先，在包括η+型半導體區(qū)SD1、SD2、SD3的整個上表面(表面)的、半導體襯底SB的主表面的整個表面之上，形成(層疊)金屬膜，以覆蓋層疊體LM1、存儲器柵電極MG、層疊體LM2和第二電極D2、層疊體LM3以及側壁間隔物SW。該金屬膜可以由單體金屬膜(純金屬膜)或合金膜組成，優(yōu)選為鈷(Co)膜、鎳(Ni)膜或鎳-鉑合金膜組成，然而，鎳-鉑合金膜(添加鉑的鎳膜)是尤其優(yōu)選的。該金屬膜可以使用濺射法等形成。
[0100]接下來，通過使半導體襯底SB受到加熱處理，使每個n+型半導體區(qū)SDl、SD2、SD3、存儲器柵電極MG和第二電極D2的上層部分(表面層部分)與金屬膜起反應。因此，如圖14所示，分別在每個11+型半導體區(qū)301、502、503、存儲器柵電極1?；和第二電極02的上面部分(上表面、表面、上層部分)中，形成硅化物層SL1。例如，可以將硅化物層SLl制成硅化鈷層(當金屬膜是鈷膜時)，硅化鎳層(當金屬膜是鎳膜時)，或者添加鉑的鎳硅化物層(當金屬膜是鎳-鉑合金膜時)。添加鉑的鎳硅化物層是指添加有鉑的硅化鎳層，即包含鉑的硅化鎳層，且其也可以稱為鎳-鉑硅化物層。然后，在用濕法蝕刻等去除還沒有反應的金屬膜之后，進一步執(zhí)行加熱處理以降低硅化物層SLl的電阻。
[0101]通過執(zhí)行所謂的自對準多晶硅化物(自對準硅化物)工藝，在n+型半導體區(qū)SDl、SD2、SD3、存儲器柵電極MG和第二電極D2的上面部分中，形成硅化物層SLl，由此能夠降低源極和漏極的電阻，并能降低存儲器柵電極MG和第二電極D2(第二部分)的電阻。
[0102]接下來，在半導體襯底SB的主表面的整個表面之上形成(層疊)絕緣膜IL3作為層間絕緣膜，以覆蓋層疊體LMl、存儲器柵電極MG、層疊體LM2和第二電極D2、層疊體LM3以及側壁間隔物SW(圖2的步驟S19)。
[0103]絕緣膜IL3由氧化硅膜的單體膜或者由氮化硅膜和形成在氮化硅膜之上的厚度比氮化硅膜厚的氧化硅膜的層疊膜等組成，且可以使用例如CVD法等形成。
[0104]接下來，使用CMP法等使絕緣膜IL3的上表面受到拋光(拋光處理)(圖2的步驟S20)。通過步驟S20的拋光步驟，如圖15所示，暴露控制柵電極CG、存儲器柵電極MG、柵電極DG、第一電極Dl和第二電極D2的各自的上表面。換句話說，在步驟S20的拋光步驟中，完全去除了已經形成在控制柵電極CG、第一電極Dl和柵電極DG之上的蓋層絕緣膜CP1、CP2、CP3。也去除了位于蓋層絕緣膜CPl、CP2、CP3的側壁之上的側壁SW的部分，這是理所當然的。此外，去除了已經形成在存儲器柵電極MG的上面部分中的硅化物層SL1。另外，在分流區(qū)SH中，除了去除了硅化物層SLl以外，還去除了第二電極D2的第三部分，且在橫截面圖中變成了 L形的第二電極D2。換句話說，第二電極D2由沿第一電極Dl的側壁延伸的第一部分和從第一部分延伸以覆蓋元件分離區(qū)ST的第二部分組成，并留下已經形成在第二部分的表面中的硅化物層SLl沒被拋光。
[0105]另外，在步驟S19的形成絕緣膜IL3的階段，在絕緣膜IL3的上表面中形成反映層疊體LMl、存儲器柵電極MG、層疊體LM2、LM3、側壁間隔物SW等的不平度或階梯，然而，在步驟S20的拋光步驟之后，絕緣膜IL3的上表面被平坦化。更具體地說，從半導體襯底SB的上表面或者元件分離區(qū)ST的上表面起，控制柵電極CG的上表面、存儲器柵電極MG的上表面、第一電極Dl的上表面、第二電極D2(第一部分)的上表面、柵電極DG的上表面和絕緣膜IL3的上表面具有相同的高度。此外，形成在控制柵電極CG、存儲器柵電極MG、柵電極DG、第一電極Dl和第二電極D2的第一部分中的側壁間隔物SW的上表面(上端)也具有與控制柵電極CG和上述的其他高度相等的高度。
[0106]接下來，如圖16所示，在半導體襯底SB之上形成具有預定圖案的絕緣膜IL14(圖3的步驟S21)。
[0107]絕緣膜IL4例如由氮化硅膜等組成，并可以使用CVD法等形成。在平面圖中，絕緣膜IL4具有覆蓋整個存儲器單元區(qū)IA和整個分流區(qū)SH和暴露外圍電路區(qū)IB中的柵電極DG的圖案。換句話說，絕緣膜IL4具有覆蓋控制柵電極CG、存儲器柵電極MG、第一電極DI和第二電極D2和暴露柵電極DG的圖案。
[0108]接下來，蝕刻并去除柵電極DG(圖3的步驟S22)。對于步驟S22的蝕刻，可以使用干法蝕刻、或濕法蝕刻、或兩者的組合。
[0109]由于在步驟S22中已去除柵電極DG，所以在已經受到拋光處理的絕緣膜IL3(包括側壁間隔物SW)中，形成溝槽(凹槽、凹進部分)TRl。溝槽TRl是去除柵電極DG的區(qū)域，并對應于在去除柵電極DG之前存在柵電極DG的區(qū)域。溝槽TRl的底部(底表面)由絕緣膜GI的上表面形成，溝槽TRl的側壁(側表面)由側壁間隔物SW的側表面(在去除柵電極DG之前接觸柵電極DG的側表面)形成。
[0110]在步驟S22的柵電極DG的蝕刻步驟中，優(yōu)選在以下條件下執(zhí)行蝕刻，其中與柵電極DG相比幾乎不蝕刻絕緣膜IL4、絕緣膜IL3、絕緣膜GI和側壁間隔物SW。更具體地說，優(yōu)選在以下條件下執(zhí)行蝕刻，其中絕緣膜IL4、絕緣膜IL3、絕緣膜GI和側壁間隔物SW的蝕刻速率比柵電極DG的蝕刻速率慢。因此，能夠選擇性地蝕刻柵電極DG ο由于絕緣膜IL4覆蓋了整個存儲器單元區(qū)IA和整個分流區(qū)SH，所以在步驟S22中沒有蝕刻存儲器柵電極MG、控制柵電極CG、第一電極Dl和第二電極D2。
[0111]接下來，如圖17所示，在半導體襯底SB之上，即在包括溝槽TRl的內部(底部和側壁之上)的絕緣膜IL3之上，形成絕緣膜HK(圖3的步驟S24)。然后，在半導體襯底SB之上，即在絕緣膜HK之上，形成金屬膜ME作為導電膜，以填充溝槽TRl的內部(圖3的步驟S24)。
[0112]在溝槽TRl中，雖然在步驟S24中在溝槽TRl的底部(底表面)和側壁(側表面)之上形成了絕緣膜HK，但是溝槽TRl不能完全被絕緣膜HK填充。通過在步驟S24中形成金屬膜ME，溝槽TRl變成用絕緣膜HK和金屬膜ME完全填充的狀態(tài)。
[0113]絕緣膜HK是針對柵極絕緣膜的絕緣膜，金屬膜ME是針對柵電極的導電膜。更具體地說，絕緣膜HK是針對形成在外圍電路區(qū)IB中的MISET的柵極絕緣膜的絕緣膜，金屬膜ME是針對形成在外圍電路區(qū)IB中的MISET的柵電極的導電膜。
[0114]絕緣膜HK是絕緣材料膜或比氮化硅具有更高介電常數(shù)(比介電常數(shù))的所謂高k膜(高介電常數(shù)膜)。另外，在本申請中，高k膜、高介電常數(shù)膜或高介電常數(shù)柵極絕緣膜是指比氮化硅具有更高介電常數(shù)(比介電常數(shù))的膜。
[0115]作為絕緣膜HK，可以使用金屬氧化物膜，諸如氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜，且這些金屬氧化物膜也可以進一步包含氮(N)和硅(Si)中的一種或兩種。絕緣膜HK例如可以用ALD(原子層沉積)法或CVD法形成。當使用高介電常數(shù)膜(這里指絕緣膜HK)用于柵極絕緣膜時，由于與使用氧化硅膜的情況相比，可以增加柵極絕緣膜的物理膜厚度，所以確保了能降低漏電流的優(yōu)勢。
[0116]作為金屬膜ME，例如可以使用金屬膜諸如氮化鈦(Ti N)膜、氮化鉭(TaN)膜、氮化鎢(WN)膜、碳化鈦(TiC)膜、碳化鉭(TaC)膜、碳化鎢(WC)膜、碳氮化鉭(TaCN)膜、鈦(Ti)膜、鉭(Ta)膜、鈦鋁(TiAl)膜或鋁(Al)膜。另外，這里提到的金屬膜是指展現(xiàn)出金屬導電性的導電膜，且其不僅包括單體金屬膜(純金屬膜)和合金膜，而且還包括展現(xiàn)出金屬導電性的金屬化合物膜(金屬氮化物膜、金屬碳化物膜等)。因此，金屬膜ME是展現(xiàn)出金屬導電性的導電膜，其不限于單體金屬膜(純金屬膜)和合金膜，且可以是展現(xiàn)出金屬導電性的金屬化合物膜(金屬氮化物膜、金屬碳化物膜等)。此外，雖然金屬膜ME可由層疊膜(其中層疊多個膜的層疊膜)組成，但在這種情況下，將層疊膜的最下層制成金屬膜(展現(xiàn)金屬導電性的導電膜)。另外，層疊膜可由多個金屬膜(展現(xiàn)金屬導電性的導電膜)的層疊膜組成。金屬膜ME可以使用例如濺射法等形成。
[0117]在圖17中，作為適合于金屬膜ME的示例，示出了金屬膜ME由鈦鋁(TiAl)膜MEl和鈦鋁(TiAl)膜MEl之上的鋁(Al)膜ME2的層疊膜組成的情況。在這種情況下，在步驟S24中，在絕緣膜HK之上首先形成鈦鋁膜MEl之后，在鈦鋁膜MEl之上形成鋁(Al)膜ME2以填充溝槽TRl的內部。此時，優(yōu)選的是，使鋁膜ME2的厚度制造得比鈦鋁膜MEl的厚度厚。由于鋁膜ME2具有低電阻，所以能夠降低隨后形成的柵電極GE的電阻。另外，通過在隨后形成的柵電極GE中接觸柵極絕緣膜的部分(這里指鈦鋁膜MEl)的材料的產品功能，可以控制包括柵電極GE的MISFET的閾值電壓。此外，從提高粘附性的觀點看，在鈦鋁膜MEl和鋁膜ME2之間插入鈦(Ti)膜、或氮化鈦(TiN)膜、或它們的層疊膜也是可能的。在這種情況下，在形成鈦鋁膜MEl之后，在鈦鋁膜MEl之上形成鈦膜、或氮化鈦膜、或它們的層疊膜，然后在它之上形成鋁膜ME2。
[0118]接下來，如圖18所示，通過用拋光處理諸如CMP法去除溝槽TRl外面的不必要的金屬膜ME和絕緣膜HK，將絕緣膜HK和金屬膜ME制成留在溝槽TRl的內部(圖3的步驟S25)。
[0119]換句話說，在步驟S25中，去除在溝槽TRl外面的金屬膜ME和絕緣膜HK，并將絕緣膜HK和金屬膜ME制成留在溝槽TRl的內部。因此，出現(xiàn)了絕緣膜HK和金屬膜ME留在并嵌入在溝槽TRl的內部的這種狀態(tài)。
[0120]嵌入在溝槽TRI中的金屬膜ME變成MISFET的柵電極GE，嵌入在溝槽TRI中的絕緣膜HK用作MISFET的柵極絕緣膜，柵電極GE用作MISFET的柵電極。
[0121]另外，由于柵電極GE使用金屬膜ME來形成，所以可將柵電極GE制成金屬柵電極。由于將柵電極GE制成金屬柵電極，所以確保了抑制柵電極GE的損耗現(xiàn)象、降低寄生電容和能夠使MISFET的操作速度快的優(yōu)勢。
[0122]絕緣膜HK形成在溝槽TRl的底部(底表面)和側壁之上，且柵電極GE的底部(底表面)和側壁與絕緣膜HK相鄰。絕緣膜GI和絕緣膜HK介于柵電極GE和半導體襯底SB(p型阱PW2)之間，絕緣膜HK介于柵電極GE和側壁間隔物SW之間。由于絕緣膜HK是高介電常數(shù)膜，正好在柵電極GE之下的絕緣膜G1、HK用作MISFET的柵極絕緣膜，而不用作高介電常數(shù)柵極絕緣膜。
[0123]此外，在步驟S25中，通過CMP法等也可以拋光并去除絕緣膜IL4。因此，當執(zhí)行步驟S25時，也從存儲器柵電極MG之上、控制柵電極CG之上、第一電極Dl之上和第二電極D2之上，去除了金屬膜ME和絕緣膜HK，還去除了絕緣膜IL4，由此暴露了存儲器柵電極MG的上表面、控制柵電極CG的上表面、第一電極Dl的上表面和第二電極D2的上表面。
[0124]另一方面，在步驟S22中蝕刻柵電極DG之后且在步驟S23中形成絕緣膜HK之前，去除溝槽TRl底部的絕緣膜GI也是可能的。在這種情況下，更優(yōu)選地是，在去除溝槽TRl底部的絕緣膜GI之后，在暴露在溝槽TRl的底部的半導體襯底SB (ρ型阱PW2)的表面之上，形成由氧化硅膜或氮氧化硅膜組成的界面層，然后在步驟S23中形成絕緣膜HK。因此，由氧化硅膜或氮氧化硅膜組成的界面層開始介于絕緣膜HK和外圍電路區(qū)IB的半導體襯底SB(p型阱PW2)之間(在其界面中)。
[0125]在完成圖3的步驟S25的階段，控制柵電極CG的上表面、存儲器柵電極MG的上表面、第一電極DI的上表面、第二電極D2 (第一部分)的上表面、柵電極GE的上表面和絕緣膜IL3的上表面，具有與半導體襯底SB的上表面或元件分離區(qū)的上表面一樣的高度。另外，形成在控制柵電極CG、存儲器柵電極MG、柵電極GE、第一電極Dl和第二電極D2的第一部分中的側壁間隔物SW的上表面(上端)，也具有與控制柵電極CG和上述其他的高度一樣的高度。
[0126]接下來，如圖19所示，在半導體襯底SB之上，形成具有預定圖案的絕緣膜IL5(圖3的步驟S26)。
[0127]絕緣膜IL5例如由氧化硅膜等組成，并可以使用CVD法等形成。在平面圖中，絕緣膜IL5具有覆蓋整個外圍電路區(qū)IB和暴露存儲器單元區(qū)IA和分流區(qū)SH的圖案(平面形狀)。換句話說，絕緣膜IL5具有覆蓋MISFET的柵電極GE和暴露控制柵電極CG、存儲器柵電極MG、第一電極Dl和第二電極D2的上表面的圖案。
[0128]接下來，如圖19所示，在存儲器柵電極MG之上、控制柵電極CG之上、第一電極Dl之上和第二電極D2之上，形成硅化物層SL2(圖3的步驟S27)?？扇缦滦纬稍摴杌飳覵L2。
[0129]首先，在半導體襯底SB之上形成(層疊)金屬膜。該金屬膜可以由單體金屬(純金屬膜)或合金膜組成，優(yōu)選由鈷(Co)膜、鎳(Ni)膜或鎳-鉑合金膜(添加鉑的鎳膜)組成，然而，鎳(Ni)膜是尤其優(yōu)選的。該金屬膜可以使用濺射法等形成。
[0130]由于該金屬膜形成在半導體襯底SB的主表面的整個表面之上，所以該金屬膜也形成在存儲器柵電極MG、控制柵電極CG、第一電極Dl和第二電極D2的上表面(表面)之上。因此，當形成金屬膜時，出現(xiàn)了存儲器柵電極MG的上表面(表面)、控制柵電極CG的上表面(表面)、第一電極Dl和第二電極D2的上表面(表面)接觸金屬膜的這種狀態(tài)。另一方面，在外圍電路區(qū)IB中，由于金屬膜形成在絕緣膜IL5之上，所以即使在形成金屬膜時，柵電極GE也不會接觸金屬膜，并出現(xiàn)了絕緣膜IL5介于柵電極GE和金屬膜之間的這種狀態(tài)。
[0131]接下來，通過使半導體襯底SB受到加熱處理，使存儲器柵電極MG、控制柵電極CG、第一電極Dl和第二電極D2的各個上層部分(表面層部分)與金屬膜起反應。因此，如圖19所示，分別在存儲器柵電極MG、控制柵電極CG、第一電極Dl和第二電極D2的各個上面部分(上表面、表面、上層部分)中，形成硅化物層SL2。硅化物層SL2可優(yōu)選由硅化鈷層(當金屬膜是鈷膜時)、硅化鎳層(當金屬膜是鎳膜時)、或者添加鉑的鎳硅化物層(當金屬膜是鎳-鉑合金膜時)組成。然后，通過濕法蝕刻等去除還沒有反應的金屬膜。圖19示出了這個階段的橫截面圖。另外，在去除還沒有反應的金屬膜之后，可以進一步執(zhí)行加熱處理。此外，硅化物層SL2不會形成在柵電極GE之上。
[0132]通過執(zhí)行所謂的自對準多晶硅化物工藝，在存儲器單元區(qū)IA中，硅化物層SL2形成在存儲器柵電極MG和控制柵電極CG的上面部分中，因此，能夠降低存儲器柵電極MG和控制柵電極CG的電阻。通過使用自對準多晶硅化物工藝，可以將硅化物層SL2形成為在存儲器柵電極MG和控制柵電極CG之上分別自對準。另外，硅化物層SL2通?？尚纬稍诖鎯ζ鳀烹姌OMG和控制柵電極CG的每一個的整個上表面中。
[0133]此外，在分流區(qū)SH中，硅化物層SL2形成在第一電極Dl和第二電極D2的上表面之上，由此能降低第一電極DI和第二電極D2的電阻。另外，在第二電極D2中，硅化物層SL2僅形成在第一部分的上表面之上。
[0134]如圖19所示，示出了將硅化物層SL2形成在控制柵電極CG、存儲器柵電極MG和第一電極Dl的表面之上的示例。換句話說，控制柵電極CG和第一電極Dl具有硅膜PSl和硅化物層SL2的層疊結構，存儲器柵電極MG具有硅膜PS2和硅化物層SL2的層疊結構。另外，第二電極D2在第二部分中具有硅膜PS2和硅化物層SLl的層疊結構，在第一部分中具有硅膜PS2和硅化物層SL2的層疊結構。用形成在第一部分的側壁中的側壁間隔物SW將硅化物層SLl和硅化物層SL2相互分離。
[0135]另一方面，如圖20所示，將第二電極D2的第一部分的硅化物層SL20形成為厚的，和將第一部分的整個硅膜PS2制成為硅化物層SL20也是可能的。具體而言，在圖3的步驟S27中，通過在第二部分的硅膜PS2之上形成(層疊)金屬膜之后增加加熱處理時間，可以得到上述的硅化物層SL20。在這種情況下，第一電極Dl和控制柵電極CG的硅膜PSl和存儲器柵電極MG的硅膜PS2也可用硅化物層20代替。
[0136]根據圖20的結構，能夠實現(xiàn)降低存儲器單元區(qū)IA和分流區(qū)SH中的控制柵電極CG、存儲器柵電極MG、第一電極DI和第二電極D2的電阻。
[0137]接下來，如圖21所示，在半導體襯底SB的主表面的整個表面之上，形成絕緣膜(層間絕緣膜)IL6 (圖3的步驟S28)。
[0138]在形成絕緣膜IL5的區(qū)域中(例如外圍電路區(qū)1B)，絕緣膜IL6形成在絕緣膜IL5之上，在沒有形成絕緣膜IL5的區(qū)域中，絕緣膜IL6主要形成在絕緣膜IL3之上，且在存儲器單元區(qū)IA中，絕緣膜IL6被形成為覆蓋存儲器柵電極MG之上的硅化物層SL2和控制柵電極CG之上的硅化物層SL2。在分流區(qū)SH中，絕緣膜IL6被形成為覆蓋第一電極Dl之上的硅化物層SL2和第二電極D2之上的硅化物層SL2。作為絕緣膜IL6，例如，可以使用主要由氧化硅組成的氧化硅系絕緣膜。
[0139]在形成絕緣膜IL6之后，用CMP法拋光絕緣膜IL6的上表面，并提高絕緣膜IL6的上表面的平整度。
[0140]另外，在本實施例中，在不去除絕緣膜IL5的情況下，形成絕緣膜IL6。因此，可以減少半導體器件的制造步驟。另一方面，在步驟S27中形成硅化物層SL2，然后去除絕緣膜IL5，然后在步驟S28中形成絕緣膜IL6也是可能的。
[0141]接下來，使用用光刻方法形成在絕緣膜IL6之上的光致抗蝕劑圖案(未示出)作為蝕刻掩膜，通過干法蝕刻絕緣膜IL6、IL5、IL3，在絕緣膜IL6、IL5、IL3中形成接觸孔(開口、通孔)CT(圖3的步驟29)。
[0142 ]在形成絕緣膜IL5的區(qū)域中(例如外圍電路區(qū)IB)，接觸孔CT被形成為穿透絕緣膜IL6、絕緣膜IL5和絕緣膜IL3的層疊膜，而在沒有形成絕緣膜IL5的存儲器單元區(qū)IA中，接觸孔CT被形成為穿透絕緣膜IL6和絕緣膜IL3的層疊膜。另外，在沒有形成絕緣膜IL5的分流區(qū)SH中，接觸孔CT被形成為穿透絕緣膜IL6。
[0143]接下來，如圖21所示，由鎢(W)等組成的導電插塞PG被形成為用于耦合接觸孔CT的內部的導電部分(圖3的步驟S30)。
[0144]為了形成插塞PG，例如，在包括接觸孔CT的內部(底部和側壁之上)的絕緣膜IL6之上，形成阻擋導體膜(例如鈦膜、氮化鈦膜或它們的層疊膜)。然后，在該阻擋導體膜之上形成由鎢膜等組成的填充接觸孔CT的主導體膜之后，用CMP法或回蝕刻法等，去除接觸孔CT外部的不必要的主導體膜和阻擋導體膜，由此可形成插塞PG。另外，為了簡化附圖，在圖21中，一體地示出了構成插塞PG的阻擋導體膜和主導體膜(鎢膜)。
[0145]接觸孔(^和嵌入其中的插塞?6形成在11+型半導體區(qū)501、502、503、控制柵電極〇6、存儲器柵電極MG、柵電極GE、第一電極DI和第二電極D2 (第二部分)等的上面部分中。在接觸孔CT的底部中，暴露了半導體襯底SB的主表面的一部分，例如n+型半導體區(qū)SDl、SD2、SD3(的表面之上的氧化物層SLl)的部分、控制柵電極CG(的表面之上的硅化物層SL2)的部分、存儲器柵電極MG (的表面之上的硅化物層SL2)的部分、或柵電極GE的部分等。另外，在接觸孔CT的底部中，還暴露了第一電極DI (的表面之上的硅化物層SL2)的部分和第二電極D2的第二部分(的表面之上的硅化物層SLl)的部分。
[0146]此外，在圖21的橫截面圖中，示出了針對n+型半導體區(qū)SD1、SD2、SD3、第一電極Dl和第二電極D2的接觸孔CT和填充接觸孔CT的插塞PG。
[0147]接下來，在嵌入插塞PG的絕緣膜IL6之上，形成為第一層的布線的布線(布線層)Ml(圖3的步驟S31)。將說明使用鑲嵌技術(這里指單鑲嵌技術)形成該布線Ml的情況。
[OH8] 首先，如圖21所示，在已經嵌入插塞PG的絕緣膜IL6之上形成絕緣膜IL7。絕緣膜IL7也可以由多個絕緣膜的層疊膜形成。然后，使用光致抗蝕劑圖案(未示出)作為蝕刻掩膜，通過干法蝕刻在絕緣膜IL7的預定區(qū)域中形成布線溝槽(用于布線的溝槽)之后，在包括布線溝槽的底部和側壁的絕緣膜IL7之上，形成阻擋導體膜(例如，氮化鈦膜、鉭膜或氮化鉭膜等)。然后，通過CVD法或濺射法等，在阻擋導體膜之上形成銅的籽晶層，使用電鍍法等在籽晶層之上進一步形成鍍銅膜，并用鍍銅膜填充布線溝槽的內部。然后，通過CMP法去除不同于布線溝槽的區(qū)域的主導體膜(鍍銅膜和籽晶層)和阻擋導體膜，并形成其主要導電材料是嵌入在布線溝槽中的銅的第一層的布線Ml。在圖22中，為了簡化附圖，示出了集成了阻擋導體膜、籽晶層和鍍銅膜的布線(金屬布線)Ml。
[0149]布線Ml經由插塞PG與存儲器晶體管的源極區(qū)(n+型半導體區(qū)SDl)、控制晶體管的漏極區(qū)(η+型半導體區(qū)SD2)、外圍電路區(qū)IB的MISFET的源極/漏極區(qū)(n+型半導體區(qū)SD3)、控制柵電極CG、存儲器柵電極MG、柵電極GE、第一電極Dl或第二電極D2等，電耦合在一起。然后，通過雙鑲嵌法等形成第二層的布線(金屬布線)和前面的布線，然而，在這里將省略其示例和說明。另外，布線Ml和在它上面的布線層不限于鑲嵌布線，其也可以通過圖案化用于布線的導電膜形成，其也可以由例如鎢布線或鋁布線等形成。
[0150]如上所述，制造本實施例的半導體器件。
[0151]〈關于半導體器件的結構〉
[0152]接下來，參考圖22和圖23，將說明本實施例的半導體器件中的非易失性存儲器的存儲器單元的結構。
[0153]圖22是本實施例的半導體器件的存儲器單元區(qū)和分流區(qū)的基本部分的橫截面圖，圖23是存儲器單元區(qū)1A、外圍電路區(qū)IB和分流區(qū)SH的基本部分的橫截面圖。在存儲器單元區(qū)IA中，示出了沿圖22的線X-X得到的基本部分的橫截面圖，在分流區(qū)SH中，示出了沿圖22的線Y-Y得到的基本部分的橫截面圖，在外圍電路區(qū)IB中，示出了類似于圖21的MISFET的基本部分的橫截面圖。在圖23中，相對于圖21，增加了絕緣膜IL8、IL9、第二層的布線(金屬布線)M2，以及布線Ml和布線M2之間的插塞PG。換句話說，圖4至圖21的基本部分的橫截面圖的存儲器單元區(qū)IA對應于沿圖22的線X-X得到的基本部分的橫截面圖，分流區(qū)SH對應于沿圖22的線Y-Y得到的基本部分的橫截面圖。在圖22中，省略了側壁間隔物SW。
[0154]參考圖22和圖23，將說明存儲器單元區(qū)IA和分流區(qū)SH的結構。
[0155]如圖23所示，在半導體襯底SB中，形成了由存儲器晶體管和控制晶體管組成的非易失性存儲器的存儲器單元MC。在每個存儲器單元中，將包括含有電荷存儲部分(電荷存儲層)的柵極絕緣膜和存儲器柵電極MG的MISFET稱為存儲器晶體管，將包括柵極絕緣膜和控制柵電極CG的MISFET稱為控制晶體管。
[0156]如圖23所示，非易失性存儲器的存儲器單元MC包括作為形成在半導體襯底SB的ρ型阱PWl內部的源極區(qū)和漏極區(qū)的η型半導體區(qū)MS、MD、形成在半導體襯底SB(p型阱PWl)的上面部分中的控制柵電極CG，和形成在半導體襯底SB(p型阱PWl)的上面部分中的并鄰近控制柵電極CG的存儲器柵電極MG。另外，非易失性存儲器的存儲器單元MC進一步包括形成在控制柵電極CG和半導體襯底SB(p型阱PWl)之間的絕緣膜(柵極絕緣膜)GI，和形成在存儲器柵電極MG和半導體襯底SB(p型阱PWl)之間的絕緣膜MZ。
[0157]控制柵電極CG和存儲器柵電極MG以將絕緣膜MZ夾在它們的相反側表面之間的狀態(tài)并排布置，并沿著半導體襯底SB的主表面延伸?？刂茤烹姌OCG和存儲器柵電極MG的延伸方向是圖23的紙表面的垂直方向(圖22的Y方向)?？刂茤烹姌OCG和存儲器柵電極MG形成在半導體區(qū)MD和半導體MS之間的半導體襯底SB(p型阱PWl)的上面部分中，存儲器柵電極MG經由絕緣膜GI和絕緣膜MZ位于半導體區(qū)MS側，控制柵電極CG位于半導體區(qū)MD側。然而，控制柵電極CG經由絕緣膜GI形成在半導體襯底SB之上，存儲器柵電極MG經由絕緣膜MZ形成在半導體襯底SB之上。
[0158]控制柵電極CG和存儲器柵電極MG與夾著的絕緣膜MZ相互鄰近。絕緣膜MZ在存儲器柵電極MG和半導體襯底SB (ρ型阱PWl)之間的區(qū)域和存儲器柵電極MG和控制柵電極CG之間的區(qū)域兩個區(qū)域之上延伸。
[0159]半導體區(qū)MS和半導體區(qū)MD是針對源極和漏極的半導體區(qū)。更具體地說，針對源極的半導體區(qū)MS包括η—型半導體區(qū)EXl (延伸區(qū))和比η—型半導體區(qū)EXl具有更高雜質濃度的n+型半導體區(qū)SD1(源極區(qū))。另外，針對漏極的半導體區(qū)MD包括η—型半導體區(qū)EX2(延伸區(qū))和比η—型半導體區(qū)EX2具有更高雜質濃度的n+型半導體區(qū)SD2(漏極區(qū))。
[0160]在n+型半導體區(qū)SD1、SD2的上面部分中，硅化物層SLl通過自對準多晶硅化物技術等形成。在存儲器柵電極MG的上面部分和控制柵電極CG的上面部分中，硅化物層SL2通過自對準多晶硅化物技術等形成。
[0161]如圖22所示，在存儲器單元區(qū)IA中，多個存儲器單元MC在X方向和Y方向上以矩陣形狀布置，每個存儲器單元MC由在Y方向上鄰近的元件分離區(qū)ST電分離。在X方向上彼此鄰近的兩個存儲器單元MC包括針對漏極的公共半導體區(qū)MD，針對漏極的公共半導體區(qū)MD與在X方向上延伸的位線BL耦合。位線BL例如由第一層的布線Ml組成。相對于控制柵電極CG和存儲器柵電極MG，布置在針對漏極的公共半導體區(qū)MD的相反側的針對源極的半導體區(qū)MS，被形成為在Y方向上連續(xù)并且經由在存儲器單元區(qū)IA末端的插塞PG與源極線SL耦合。源極線SL例如由第一層的布線Ml組成，并在X方向上延伸。
[0162]另外，對于在Y方向上排列的多個存儲器單元MC共同(一體)地形成控制柵電極CG，并在Y方向上延伸。對于在Y方向上排列的多個存儲器單元MC共同(一體)地存儲器柵電極MG，并在Y方向上延伸。在2個存儲器單元區(qū)IA之間，布置分流區(qū)SH。在分流區(qū)SH中，在2個彼此鄰近的存儲器單元區(qū)IA之上連續(xù)延伸的控制柵電極CG和存儲器柵電極MG和分流區(qū)SH分別用控制柵極布線MCG和存儲器柵極布線MMG耦合?？刂茤艠O布線MCG和存儲器柵極布線MMG例如由第二層的布線M2組成，并在Y方向上延伸。
[0163]控制柵電極CG在Y方向上以預定寬度延伸，并包括在分流區(qū)SH中在X方向上延伸的焊墊(突起)CPAD。另外，控制柵電極CG經由形成在焊墊CPAD之上的插塞PG與控制柵極布線MCG耦合。焊墊CPAD經由絕緣膜MZ向鄰近于控制柵電極CG的存儲器柵電極MG的相反方向突出。如圖23所示，分流區(qū)SH的第一電極Dl由控制柵電極CG和焊墊CPAD組成，并經由形成在焊墊CPAD之上的插塞PG、第一層的布線Ml和插塞PG2與第二層的布線(金屬布線)M2(控制柵極布線MCG)耦合。
[0164]存儲器柵電極MG形成在控制柵電極CG的側壁之上，并在Y方向上以預定寬度延伸，并包括在分流區(qū)SH中在X方向上延伸的焊墊(突起)MPAD。另外，存儲器柵電極MG經由形成在焊墊MPAD之上的插塞PG與存儲器柵極布線MMG耦合。焊墊MPAD經由絕緣膜MZ向鄰近于存儲器柵電極MG的控制柵電極CG的相反方向突出。如圖23所示，分流區(qū)SH的第二電極D2由存儲器柵電極MG和焊墊MPAD組成，并經由形成在焊墊MPAD之上的插塞PG、第一層的布線Ml和插塞PG2與第二層的布線(金屬布線)M2(存儲器柵極布線MMG)耦合。在上述的制造方法等的說明中，第二電極D2的第一部分對應于存儲器柵電極MG，第二部分對應于焊墊MPAD。
[0165]控制柵極布線MCG和存儲器柵極布線MMG必須僅在與控制柵電極CG和存儲器柵電極MG的延伸方向相同的方向上延伸，且可以由不同層的布線組成。
[0166]另外，在圖23中，外圍電路區(qū)IB的MISFET按照上述的制造方法的說明制造。
[0167]在圖23中，從半導體襯底SB的上表面或元件分離區(qū)ST的上表面起，包括硅化物層SL2的控制柵電極CG的上表面、包括硅化物層SL2的存儲器柵電極MG的上表面、包括硅化物層SL2的第一電極DI的上表面、包括硅化物層SL2的第二電極D2 (第一部分)的上表面、柵電極GE的上表面和絕緣膜IL3的上表面具有相同的高度(H2)。此外，形成在控制柵電極CG、存儲器柵電極MG、柵電極GE、第一電極DI和第二電極D2的第一部分中的側壁間隔物SW的上表面(上端)與控制柵電極CG和上述其他等的高度(H2)具有相同的高度。另外，包括硅化物層SLl的第二電極D2的第二部分的上表面的高度(Hl)比包括硅化物層SL2的第二電極D2的第一部分的上表面的高度(H2)低。
[0168]此外，在圖3的步驟S28中形成絕緣膜IL6之后，由于通過CMP法拋光絕緣膜IL6的上表面，所以在存儲器單元區(qū)1A、外圍電路區(qū)IB和分流區(qū)SH中，從半導體襯底SB的上表面或元件分離區(qū)ST的上表面到絕緣膜IL6的上表面的高度是相同的。換句話說，從包括硅化物層SL2的控制柵電極CG或存儲器柵電極MG的上表面到絕緣膜IL6的上表面的高度(H3)，從柵電極GE的上表面到絕緣膜IL6的上表面的高度(H3)，以及從包括硅化物層SL2的第一電極Dl或第二電極D2的上表面到絕緣膜IL6的上表面的高度(H3)是彼此相同的。在這里，術語相同高度是指通過拋光處理使高度變得相同。因此，術語可用于包括例如取決于拋光處理表面的位置的高度離差的意義，由此該術語可被解釋為“一般相同高度”。
[0169]另外，從形成在針對存儲器單元MC的漏極的半導體區(qū)MD的表面之上的硅化物層SLl的上表面起絕緣膜IL6的上表面(換句話說，布線Ml的下表面)的高度(H4)，與從形成在MISFET的源極/漏極區(qū)的表面之上的硅化物層SLl的上表面起絕緣膜IL6的上表面(換句話說，布線Ml的下表面)的高度(H4)是相同的。在這里，高度(H4)也可被理解為耦合到硅化物層SLl的插塞PG的高度或接觸孔CT的深度。
[0170]〈關于主要特征和效果〉
[0171]接下來，將說明本實施例的主要特征和效果。
[0172]在本實施例的半導體器件中，在分流區(qū)SH中，與存儲器柵電極MG—體的第二電極D2，不懸垂在與控制柵電極CG—體的第一電極Dl的上表面上，第二電極D2的第一部分的上表面與第一電極Dl的上表面具有相同(一般相同)的高度。因此，能夠降低布線Ml的下表面相對于半導體襯底SB的上表面的高度，其中布線Ml經由絕緣膜IL6形成在控制柵電極CG、存儲器柵電極MG、第一電極Dl和第二電極D2之上。換句話說，可以降低與存儲器單元區(qū)IA中的針對存儲器單元MC的漏極的半導體區(qū)MD耦合在一起的插塞PG的高度(H4)(接觸孔CT的深度)，由此可以提高布線Ml和針對漏極的半導體區(qū)MD之間的耦合可靠性，并可以提高插塞PG和接觸孔CT的制造產量。當假定分流區(qū)SH中的第二電極D2具有懸垂在第一電極Dl的上表面上的結構時，通過第二電極D2的膜厚度的部分，布線Ml的下表面相對于半導體襯底SB的上表面的高度會變高。另外，由于增加了插塞PG的高度(接觸孔CT的深度)，所以會使布線Ml和針對漏極的半導體區(qū)MD之間的耦合可靠性劣化，并會使接觸孔CT和插塞PG的制造產量劣化。與外圍電路區(qū)IB的MISFET的源極/漏極區(qū)耦合在一起的插塞PG也具有類似的效果，因為相對于第二電極D2和布線Ml之間的距離(即絕緣膜IL6的厚度)，為了確保兩者之間的耐壓，必須有預定膜厚度。
[0173]另外，在分流區(qū)SH中，由于第一電極Dl的上表面的高度(H2)和第二電極D2的上表面的高度(H2)是相同的(一般相同的)，所以可以提高第二電極D2(換句話說，存儲器柵電極MG)和存儲器柵極布線MMG之間的耦合可靠性，并可以降低多個存儲器柵電極MG中的第二電極D2的形狀的離差。例如，在本實施例中，如日本未審專利申請公開N0.2011-222938的圖90至圖94所示，不必擔心第二電極D2的形狀的這種離差(第一部分的高度的離差)。
[0174]另外，由于在分流區(qū)SH中，硅化物層SL2形成在第二電極D2的第一部分的上表面之上，硅化物層SLl形成在第二部分的上表面之上，所以能夠降低第二電極的電阻，并使半導體器件的高速操作變?yōu)榭赡堋?br>[0175]制造本實施例的半導體器件的方法包括以下步驟:在分流區(qū)SH中，形成與半導體襯底S B之上的控制柵電極C G—體的第一電極DI，形成與存儲器柵電極MG—體的、沿著第一電極Dl的上表面和側表面和元件分離區(qū)ST延伸的第二電極D2，和使用拋光處理去除位于第一電極Dl的上表面之上的第二電極D2的第三部分，并暴露第一電極Dl的上表面和襯于第一電極Dl的側壁的第二電極D2的第一部分的上表面。由于與第一電極Dl具有相同高度的第二電極D2通過拋光處理形成，與使用日本未審專利申請公開N0.2011-222938的圖90至圖94所示的濕法蝕刻方法處理第二電極相比，可以降低形狀的離差。
[0176]另外，去除第二電極D2的第三部分的步驟與形成替代柵電極的步驟可以組合地加以執(zhí)行，其中形成替代柵電極的步驟是在外圍電路區(qū)IB中形成MISFET的步驟，因此可以在不增加制造步驟的情況下完成它。
[0177]此外，在制造本實施例的半導體器件的方法中，在存儲器單元區(qū)IA中形成沿第一方向延伸的控制柵電極CG和在分流區(qū)SH中形成與控制柵電極CG—體的第一電極Dl之后，層疊硅膜PS2以覆蓋控制柵電極CG和第一電極Dl，使硅膜PS2受到各向異性干法蝕刻，并沿控制柵電極CG的側壁形成存儲器柵電極MG ο在各向異性干法蝕刻之前，在分流區(qū)SH的硅膜PS2之上形成光致抗蝕劑圖案(掩膜)，該光致抗蝕劑圖案覆蓋第一電極Dl的上表面的部分并覆蓋在垂直于第一方向的第二方向上延伸的第二電極D2形成區(qū)，其中第一方向是控制柵電極CG的延伸方向。
[0178]因此，隨著半導體器件的小型化，即使用于形成存儲器柵電極MG的硅膜PS2的膜厚度繼續(xù)變薄，也能高準確地形成第二電極D2，并能提高半導體器件的可靠性。例如，在日本未審專利申請公開N0.2006-054292中公開了，在分流區(qū)SH中，鄰近控制(選擇)柵電極CG布置隔離輔助圖案，然后使用于形成存儲器柵電極MG的硅膜PS2受到各向異性干法蝕刻，形成向控制柵電極CG的側壁和輔助圖案繼續(xù)的布線部分，并通過這些布線部分確保至存儲器柵極布線的接觸。然而，根據日本未審專利申請公開N0.2006-054292的方法，當使硅膜PS2繼續(xù)變薄時，存在不能形成向控制柵電極CG的側壁和輔助圖案繼續(xù)的布線部分的可能性。
[0179]雖然基于實施例在上面已經具體說明了本發(fā)明人實現(xiàn)的發(fā)明，但不必說，本發(fā)明不限于實施例，且在不偏離本發(fā)明的實質的范圍內，可能有各種變更。
【主權項】
1.一種半導體器件，包括: 半導體襯底，在所述半導體襯底的主表面中，所述半導體襯底包括存儲器單元區(qū)和分流區(qū)，所述分流區(qū)在主表面的第一方向上與所述存儲器單元區(qū)相鄰； 存儲器單元，所述存儲器單元形成在所述存儲器單元區(qū)中，所述存儲器單元包括第一柵電極、第二柵電極、以及第一源極區(qū)和第一漏極區(qū)，所述第一柵電極經由第一柵極絕緣膜形成在所述半導體襯底的主表面之上并且在所述第一方向上延伸，所述第二柵電極與所述第一柵電極相鄰并且經由第二柵極絕緣膜形成在所述半導體襯底的主表面之上，所述第一源極區(qū)和所述第一漏極區(qū)形成在所述半導體襯底的主表面中，以便夾著所述第一柵電極和所述第二柵電極； 第一電極，所述第一電極位于所述分流區(qū)中并且與所述第一柵電極一體形成； 第二電極，所述第二電極位于所述分流區(qū)中，與所述第二柵電極一體形成，并且包括沿所述第一柵電極的側壁形成的第一部分和從所述第一部分沿所述半導體襯底的主表面延伸的第二部分； 第一絕緣膜，所述第一絕緣膜覆蓋所述第一柵電極、所述第二柵電極、所述第一電極和所述第二電極； 與所述第一漏極區(qū)耦合的導電的第一插塞和與所述第二電極耦合的導電的第二插塞，所述第一插塞和所述第二插塞形成在所述第一絕緣膜中；以及 與所述第一插塞耦合的第一金屬布線和與所述第二插塞耦合的第二金屬布線，所述第一金屬布線和所述第二金屬布線位于所述第一絕緣膜之上， 其中，在平面圖中，所述第二電極位于所述第一電極的外側，并且其中，所述第一電極的上表面相對于所述半導體襯底的主表面的高度，與所述第二電極的所述第一部分的上表面相對于所述半導體襯底的主表面的高度相同。2.根據權利要求1所述的半導體器件， 其中，所述第二插塞與所述第二電極的所述第二部分的上表面耦合，以及其中，相對于所述半導體襯底的主表面，所述第二部分的上表面比所述第一部分的上表面低。3.根據權利要求1所述的半導體器件， 其中，相對于所述半導體襯底的主表面，所述第一柵電極的上表面的高度與所述第一電極的上表面的高度相同。4.根據權利要求1所述的半導體器件，進一步包括: 第一硅化物層，所述第一硅化物層形成在所述第二電極的所述第二部分的上表面之上；以及 第二硅化物層，所述第二硅化物層形成在所述第二電極的所述第一部分的上表面之上。5.根據權利要求4所述的半導體器件，進一步包括: 絕緣側壁間隔物，所述絕緣側壁間隔物形成在所述第一部分的側壁之上， 其中，由所述側壁間隔物將所述第一硅化物層和所述第二硅化物層相互分離。6.根據權利要求4所述的半導體器件， 其中，所述第一硅化物層和所述第二硅化物層相互接觸。7.根據權利要求1所述的半導體器件， 其中，所述半導體襯底的主表面包括不同于所述存儲器單元區(qū)和所述分流區(qū)的外圍電路區(qū)， 其中，在所述外圍電路區(qū)中，形成有MISFET，所述MISFET包括第三柵電極、以及第二源極區(qū)和第二漏極區(qū)，所述第三柵電極經由第三柵極絕緣膜形成在所述半導體襯底的主表面之上，所述第二源極區(qū)和所述第二漏極區(qū)形成在所述半導體襯底的主表面中以便夾著所述第三柵電極， 其中，所述第三柵極絕緣膜由具有比所述第二柵極絕緣膜的比介電常數(shù)高的比介電常數(shù)的膜構成，并且 其中，所述第三柵電極由金屬膜構成。8.根據權利要求1所述的半導體器件，進一步包括: 第二絕緣膜，所述第二絕緣膜位于所述半導體襯底的主表面和所述第一絕緣膜之間，覆蓋所述第一柵電極的側表面、所述第二柵電極的側表面和所述第一電極的側表面，并且具有平坦的上表面， 其中，相對于所述半導體襯底的主表面，所述第二絕緣膜的上表面的高度與所述第一電極的上表面的高度相同。9.一種制造半導體器件的方法，包括以下步驟: (a)提供半導體襯底，所述半導體襯底在其主表面中包括存儲器單元區(qū)和分流區(qū)，所述分流區(qū)在所述主表面的第一方向上與所述存儲器單元區(qū)相鄰； (b)在所述半導體襯底的主表面之上，在所述存儲器單元區(qū)中，經由第一柵極絕緣膜形成在所述第一方向上延伸的第一柵電極，并且在所述半導體襯底的主表面之上，在所述分流區(qū)中，形成與所述第一柵電極一體的第一電極； (c)在所述半導體襯底的主表面之上層疊第一硅膜，以便覆蓋所述第一柵電極和所述第一電極； (d)在所述分流區(qū)中，形成覆蓋所述第一電極的上表面的一部分和第二電極形成區(qū)的掩膜； (e)使所述第一硅膜經受各向異性干法蝕刻，在所述存儲器單元區(qū)的所述第一柵電極的側壁之上形成第二柵電極，并且在所述分流區(qū)中形成第二電極，所述第二電極包括襯于所述第一電極的側壁的第一部分、從所述第一部分沿所述半導體襯底的主表面延伸的第二部分、和從所述第一部分在所述第一電極的上表面之上延伸的第三部分； (f)在所述半導體襯底的主表面中形成源極區(qū)和漏極區(qū)，以便夾著所述第一柵電極和所述第二柵電極； (g)在所述半導體襯底的主表面之上層疊第一絕緣膜，以便覆蓋所述第一柵電極、所述第二柵電極、所述第一電極和所述第二電極； (h)使所述第一絕緣膜經受拋光處理，去除在所述第一柵電極之上、所述第二柵電極之上、所述第一電極之上和所述第二電極之上的第一絕緣膜，以及所述第二電極的所述第三部分，并且暴露所述第一柵電極的上表面、所述第二柵電極的上表面、所述第一電極的上表面和所述第二電極的所述第一部分的上表面； (i)在所述半導體襯底的主表面之上層疊第二絕緣膜，以便覆蓋所述第一柵電極、所述第二柵電極、所述第一電極和所述第二電極； (j)形成穿透所述第一絕緣膜和所述第二絕緣膜并且與所述漏極區(qū)耦合的導電的第一插塞，并且形成穿透所述第一絕緣膜和所述第二絕緣膜并且與所述第二電極耦合的導電的第二插塞；以及 (k)在所述第二絕緣膜之上形成與所述第一插塞耦合的第一金屬布線和與所述第二插塞耦合的第二金屬布線。10.根據權利要求9所述的制造半導體器件的方法，在步驟(f)和(g)之間，進一步包括以下步驟: (I)在所述第二電極的所述第二部分的上表面之上形成第一硅化物層。11.根據權利要求9所述的制造半導體器件的方法，在步驟(h)和(i)之間，進一步包括以下步驟: (m)在所述第一柵電極的上表面、所述第二柵電極的上表面、所述第一電極的上表面和所述第二電極的所述第一部分的上表面之上，形成第二硅化物層。12.—種制造半導體器件的方法，包括以下步驟: (a)提供半導體襯底，在所述半導體襯底的主表面中，所述半導體襯底包括存儲器單元區(qū)、分流區(qū)和外圍電路區(qū)，所述分流區(qū)在所述主表面的第一方向上與所述存儲器單元區(qū)相鄰; (b)在所述半導體襯底的主表面之上層疊第一娃膜； (c)加工所述第一硅膜，在所述存儲器單元區(qū)中形成在所述第一方向上延伸的第一柵電極，并且在所述分流區(qū)中形成與所述第一柵電極一體的第一電極； (d)在所述半導體襯底的主表面之上層疊第二硅膜，以便覆蓋所述第一柵電極和所述第一電極； (e)在所述分流區(qū)中，形成覆蓋所述第一電極的上表面的一部分和第二電極形成區(qū)的掩膜； (f)使所述第一硅膜經受各向異性干法蝕刻，在所述存儲器單元區(qū)的所述第一柵電極的側壁之上形成第二柵電極，并且在所述分流區(qū)中形成第二電極，所述第二電極包括襯于所述第一電極的側壁的第一部分、從所述第一部分沿所述半導體襯底的主表面延伸的第二部分、和從所述第一部分在所述第一電極的上表面之上延伸的第三部分； (g)加工所述第一硅膜并且在所述外圍電路區(qū)中形成用于形成第三柵電極的虛擬電極； (h)在所述半導體襯底的主表面中形成第一源極區(qū)和第一漏極區(qū)，以便夾著所述第一柵電極和所述第二柵電極，并且在所述半導體襯底的主表面中形成第二源極區(qū)和第二漏極區(qū)，以便夾著所述虛擬電極； (i)在所述半導體襯底的主表面之上層疊第一絕緣膜，以便覆蓋所述第一柵電極、所述第二柵電極、所述虛擬電極、所述第一電極和所述第二電極； (j)使所述第一絕緣膜經受第一拋光處理，去除在所述第一柵電極之上、所述第二柵電極之上、所述虛擬電極之上、所述第一電極之上和所述第二電極之上的第一絕緣膜，以及所述第二電極的所述第三部分，并且暴露所述第一柵電極的上表面、所述第二柵電極的上表面、所述虛擬電極的上表面、所述第一電極的上表面和所述第二電極的所述第一部分的上表面； (k)選擇性地去除所述虛擬電極并且在所述第一絕緣膜中形成溝槽， (I)用第二絕緣膜和金屬膜選擇性地填充所述溝槽的內部，并且形成所述第三柵電極，(m)在所述半導體襯底的主表面之上層疊第三絕緣膜，以便覆蓋所述第一柵電極、所述第二柵電極、所述第三柵電極、所述第一電極和所述第二電極； (η)形成穿透所述第一絕緣膜和所述第三絕緣膜并且與所述第一漏極區(qū)耦合的導電的第一插塞，并且形成穿透所述第一絕緣膜和所述第三絕緣膜并且與所述第二電極耦合的導電的第二插塞；以及 (ο)在所述第三絕緣膜之上形成與所述第一插塞耦合的第一金屬布線和與所述第二插塞耦合的第二金屬布線。13.根據權利要求12所述的制造半導體器件的方法， 其中，所述第二絕緣膜的比介電常數(shù)高于氮化硅膜的比介電常數(shù)。14.根據權利要求12所述的制造半導體器件的方法， 其中，步驟(I)包括以下步驟: (1-1)在所述溝槽的內部形成所述第二絕緣膜和所述金屬膜，以及(1-2)使所述第二絕緣膜和所述金屬膜經受第二拋光處理，并且去除在所述溝槽外部形成的所述第二絕緣膜和所述金屬膜。15.根據權利要求12所述的制造半導體器件的方法，在步驟(j)和(k)之間，進一步包括以下步驟: (P)在已經經受了所述第一拋光處理的所述第一絕緣膜之上，層疊第四絕緣膜， 其中，所述第四絕緣膜具有覆蓋所述第一柵電極、所述第二柵電極、所述第一電極和所述第二電極并且暴露所述虛擬電極的圖案。
【文檔編號】H01L21/8247GK106024795SQ201610191651
【公開日】2016年10月12日
【申請日】2016年3月30日
【發(fā)明人】三原龍善
【申請人】瑞薩電子株式會社