一種可校準(zhǔn)電阻器件及集成電路的制作方法
【專利摘要】本發(fā)明公開了一種可校準(zhǔn)電阻器件及集成電路，包括：基準(zhǔn)電阻，校準(zhǔn)電阻陣列，路由資源塊，第一電阻端口，第二電阻端口，配置端口；基準(zhǔn)電阻的第一極端連接校準(zhǔn)電阻陣列的第一極端，校準(zhǔn)電阻陣列的第二極端連接第一電阻端口，基準(zhǔn)電阻的第二極端連接第二電阻端口，校準(zhǔn)電阻陣列的布線輸入端連接路由資源塊的布線輸出端，路由資源塊的配置輸入端連接配置端口。本發(fā)明解決了現(xiàn)有可校準(zhǔn)電阻實現(xiàn)阻值調(diào)整周期較長的技術(shù)問題，有效縮短了設(shè)計周期。
【專利說明】
一種可校準(zhǔn)電阻器件及集成電路
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及半導(dǎo)體領(lǐng)域，尤其涉及一種可校準(zhǔn)電阻器件及集成電路。
【背景技術(shù)】
[0002]隨著集成電路設(shè)計技術(shù)日趨成熟，產(chǎn)品開發(fā)周期的縮短，集成電路設(shè)計過程中為提高流片成功率，電路內(nèi)部預(yù)置的參數(shù)可校準(zhǔn)電路結(jié)構(gòu)需求越來越大，通過冗余MOS器件校準(zhǔn)電路的寬長比，預(yù)留電阻、電容結(jié)構(gòu)校準(zhǔn)電路的電壓、電流等關(guān)鍵參數(shù)。
[0003]目前，在集成電路內(nèi)部使用的電阻阻值校準(zhǔn)方案主要有:電路設(shè)計過程中預(yù)留冗余電阻結(jié)構(gòu)，通過FIB和重建引線的方法對冗余電阻進(jìn)行連接或短路，實現(xiàn)修改關(guān)鍵節(jié)點電阻值的功能。但是這種方案在修改關(guān)鍵節(jié)點電阻值后需要重新流片驗證，因此實現(xiàn)阻值調(diào)整周期較長。

【發(fā)明內(nèi)容】

[0004]本發(fā)明實施例通過提供一種可校準(zhǔn)電阻器件及集成電路，解決了現(xiàn)有可校準(zhǔn)電阻存在實現(xiàn)阻值調(diào)整周期較長的技術(shù)問題。
[0005]第一方面，本發(fā)明實施例提供的可校準(zhǔn)電阻器件，包括:基準(zhǔn)電阻，校準(zhǔn)電阻陣列，路由資源塊，第一電阻端口，第二電阻端口，配置端口 ；所述基準(zhǔn)電阻的第一極端連接所述校準(zhǔn)電阻陣列的第一極端，所述校準(zhǔn)電阻陣列的第二極端連接所述第一電阻端口的引腳，所述基準(zhǔn)電阻的第二極端連接所述第二電阻端口的引腳，所述校準(zhǔn)電阻陣列的布線輸入端連接所述路由資源塊的布線輸出端，所述路由資源塊的配置輸入端連接所述配置端口的引腳。
[0006]優(yōu)選的，所述校準(zhǔn)電阻陣列包括多個單位電阻連接。
[0007]優(yōu)選的，所述基準(zhǔn)電阻為CMOS工藝兼容電阻類型。
[0008]優(yōu)選的，所述單位電阻為CMOS工藝兼容電阻類型。
[0009]優(yōu)選的，所述配置端口包括N個配置端，N為正整數(shù)。
[0010]優(yōu)選的，所述路由資源塊包括:多路選擇模塊和鎖存結(jié)構(gòu);所述鎖存結(jié)構(gòu)的輸入端對應(yīng)連接所述配置端口的引腳，所述鎖存結(jié)構(gòu)的輸出端連接所述多路選擇模塊的輸入端，所述多路選擇模塊的輸出端連接所述布線輸出端。
[0011]第二方面，本發(fā)明實施例提供了一種集成電路，包括第一方面所述的可校準(zhǔn)電阻器件。
[0012]本發(fā)明實施例中提供的一個或多個技術(shù)方案，至少具有如下技術(shù)效果或優(yōu)點:
[0013]由于基準(zhǔn)電阻與校準(zhǔn)電阻陣列連接，校準(zhǔn)電阻陣列的布線輸入端連接路由資源塊的布線輸出端，路由資源塊的配置輸入端連接配置端口。從而能夠通過配置端口賦值給路由資源塊，由路由資源塊編譯出與賦值對應(yīng)的針對校準(zhǔn)電阻陣列的布線邏輯，以改變校準(zhǔn)電阻陣列內(nèi)單位電阻的連接關(guān)系，以增減校準(zhǔn)電阻陣列的阻值，從而實現(xiàn)本發(fā)明所提供可校準(zhǔn)電阻器件以基準(zhǔn)電阻的阻值為中心值進(jìn)行阻值校準(zhǔn)，而不需要進(jìn)行現(xiàn)有方案中的電阻連接或電阻短路，從而避免了重建引線，也不需要對電路整體重新流片驗證，所以能夠解決現(xiàn)有可校準(zhǔn)電阻實現(xiàn)阻值調(diào)整周期較長的技術(shù)問題，有效縮短了阻值調(diào)整周期。
[0014]進(jìn)一步，本實施例提供的可校準(zhǔn)電阻器件包括N個配置端，N個配置端對應(yīng)賦值二進(jìn)制邏輯數(shù)據(jù)，則能夠通過配置端口賦2n種值給路由資源塊，由路由資源塊編譯出2n種布線邏輯，實現(xiàn)校準(zhǔn)電阻陣列的2n個阻值，以校準(zhǔn)基準(zhǔn)電阻，因此以少量配置端實現(xiàn)了大范圍阻值校準(zhǔn)，從而在實際設(shè)計中只需要設(shè)置少量配置端，因此能夠節(jié)省封裝PAD資源、減少芯片占用面積。
[0015]進(jìn)一步，本發(fā)明應(yīng)用于大規(guī)模模擬、數(shù)字電路設(shè)計中時只需要通過編程改變配置端口的賦值以實現(xiàn)阻值校準(zhǔn)，更利于電路開發(fā)設(shè)計。
【附圖說明】
[0016]為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)提供的附圖獲得其他的附圖。
[0017]圖1為本發(fā)明實施例中可校準(zhǔn)電阻器件的電路圖；
[0018]圖2為本發(fā)明實施例中校準(zhǔn)電阻陣列的細(xì)化電路圖；
[0019 ]圖3為本發(fā)明實施例中路由資源塊的細(xì)化電路圖。
【具體實施方式】
[0020]為使本發(fā)明實施例的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實施例是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護(hù)的范圍。
[0021]參考圖1所示，本發(fā)明實施例提供的可校準(zhǔn)電阻器件包括:基準(zhǔn)電阻100，校準(zhǔn)電阻陣列101，路由資源塊102，第一電阻端口 103，第二電阻端口 104，配置端口 105。
[0022]基準(zhǔn)電阻100的第一極端連接校準(zhǔn)電阻陣列101的第一極端，校準(zhǔn)電阻陣列101的第二極端連接第一電阻端口 103的引腳，基準(zhǔn)電阻100的第二極端連接第二電阻端口 104的引腳，校準(zhǔn)電阻陣列101的布線輸入端連接路由資源塊102的布線輸出端，路由資源塊102的輸入端連接配置端口 105的引腳。從而通過上述可校準(zhǔn)電阻器件:配置端口 105賦值給路由資源塊102，具體的賦值給配置端口 105的值不同，路由資源塊102控制校準(zhǔn)電阻陣列101呈現(xiàn)不同的用于校準(zhǔn)的阻值，從而以基準(zhǔn)電阻100的阻值為中心值對可校準(zhǔn)電阻器件的阻值進(jìn)行校準(zhǔn)。
[0023 ]在一具體實例中，參考圖2所示，校準(zhǔn)電阻陣列1I包括多個單位電阻1011連接而成，每個單位電阻1011的兩極連接一個路由資源塊102的布線輸出端，本文不限制單位電阻1011的個數(shù)。如圖2舉例所示，多個單位電阻1011串聯(lián)成校準(zhǔn)電阻陣列101，每個單位電阻1011的兩極連接一個路由資源塊102的布線輸出端，每個路由資源塊102連接配置端口 105的一個配置端。具體的，每個單位電阻1011為CMOS工藝兼容電阻類型，在具體實施過程中，可以為阱電阻、多晶硅電阻、有源區(qū)電阻等CMOS工藝兼容電阻類型。因此不會因校準(zhǔn)電阻陣列1I的加入產(chǎn)生額外的制版成本。
[0024]具體的，配置端口 105包括N個配置端，N為正整數(shù)，配置端的個數(shù)與路由資源塊102的個數(shù)相同，均根據(jù)實際需求設(shè)置個數(shù)。配置端口 105中對每個配置端的賦值為高電平“I”或低電平“O”，從而配置端口 105賦值為二進(jìn)制邏輯數(shù)據(jù)。具體的，對配置端口 105賦值為1010...10(共η位，與配置端口 105的配置端的數(shù)目相同)時，校準(zhǔn)電阻陣列101中沒有單位電阻1011接入到可校準(zhǔn)電阻器件中，則可校準(zhǔn)電阻器件的阻值等于基準(zhǔn)電阻100的阻值。配置端口 105賦值由1010…10到0000…00每減小I，該可校準(zhǔn)電阻器件的阻值減少一個單位電阻1011的阻值。配置端口 105賦值由1010…10到1111…11每增加I，本發(fā)明實施例提供的可校準(zhǔn)電阻器件的阻值增加一個單位電阻1011的阻值。比如，配置端口 105可以設(shè)置3個配置端，則配置端口 105的賦值可以為000至111，對應(yīng)的可校準(zhǔn)電阻器件可以呈現(xiàn)8種不同的阻值，比如:配置端口 105可以設(shè)置4個配置端，則配置端口 105的賦值可以為0000?1111，對應(yīng)的可校準(zhǔn)電阻器件可以呈現(xiàn)16種不同的阻值，依次類推，可以根據(jù)校準(zhǔn)范圍設(shè)置配置端口 105的配置端數(shù)目。
[0025]具體的，根據(jù)需求選擇校準(zhǔn)電阻陣列101中的單位電阻1011的阻值。舉例來講，需要以基準(zhǔn)電阻100的阻值為中心值進(jìn)行0.1 Ω為校準(zhǔn)間隔進(jìn)行校準(zhǔn)，則校準(zhǔn)電阻陣列101由多個阻值為0.1 Ω的單位電阻1011連接而成。比如，以基準(zhǔn)電阻100的阻值為40 Ω為例，則可校準(zhǔn)電阻器件的阻值可以為 40 Ω ,40.1 Ω、40.2Ω、40.3 Ω …，39.99 Ω ,39.98 Ω ,39.97Ω...。又比如，需要以基準(zhǔn)電阻100的阻值為中心值進(jìn)行I Ω為間隔進(jìn)行校準(zhǔn)，則單位電阻1011的阻值為I Ω。以基準(zhǔn)電阻100的阻值為50 Ω為例，則可校準(zhǔn)電阻器件的阻值為50 Ω、51Ω、52Ω、53Ω、54Ω...,49 0、48Ω、47Ω …。
[0026]通過上述方案，配置端口 105的配置端為N個，則配置端口 105給路由資源塊102的為N位二進(jìn)制邏輯數(shù)據(jù)，配置端口 105輸出的二進(jìn)制邏輯數(shù)據(jù)經(jīng)過路由資源塊102編譯完成后的布線邏輯賦予校準(zhǔn)電阻陣列101，以控制校準(zhǔn)電阻陣列101中接入電路的單位電阻1011，從而校準(zhǔn)電阻陣列101呈現(xiàn)不同的阻值，以實現(xiàn)用戶所需的阻值。通過配置端口 105的配置端為N個，則能夠配置2η種二進(jìn)制邏輯數(shù)據(jù)，編譯完成后的布線邏輯就有2"種，從而減少了可校準(zhǔn)電阻器件的配置端口 105的配置端數(shù)量，進(jìn)而減少占用封裝PAD資源和所占用芯片面積。
[0027]具體的，參考圖3所示，每個路由資源塊102包括:多路選擇模塊1022和鎖存結(jié)構(gòu)1021。鎖存結(jié)構(gòu)1021的輸入端對應(yīng)連接配置端口 105的一個配置端的引腳，鎖存結(jié)構(gòu)1021的輸出端連接多路選擇模塊1 2 2的輸入端，多路選擇模塊1 2 2的輸出端連接布線輸出端，從而實現(xiàn)了校準(zhǔn)電阻陣列101的布線輸入端連接路由資源塊102的布線輸出端。
[0028]通過上述方案，配置端口105對鎖存結(jié)構(gòu)1021設(shè)置二進(jìn)制邏輯數(shù)據(jù)，設(shè)置成功后配置端口 105無外接信號也不影響電阻阻值，而是通過鎖存結(jié)構(gòu)1021存儲的二進(jìn)制邏輯數(shù)據(jù)控制多路選擇模塊1022，持續(xù)控制單個單位電阻1011是否接入可校準(zhǔn)電阻器件的電路中。
[0029]具體的，基準(zhǔn)電阻100為CMOS工藝兼容電阻類型，具體可以為阱電阻、多晶硅電阻、有源區(qū)電阻等CMOS工藝兼容電阻類型。因此不會因基準(zhǔn)電阻100的加入產(chǎn)生額外的制版成本。
[0030]通過上述本發(fā)明實施例提供的一個或多個實施例，至少實現(xiàn)了如下技術(shù)效果:
[0031]由于基準(zhǔn)電阻與校準(zhǔn)電阻陣列連接，校準(zhǔn)電阻陣列的布線輸入端連接路由資源塊的布線輸出端，路由資源塊的配置輸入端連接配置端口。從而能夠通過配置端口賦值給路由資源塊，由路由資源塊編譯出與賦值對應(yīng)的針對校準(zhǔn)電阻陣列的布線邏輯，以改變校準(zhǔn)電阻陣列內(nèi)單位電阻的連接關(guān)系，以增減校準(zhǔn)電阻陣列的阻值，從而實現(xiàn)本發(fā)明所提供可校準(zhǔn)電阻器件以基準(zhǔn)電阻的阻值為中心值進(jìn)行阻值校準(zhǔn)，而不需要進(jìn)行現(xiàn)有方案中的電阻連接或電阻短路，從而避免了重建引線，也不需要對電路整體重新流片驗證，所以能夠解決現(xiàn)有可校準(zhǔn)電阻實現(xiàn)阻值調(diào)整周期較長的技術(shù)問題，有效縮短了設(shè)計周期。
[0032]進(jìn)一步，本實施例提供的可校準(zhǔn)電阻器件包括N個配置端，N個配置端對應(yīng)賦值二進(jìn)制邏輯數(shù)據(jù)，則能夠通過配置端口賦2n種值給路由資源塊，由路由資源塊編譯出2n種布線邏輯，實現(xiàn)校準(zhǔn)電阻陣列的2n個阻值，以校準(zhǔn)基準(zhǔn)電阻，因此以少量配置端實現(xiàn)了大范圍阻值校準(zhǔn)，從而在實際設(shè)計中只需要設(shè)置少量配置端，因此能夠節(jié)省封裝PAD資源、減少芯片占用面積。
[0033]進(jìn)一步，本發(fā)明應(yīng)用于大規(guī)模模擬、數(shù)字電路設(shè)計中時只需要通過編程改變配置端口的賦值以實現(xiàn)阻值校準(zhǔn)，更利于電路開發(fā)設(shè)計。
[0034]盡管已描述了本發(fā)明的優(yōu)選實施例，但本領(lǐng)域內(nèi)的技術(shù)人員一旦得知了基本創(chuàng)造性概念，則可對這些實施例作出另外的變更和修改。所以，所附權(quán)利要求意欲解釋為包括優(yōu)選實施例以及落入本發(fā)明范圍的所有變更和修改。
[0035]顯然，本領(lǐng)域的技術(shù)人員可以對本發(fā)明進(jìn)行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
【主權(quán)項】
1.一種可校準(zhǔn)電阻器件，其特征在于，包括:基準(zhǔn)電阻，校準(zhǔn)電阻陣列，路由資源塊，第一電阻端口，第二電阻端口，配置端口； 所述基準(zhǔn)電阻的第一極端連接所述校準(zhǔn)電阻陣列的第一極端，所述校準(zhǔn)電阻陣列的第二極端連接所述第一電阻端口的引腳，所述基準(zhǔn)電阻的第二極端連接所述第二電阻端口的引腳，所述校準(zhǔn)電阻陣列的布線輸入端連接所述路由資源塊的布線輸出端，所述路由資源塊的配置輸入端連接所述配置端口的引腳。2.如權(quán)利要求1所述的可校準(zhǔn)電阻器件，其特征在于，所述校準(zhǔn)電阻陣列包括多個單位電阻連接。3.如權(quán)利要求1所述的可校準(zhǔn)電阻器件，其特征在于，所述基準(zhǔn)電阻為CMOS工藝兼容電阻類型。4.如權(quán)利要求2所述的可校準(zhǔn)電阻器件，其特征在于，所述單位電阻為CMOS工藝兼容電阻類型。5.如權(quán)利要求2所述的可校準(zhǔn)電阻器件，其特征在于，所述配置端口包括N個配置端，N為正整數(shù)。6.如權(quán)利要求5所述的可校準(zhǔn)電阻器件，其特征在于，所述路由資源塊包括:多路選擇模塊和鎖存結(jié)構(gòu)； 所述鎖存結(jié)構(gòu)的輸入端對應(yīng)連接所述配置端口的引腳，所述鎖存結(jié)構(gòu)的輸出端連接所述多路選擇模塊的輸入端，所述多路選擇模塊的輸出端連接所述布線輸出端。7.—種集成電路，其特征在于，包括如權(quán)利要求1-6中任一權(quán)利要求所述的可校準(zhǔn)電阻器件。
【文檔編號】H01L27/118GK106024800SQ201610509752
【公開日】2016年10月12日
【申請日】2016年6月30日
【發(fā)明人】郝寧
【申請人】中國科學(xué)院微電子研究所