鰭式場(chǎng)效應(yīng)晶體管（FinFET）器件結(jié)構(gòu)的制作方法
【專(zhuān)利摘要】本發(fā)明提供了一種鰭式場(chǎng)效應(yīng)器件結(jié)構(gòu)及其形成方法。FinFET器件結(jié)構(gòu)包括襯底，以及襯底包括第一區(qū)和第二區(qū)。FinFET器件結(jié)構(gòu)包括形成在襯底上的隔離結(jié)構(gòu)和形成在第一區(qū)上的第一鰭結(jié)構(gòu)。FinFET器件結(jié)構(gòu)也包括形成在第二區(qū)上的第二鰭結(jié)構(gòu)，以及第一鰭結(jié)構(gòu)的數(shù)目大于第二鰭結(jié)構(gòu)的數(shù)目。第一鰭結(jié)構(gòu)具有第一高度，第二鰭結(jié)構(gòu)具有第二高度，以及第一高度和第二高度之間的間隙保持在從約0.4nm至約4nm的范圍內(nèi)。
【專(zhuān)利說(shuō)明】鰭式場(chǎng)效應(yīng)晶體管(F i nFET)器件結(jié)構(gòu)
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]本申請(qǐng)要求于2015年3月26日提交、標(biāo)題為“Fin field effect transistor(FinFET)device structure”的美國(guó)臨時(shí)申請(qǐng)第62/138，742號(hào)的優(yōu)先權(quán)，其全部?jī)?nèi)容結(jié)合于此作為參考。
技術(shù)領(lǐng)域
[0003]本發(fā)明涉及半導(dǎo)體領(lǐng)域，更具體地，涉及鰭式場(chǎng)效應(yīng)晶體管及其形成方法。
【背景技術(shù)】
[0004]半導(dǎo)體器件用于各種電子應(yīng)用中，諸如個(gè)人電腦、手機(jī)、數(shù)碼相機(jī)和其他電子設(shè)備。通常通過(guò)在半導(dǎo)體襯底上方順序地沉積絕緣或介電層、導(dǎo)電層以及半導(dǎo)體材料層，以及使用光刻來(lái)圖案化各個(gè)材料層從而在半導(dǎo)體器件上形成電路組件和元件來(lái)制造半導(dǎo)體器件。許多集成電路通常制造在單個(gè)半導(dǎo)體晶圓上，并且沿著切割線(xiàn)在各集成電路之間進(jìn)行鋸切來(lái)將晶圓上的單個(gè)管芯分離出來(lái)。單個(gè)管芯通常以多芯片模式或其他形式的封裝來(lái)單獨(dú)封裝。
[0005]在隨著追求更高器件密度、更高性能以及更低成本的過(guò)程中，半導(dǎo)體工業(yè)發(fā)展至納米技術(shù)工藝節(jié)點(diǎn)，來(lái)自制造和設(shè)計(jì)問(wèn)題的挑戰(zhàn)已導(dǎo)致了三維設(shè)計(jì)(諸如鰭式場(chǎng)效應(yīng)晶體管(FinFET))的發(fā)展。FinFET被制造為具有從襯底延伸的薄而垂直的“鰭”部。FinFET的溝道形成在該薄鰭部中。柵極提供在鰭部上方。FinFET的優(yōu)勢(shì)可以包括降低短溝道效應(yīng)以及提高電流。
[0006]盡管現(xiàn)有的FinFET器件和制造FinFET器件的方法通常已經(jīng)能夠滿(mǎn)足它們的預(yù)期目的，但是它們并不是在各個(gè)方面都是完全令人滿(mǎn)意的。

【發(fā)明內(nèi)容】

[0007]根據(jù)本發(fā)明的一個(gè)方面，提供了一種鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)，包括:襯底，其中，所述襯底包括第一區(qū)和第二區(qū)；隔離結(jié)構(gòu)，形成在所述襯底上;第一鰭結(jié)構(gòu)，形成在所述第一區(qū)上;第二鰭結(jié)構(gòu)，形成在所述第二區(qū)上，其中，所述第一鰭結(jié)構(gòu)的數(shù)目大于所述第二鰭結(jié)構(gòu)的數(shù)目；其中，所述第一鰭結(jié)構(gòu)具有從所述隔離結(jié)構(gòu)的頂面至所述第一鰭結(jié)構(gòu)的頂面測(cè)得的第一高度;所述第二鰭結(jié)構(gòu)具有從所述隔離結(jié)構(gòu)的頂面至所述第二鰭結(jié)構(gòu)的頂面測(cè)得的第二高度；以及所述第一高度和所述第二高度之間的間隙在約0.4nm至約4nm的范圍內(nèi)。
[0008]優(yōu)選地，所述第一鰭結(jié)構(gòu)的頂面與所述第二鰭結(jié)構(gòu)的頂面平齊。
[0009]優(yōu)選地，，所述第一高度在約1nm至約50nm的范圍內(nèi)。
[0010]優(yōu)選地，兩個(gè)相鄰的所述第一鰭結(jié)構(gòu)具有第一節(jié)距，兩個(gè)相鄰的所述第二鰭結(jié)構(gòu)具有第二節(jié)距，并且所述第二節(jié)距大于所述第一節(jié)距。
[0011]優(yōu)選地，兩個(gè)相鄰的所述第一鰭結(jié)構(gòu)具有第一節(jié)距，兩個(gè)相鄰的所述第二鰭結(jié)構(gòu)具有第二節(jié)距，并且所述第二節(jié)距等于所述第一節(jié)距。
[0012]優(yōu)選地，該鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)還包括:第一柵極結(jié)構(gòu)，形成在所述第一鰭結(jié)構(gòu)的中間部分上；以及第二柵極結(jié)構(gòu)，形成在所述第二鰭結(jié)構(gòu)的中間部分上，其中，所述第一柵極結(jié)構(gòu)的頂面與所述第二柵極結(jié)構(gòu)的頂面平齊。
[0013]優(yōu)選地，所述第一高度和所述第二高度之間的間隙在約Inm至約3nm的范圍內(nèi)。
[0014]優(yōu)選地，該鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)還包括:形成在所述第二區(qū)上的剩余的鰭結(jié)構(gòu)，其中，所述剩余的鰭結(jié)構(gòu)完全地被所述隔離結(jié)構(gòu)覆蓋。
[0015]根據(jù)本發(fā)明的另一方面，提供了一種鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)，包括:襯底，其中，所述襯底包括第一區(qū)和第二區(qū)；第一鰭結(jié)構(gòu)，形成在所述第一區(qū)中的所述襯底上;第二鰭結(jié)構(gòu)，形成在所述第二區(qū)中的所述襯底上；隔離結(jié)構(gòu)，形成在所述襯底上，其中，所述隔離結(jié)構(gòu)包括位于兩個(gè)鄰近的所述第一鰭結(jié)構(gòu)之間的第一部分和位于兩個(gè)鄰近的所述第二鰭結(jié)構(gòu)之間的第二部分，以及所述第一部分的頂面和所述第二部分的頂面之間的間隙在約0.4nm至約4nm的范圍內(nèi)。
[0016]優(yōu)選地，該鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)還包括:柵極結(jié)構(gòu)，形成在所述第一鰭結(jié)構(gòu)和所述第二鰭結(jié)構(gòu)的中間部分上，其中，所述柵極結(jié)構(gòu)包括高k介電層和形成在所述高k介電層上的金屬柵電極層。
[0017]優(yōu)選地，兩個(gè)鄰近的所述第一鰭結(jié)構(gòu)具有第一節(jié)距，兩個(gè)鄰近的所述第二鰭結(jié)構(gòu)具有第二節(jié)距，并且所述第二節(jié)距大于所述第一節(jié)距。
[0018]優(yōu)選地，該鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)還包括:源極/漏極(S/D)結(jié)構(gòu)，鄰近于所述柵極結(jié)構(gòu)；以及層間介電(ILD)結(jié)構(gòu)，形成在所述S/D結(jié)構(gòu)和所述襯底上。
[0019]優(yōu)選地，該鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)還包括:剩余的鰭結(jié)構(gòu)，形成在所述第二區(qū)上，其中，所述剩余的鰭結(jié)構(gòu)被所述隔離結(jié)構(gòu)覆蓋。
[0020]根據(jù)本發(fā)明的又一方面，提供了一種用于形成鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的方法，包括:提供襯底，其中，所述襯底具有第一區(qū)和第二區(qū)；分別在所述第一區(qū)和所述第二區(qū)上形成第一鰭結(jié)構(gòu)和第二鰭結(jié)構(gòu)，其中，所述第一鰭結(jié)構(gòu)的數(shù)目大于所述第二鰭結(jié)構(gòu)的數(shù)目；在所述第一鰭結(jié)構(gòu)和所述第二鰭結(jié)構(gòu)上形成犧牲層，其中，從所述第一鰭結(jié)構(gòu)的頂面到所述犧牲層的頂面測(cè)得第一厚度，并且所述第一厚度在約1nm至約50nm的范圍內(nèi)；以及對(duì)所述犧牲層實(shí)施蝕刻工藝以在所述襯底上形成隔離結(jié)構(gòu)，其中，所述第一鰭結(jié)構(gòu)具有從所述隔離結(jié)構(gòu)的頂面至所述第一鰭結(jié)構(gòu)的頂面測(cè)得的第一高度，所述第二鰭結(jié)構(gòu)具有從所述隔離結(jié)構(gòu)的頂面至所述第二鰭結(jié)構(gòu)的頂面測(cè)得的第二高度，以及所述第一高度和所述第二高度之間的間隙在約0.4nm至約4nm的范圍內(nèi)。
[0021]優(yōu)選地，在所述第一區(qū)和所述第二區(qū)上分別形成所述第一鰭結(jié)構(gòu)和所述第二鰭結(jié)構(gòu)包括:在所述襯底上形成襯墊層;在所述襯墊層上形成硬掩模層;在所述硬掩模層上形成光刻膠層；圖案化所述光刻膠層以形成圖案化的光刻膠層；以及將所述圖案化的光刻膠層用作掩模來(lái)圖案化所述硬掩模層和所述襯墊層以形成所述圖案化的硬掩模層和所述圖案化的襯墊層；
[0022]將所述圖案化的硬掩模層和所述圖案化的襯墊層用作掩模來(lái)蝕刻所述襯底的一部分。
[0023]優(yōu)選地，在所述第一鰭結(jié)構(gòu)和所述第二鰭結(jié)構(gòu)上形成犧牲層之前，還包括:
[0024]在所述第一鰭結(jié)構(gòu)和所述第二鰭結(jié)構(gòu)上形成介電層；以及
[0025]減薄所述介電層以暴露所述硬掩模層的頂面，使得所述介電層的頂面與所述硬掩模層的頂面平齊。
[0026]優(yōu)選地，該方法還包括:去除所述硬掩模層和所述襯墊層以形成凹槽；以及在所述凹槽中形成所述犧牲層。
[0027]優(yōu)選地，在所述第一區(qū)和所述第二區(qū)上形成所述第一鰭結(jié)構(gòu)和所述第二鰭結(jié)構(gòu)包括:在所述第一區(qū)中形成所述第一鰭結(jié)構(gòu)以及在所述第二區(qū)中形成所述第二鰭結(jié)構(gòu)，其中，所述第一鰭結(jié)構(gòu)的數(shù)目與所述第二鰭結(jié)構(gòu)的數(shù)目相同；以及去除所述第二鰭結(jié)構(gòu)的一部分，使得所述第一鰭結(jié)構(gòu)的數(shù)目大于所述第二鰭結(jié)構(gòu)的數(shù)目。
[0028]優(yōu)選地，該方法還包括:在所述第一鰭結(jié)構(gòu)和所述第二鰭結(jié)構(gòu)的中間部分上形成柵極結(jié)構(gòu)。
[0029]優(yōu)選地，該方法還包括:在所述第一鰭結(jié)構(gòu)和所述第二鰭結(jié)構(gòu)的中間部分上形成偽柵極結(jié)構(gòu)；去除所述第一鰭結(jié)構(gòu)的頂部以形成腔體;在所述腔體中和所述腔體上形成源極/漏極結(jié)構(gòu);在所述S/D結(jié)構(gòu)和所述偽柵極結(jié)構(gòu)上形成層間介電(ILD)結(jié)構(gòu)。
[0030]優(yōu)選地，該方法還包括:去除所述偽柵極結(jié)構(gòu)以形成溝槽;在所述溝槽中形成高k介電層；以及在所述高k介電層上形成金屬柵電極層。
【附圖說(shuō)明】
[0031]當(dāng)結(jié)合附圖進(jìn)行閱讀時(shí)，從以下詳細(xì)描述可最佳地理解本發(fā)明的各個(gè)方面。應(yīng)該注意，根據(jù)工業(yè)中的標(biāo)準(zhǔn)實(shí)踐，各個(gè)部件未按比例繪制。實(shí)際上，為了清楚的討論，各種部件的尺寸可以被任意增大或減小。
[0032]圖1示出了根據(jù)本發(fā)明的一些實(shí)施例的鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的截面圖。
[0033]圖2A至圖2H示出了根據(jù)本發(fā)明的一些實(shí)施例的形成鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的截面圖。
[0034]圖2C’示出了根據(jù)本發(fā)明的一些實(shí)施例的圖2C的另一實(shí)施例的截面圖。
[0035]圖2H’示出了根據(jù)本發(fā)明的一些實(shí)施例的圖2H的另一實(shí)施例的截面圖。
[0036]圖3A至圖3C示出了根據(jù)本發(fā)明的一些實(shí)施例的形成鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的截面圖。
[0037]圖4A至圖4G示出了根據(jù)本發(fā)明的一些實(shí)施例的形成鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的截面圖。
[0038]圖5A至圖5B示出了根據(jù)本發(fā)明的一些實(shí)施例的在鰭結(jié)構(gòu)上形成柵極結(jié)構(gòu)的截面圖。
[0039]圖6A至圖6F示出了根據(jù)本發(fā)明的一些實(shí)施例的形成鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的截面圖。
【具體實(shí)施方式】
[0040]以下公開(kāi)內(nèi)容提供了許多用于實(shí)現(xiàn)所提供主題的不同特征的不同實(shí)施例或?qū)嵗?。下面描述了組件和布置的具體實(shí)例以簡(jiǎn)化本發(fā)明。當(dāng)然，這些僅僅是實(shí)例，而不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接觸的方式形成的實(shí)施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實(shí)施例。此外，本發(fā)明可在各個(gè)實(shí)例中重復(fù)參考標(biāo)號(hào)和/或字符。該重復(fù)是為了簡(jiǎn)單和清楚的目的，并且其本身不指示所討論的各個(gè)實(shí)施例和/或配置之間的關(guān)系。
[0041]公開(kāi)了實(shí)施例的一些變化。貫穿各個(gè)視圖和說(shuō)明性實(shí)施例，相同的標(biāo)號(hào)用于指示相同的元件。應(yīng)當(dāng)理解，在方法之前、器件和之后可以提供額外的操作，以及對(duì)于方法的其他實(shí)施例描述的操作中的一些可以被替換或消除。
[0042]提供了用于形成鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的實(shí)施例。圖1示出了根據(jù)本發(fā)明的一些實(shí)施例的鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)100的截面圖。
[0043]參照?qǐng)D1，提供襯底102，以及在襯底102上形成隔離結(jié)構(gòu)120。隔離結(jié)構(gòu)120防止電干擾或串?dāng)_。襯底102具有第一區(qū)10和第二區(qū)20。在第一區(qū)10中的襯底102上形成第一鰭結(jié)構(gòu)110a，以及在第二區(qū)20中的襯底102上形成第二鰭結(jié)構(gòu)110b。第一鰭結(jié)構(gòu)IlOa基本上彼此平行。第二鰭結(jié)構(gòu)IlOb基本上彼此平行。
[0044]在第一區(qū)10中的第一鰭結(jié)構(gòu)IlOa的數(shù)目大于在第二區(qū)20中的第二鰭結(jié)構(gòu)IlOb的數(shù)目。在一些實(shí)施例中，兩個(gè)相鄰的第一鰭結(jié)構(gòu)IlOa具有第一節(jié)距P1，兩個(gè)相鄰的第二鰭結(jié)構(gòu)i 10b具有第二節(jié)距P2，并且第二節(jié)距P2大于第一節(jié)距P1 ο換句話(huà)說(shuō)，第一鰭結(jié)構(gòu)I 1a的圖案密度大于第二鰭結(jié)構(gòu)11Ob的圖案密度。
[0045]每個(gè)第一鰭結(jié)構(gòu)I 1a均具有頂部和底部，以及頂部從隔離結(jié)構(gòu)120處突出而底部嵌入在隔離結(jié)構(gòu)120中。每個(gè)第二鰭結(jié)構(gòu)IlOb均具有頂部和底部，以及頂部從隔離結(jié)構(gòu)120處突出而底部嵌入在隔離結(jié)構(gòu)120中。應(yīng)當(dāng)注意，第一鰭結(jié)構(gòu)IlOa的頂面與第二鰭結(jié)構(gòu)IlOb的頂面基本上平齊。
[0046]每個(gè)第一鰭結(jié)構(gòu)IlOa均具有從隔離結(jié)構(gòu)120的頂面至第一鰭結(jié)構(gòu)IlOa的頂面測(cè)量的第一高度Hi。每個(gè)第二鰭結(jié)構(gòu)I 1b均具有從隔離結(jié)構(gòu)120的頂面至第二鰭結(jié)構(gòu)IlOb的頂面測(cè)量的第二高度H2。在一些實(shí)施例中，第一高度H1在從約30nm至約50nm的范圍內(nèi)。在一些實(shí)施例中，第二高度H2在約30.1nm至約50.1nm的范圍內(nèi)。在一些實(shí)施例中，第一高度H1和第二高度H2之間的間隙Δ H在約0.4nm至約4nm的范圍內(nèi)。在一些實(shí)施例中，第一高度H1和第二高度H2之間的間隙Δ H在從約Inm至約3nm的范圍內(nèi)。
[0047]圖2A至圖2H示出了根據(jù)本發(fā)明的一些實(shí)施例的沿著圖1的線(xiàn)AA’形成鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)100的截面圖。
[0048]如圖2A所示，F(xiàn)inFET器件結(jié)構(gòu)100包括襯底102。襯底具有第一區(qū)10和第二區(qū)20。襯底102可以由硅或其他半導(dǎo)體材料制成?？蛇x地或額外地，襯底102可以包括其他元素半導(dǎo)體材料，諸如鍺。在一些實(shí)施例中，襯底102可以由化合物半導(dǎo)體(諸如，碳化硅、砷化鎵、砷化銦或磷化銦)制成。在一些實(shí)施例中，襯底102可以由合金半導(dǎo)體(諸如，硅鍺、碳化硅鍺、磷砷化鎵或磷銦化鎵)制成。在一些實(shí)施例中，襯底102包括外延層。例如，在一些實(shí)施例中，襯底102具有位于塊狀半導(dǎo)體上面的外延層。
[0049]此后，襯墊層104和硬掩模層106可以形成在襯底102上，并且掩模層108形成在硬掩模層106上。通過(guò)圖案化工藝來(lái)圖案化光刻膠層108。圖案化工藝包括光刻工藝和蝕刻工藝。光刻工藝包括光刻膠涂覆(例如，旋涂)、軟烘、掩模對(duì)準(zhǔn)、曝光、曝光后烘烤、使光刻膠顯影、沖洗和干燥(例如，硬烘)。蝕刻工藝包括干蝕刻工藝或濕蝕刻工藝。
[0050]襯墊層104是位于襯底102和硬掩模層106之間的緩沖層。此外，當(dāng)去除硬掩模層106時(shí)，襯墊層104用作停止層。襯墊層104可以由氧化硅制成。硬掩模層106可以由氧化硅、氮化硅、氮氧化硅或其他適用的材料制成。在其他一些實(shí)施例中，一個(gè)或多個(gè)硬掩模層106形成在襯墊層104上方。
[0051]通過(guò)沉積工藝(諸如化學(xué)汽相沉積(C V D)工藝、高密等離子體化學(xué)汽相沉積(HDPCVD)工藝、旋涂工藝、濺射工藝或其他適用的工藝)形成襯墊層104和硬掩模層106。
[0052]如圖2B所示，根據(jù)一些實(shí)施例，在圖案化光刻膠層108之后，將圖案化的光刻膠層108用作掩模來(lái)圖案化襯墊層104和硬掩模層106。結(jié)果，獲得圖案化的襯墊層104和硬掩模層 106。
[0053]此后，將圖案化的襯墊層104和硬掩模層106用作掩模來(lái)對(duì)襯底102實(shí)施蝕刻工藝以形成鰭結(jié)構(gòu)110。蝕刻工藝可以是干蝕刻工藝或濕蝕刻工藝。在一些實(shí)施例中，通過(guò)干蝕刻工藝蝕刻襯底102。干蝕刻工藝包括使用氟基的蝕刻氣體，諸如SF6、CxFy，NF3或它們的組合。蝕刻工藝可以是時(shí)間控制工藝，并且一直持續(xù)到鰭結(jié)構(gòu)110達(dá)到預(yù)定高度。在一些其他實(shí)施例中，鰭結(jié)構(gòu)110的寬度從頂部到底部逐漸增加。
[0054]如圖2C所示，根據(jù)一些實(shí)施例，在形成鰭結(jié)構(gòu)110之后，去除光刻膠層108以及去除鰭結(jié)構(gòu)110在第二區(qū)20中的一部分。因此，在第一區(qū)10中形成第一鰭結(jié)構(gòu)IlOa以及在第二區(qū)20中形成第二鰭結(jié)構(gòu)110b。在兩個(gè)鄰近的第一鰭結(jié)構(gòu)IlOa之間形成第一溝槽109a，以及在兩個(gè)鄰近的第二鰭結(jié)構(gòu)IlOb之間形成第二溝槽109b。
[0055]應(yīng)當(dāng)注意，在第一區(qū)10中的第一鰭結(jié)構(gòu)IlOa的圖案密度大于在第二區(qū)20中的第二鰭結(jié)構(gòu)IlOb的圖案密度。形成在第一區(qū)10中的器件和形成在第二區(qū)20中的器件分別且獨(dú)立地實(shí)施不同的功能。
[0056]如圖2C所示，兩個(gè)相鄰的第一鰭結(jié)構(gòu)IlOa具有第一節(jié)距P1，以及兩個(gè)相鄰的第二鰭結(jié)構(gòu)IlOb具有第二節(jié)距p2。第二節(jié)距?2大于第一節(jié)距P1。換句話(huà)說(shuō)，在第二區(qū)20中形成的第二溝槽109b的寬度大于在第一區(qū)10中形成的第一溝槽109a的寬度。
[0057]如圖2C’所示，在其他一些實(shí)施例中，鰭結(jié)構(gòu)110的去除部分沒(méi)有被完全去除，剩余的鰭部IlOc形成為鄰近第二鰭結(jié)構(gòu)110b。在一些實(shí)施例中，剩余的鰭部分IlOc的高度小于第一鰭結(jié)構(gòu)I 1a的高度的一半。
[0058]應(yīng)當(dāng)注意，第一鰭結(jié)構(gòu)IlOa和第二鰭結(jié)構(gòu)IlOb的數(shù)目可以根據(jù)實(shí)際應(yīng)用來(lái)調(diào)整，而并不限制于在第一區(qū)10中的四個(gè)第一鰭結(jié)構(gòu)IlOa和在第二區(qū)20中的兩個(gè)第二鰭結(jié)構(gòu)IlOb0
[0059]如圖2D所示，根據(jù)一些實(shí)施例，在形成第一鰭結(jié)構(gòu)I 1a和第二鰭結(jié)構(gòu)I 1b之后，在兩個(gè)鄰近的第一鰭結(jié)構(gòu)IlOa之間的第一溝槽109a和兩個(gè)鄰近的第二鰭結(jié)構(gòu)IlOb之間的第二溝槽109b內(nèi)形成介電材料112，以及介電材料112形成在第一鰭結(jié)構(gòu)I 1a第二鰭結(jié)構(gòu)IlOb上方。
[0060]在一些實(shí)施例中，介電材料112由氧化硅、氮化硅、氮氧化硅、氟摻雜的硅酸鹽玻璃(FSG)或另一低k介電材料制成?？梢酝ㄟ^(guò)化學(xué)汽相沉積(CVD)工藝、旋涂玻璃工藝或另一適用的工藝來(lái)沉積介電材料112。
[0061]此后，如圖2E所示，減薄或平坦化介電材料112以暴露硬掩模層106的頂面。結(jié)果，介電材料112的頂面與硬掩模層106的頂面平齊。在一些實(shí)施例中，通過(guò)化學(xué)機(jī)械拋光(CMP)工藝來(lái)減薄介電材料112。
[0062]如圖2F所示，根據(jù)一些實(shí)施例，在減薄或平坦化介電材料112之后，去除硬掩模層106和襯墊層104以形成凹槽113。通過(guò)諸如干蝕刻工藝或濕蝕刻工藝的蝕刻工藝來(lái)去除硬掩模層106和襯墊層104。
[0063]如圖2G所示，根據(jù)一些實(shí)施例，在形成凹槽113之后，在凹槽113中以及在介電材料112上形成犧牲層114。犧牲層114用于保護(hù)第一鰭結(jié)構(gòu)IlOa和第二鰭結(jié)構(gòu)IlOb的頂面。犧牲層114可以具有單層或多層。犧牲層114由氧化硅、氮化硅、氮氧化硅或它們的組合制成。
[0064]在其他一些實(shí)施例中，在形成犧牲層114之后，對(duì)鰭結(jié)構(gòu)110的頂面可選地實(shí)施離子注入工藝(未示出)。離子注入工藝被配置為用摻雜劑來(lái)?yè)诫s溝道區(qū)，以及溝道區(qū)形成在柵極結(jié)構(gòu)(隨后形成)下面。
[0065]對(duì)于具有不同暴露面積的區(qū)域(或蝕刻面積)，由于負(fù)載效應(yīng)難以控制蝕刻的一致性。取決于鰭結(jié)構(gòu)和蝕刻種類(lèi)的結(jié)合，負(fù)載效應(yīng)為用于較大暴露區(qū)域的蝕刻速率或者快于或者慢于用于較小暴露區(qū)域的蝕刻速率。換句話(huà)說(shuō)，負(fù)載效應(yīng)為大區(qū)域中的蝕刻速率與小區(qū)域中的蝕刻速率不匹配。這意味著圖案密度可以影響負(fù)載效應(yīng)。由此，當(dāng)蝕刻在不同區(qū)10和20中的具有不同的圖案密度的第一鰭結(jié)構(gòu)I 1a和第二鰭結(jié)構(gòu)I 1b時(shí)，更加難以控制蝕刻深度的一致性。
[0066]為了減小負(fù)載效應(yīng)，在第一鰭結(jié)構(gòu)I1a和第二鰭結(jié)構(gòu)I 1b上過(guò)沉積犧牲層114。換句話(huà)說(shuō)，犧牲層114的沉積厚度高于正常厚度(可以小于約5nm)。
[0067]將犧牲層114的厚度保持在一個(gè)范圍內(nèi)以減小負(fù)載效應(yīng)。在一些實(shí)施例中，犧牲層114具有在第一區(qū)10中的第一厚度T1以及在第二區(qū)20中的第二厚度T2。在一些實(shí)施例中，第一厚度Ti在從約1nm至約50nm的范圍內(nèi)。在一些實(shí)施例中，第二厚度T2在從約1nm至約50nm的范圍內(nèi)。如果第一厚度!^或第二厚度T2小于10nm，則蝕刻時(shí)間太短并且難以使蝕刻量保持在預(yù)期范圍內(nèi)，從而過(guò)蝕刻介電層112。如果第一厚度T1或第二厚度T2大于50nm，則蝕刻時(shí)間太長(zhǎng)并且因此增加了制造成本。
[0068]此后，如圖2H所示，根據(jù)一些實(shí)施例，去除犧牲層114。此后，去除介電材料112的頂部以形成隔離結(jié)構(gòu)120。在一些實(shí)施例中，通過(guò)蝕刻工藝去除犧牲層114。在一些實(shí)施例中，通過(guò)另一蝕刻工藝去除介電材料112的頂部。剩余的介電材料112被視為淺溝槽隔離(STI)結(jié)構(gòu)120。
[0069]暴露第一鰭結(jié)構(gòu)IlOa的頂部，以及頂部具有從隔離結(jié)構(gòu)120的頂面至第一鰭結(jié)構(gòu)IlOa的頂面測(cè)得的第一高度出。同樣，暴露第二鰭結(jié)構(gòu)IlOb的頂部，以及頂部具有從隔離結(jié)構(gòu)120的頂面至第二鰭結(jié)構(gòu)IlOb的頂面測(cè)得的第二高度Hs。
[0070]在一些實(shí)施例中，第一高度H1和第二高度H2之間的間隙Δ H在約0.4nm至約4nm的范圍內(nèi)。如果第一高度Hi和第二高度H2之間的間隙Δ H大于4nm，則通過(guò)隨后的操作在第一鰭結(jié)構(gòu)IlOa和第二鰭結(jié)構(gòu)IlOb上形成的沉積各層(諸如，柵極介電層和柵電極層)的厚度的一致性難以控制。相反，當(dāng)間隙保持在約0.4nm至約4nm的范圍內(nèi)時(shí)，改進(jìn)了沉積層的厚度的一致性，從而也改進(jìn)FinFET結(jié)構(gòu)的性能。
[0071]在一些實(shí)施例中，第一厚度T1與第一高度H1的比率(IVH1)在約0.2至約0.5的范圍內(nèi)。如果比率大于0.5，過(guò)量的犧牲層114被浪費(fèi)，且提高制造成本。如果比率小于0.2，則負(fù)載效應(yīng)嚴(yán)重。
[0072]圖2H’示出了根據(jù)本發(fā)明的一些實(shí)施例的圖2H的另一實(shí)施例的截面圖。如圖2H’所示，剩余的鰭結(jié)構(gòu)11Oc完全被隔離結(jié)構(gòu)120覆蓋。
[0073]圖3A至圖3C示出了根據(jù)本發(fā)明的一些實(shí)施例的形成鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的截面圖。
[0074]參照?qǐng)D3A，在第一區(qū)10中的襯底102上形成第一鰭結(jié)構(gòu)110a，以及在第二區(qū)20中的襯底102上形成第二鰭結(jié)構(gòu)110b。
[0075]此后，如圖3B所示，根據(jù)本發(fā)明的一些實(shí)施例，在第一鰭結(jié)構(gòu)IlOa和第二鰭結(jié)構(gòu)
I1b上形成介電材料112。在第一鰭結(jié)構(gòu)I 1a和第二鰭結(jié)構(gòu)I 1b上方過(guò)沉積介電層112。如上所述，可以通過(guò)形成過(guò)沉積的介電層112來(lái)減小第一區(qū)10和第二區(qū)20之間的負(fù)載效應(yīng)。
[0076]如圖3C所示，根據(jù)一些實(shí)施例，在形成介電材料112之后，實(shí)施蝕刻工藝以去除介電材料112。此外，也去除襯墊層104和硬掩模層106。結(jié)果，第一區(qū)10中的每個(gè)第一鰭結(jié)構(gòu)IlOa均具有第一高度出以及第二區(qū)20中的每個(gè)第二鰭結(jié)構(gòu)IlOb均具有第二高度H2。在一些實(shí)施例中，第一高度^和第二高度H2之間的間隙Δ H在約0.4nm至約4nm的范圍內(nèi)。在一些實(shí)施例中，第一高度H1和第二高度H2之間的間隙Δ H在約Im至約3m的范圍內(nèi)。
[0077]圖4A至圖4G示出了根據(jù)本發(fā)明的一些實(shí)施例的形成鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的截面圖。
[0078]參照?qǐng)D4A，在襯底102上形成鰭結(jié)構(gòu)110。在第一區(qū)10中的鰭結(jié)構(gòu)110的數(shù)目與在第二區(qū)20中的相同。
[0079]如圖4所示，根據(jù)一些實(shí)施例，在形成鰭結(jié)構(gòu)110之后，去除第二區(qū)20中的第二鰭結(jié)構(gòu)11Ob的一部分。例如，第二鰭結(jié)構(gòu)11Ob的數(shù)目從四個(gè)減小到兩個(gè)。
[0080]兩個(gè)相鄰的第一鰭結(jié)構(gòu)IlOa具有第一節(jié)距P1，兩個(gè)相鄰的第二鰭結(jié)構(gòu)IlOb具有第二節(jié)距p3。在一些實(shí)施例中，第一節(jié)距P1基本上等于第三節(jié)距p3。第一鰭結(jié)構(gòu)IlOa的數(shù)目大于第二鰭結(jié)構(gòu)IlOb的數(shù)目，以及第一區(qū)10的區(qū)域與第二區(qū)20的面積相同。因此，在第一區(qū)10中的第一鰭結(jié)構(gòu)IlOa的圖案密度大于在第二區(qū)20中的第二鰭結(jié)構(gòu)IlOb的圖案密度。
[0081]如圖4C所示，根據(jù)本發(fā)明的一些實(shí)施例，在形成第一鰭結(jié)構(gòu)IlOa和第二鰭結(jié)構(gòu)IlOb之后，在第一鰭結(jié)構(gòu)IlOa和第二鰭結(jié)構(gòu)IlOb上以及在兩個(gè)鄰近的第一鰭結(jié)構(gòu)IlOa之間的溝槽內(nèi)和在兩個(gè)鄰近的第二鰭結(jié)構(gòu)11Ob之間的溝槽內(nèi)形成介電層112。
[0082]如圖4D所示，根據(jù)本發(fā)明的一些實(shí)施例，在形成介電層112之后，對(duì)介電層112實(shí)施平坦化工藝直至暴露硬掩模層106的頂面。在一些實(shí)施例中，平坦化工藝是化學(xué)機(jī)械拋光工藝(CMP)0
[0083]此后，如圖4E所示，根據(jù)本發(fā)明的一些實(shí)施例，去除硬掩模層106和襯墊層104。通過(guò)多次蝕刻工藝單獨(dú)去除硬掩模層106和襯墊層104。
[0084]此后，如圖4F所示，根據(jù)本發(fā)明的一些實(shí)施例，在凹槽113中以及在介電材料112上形成犧牲層114。如上所述，過(guò)沉積犧牲層114，從而減小負(fù)載效應(yīng)。因此，提高了鰭部高度的一致性。
[0085]此后，如圖4G所示，根據(jù)本發(fā)明的一些實(shí)施例，去除犧牲層114。
[0086]第一區(qū)域10中的第一鰭結(jié)構(gòu)I1a具有第一高度H1，以及第二區(qū)域20中的第二鰭結(jié)構(gòu)IlOb具有第二高度H2。第一高度出和第二高度出之間的高度差被限定為Δ H。由于負(fù)載效應(yīng)減小，因此高度差△ H也減小。當(dāng)高度差△ H減小時(shí)，提高了第一鰭結(jié)構(gòu)I1a和第二鰭結(jié)構(gòu)11Ob的高度的一致性。因此，改善了FinFET器件的性能。
[0087]圖5A至圖5B示出了根據(jù)本發(fā)明的一些實(shí)施例的在鰭結(jié)構(gòu)上形成柵極結(jié)構(gòu)的截面圖。
[0088]如圖5A所示，在第一鰭結(jié)構(gòu)I 1a的中間部分和第二鰭結(jié)構(gòu)I 1b的中間部分上形成柵極結(jié)構(gòu)220。柵極結(jié)構(gòu)包括柵極介電層208和柵電極層210。在柵極結(jié)構(gòu)220的相對(duì)兩側(cè)上形成柵極間隔件212。
[0089]柵極介電層208由諸如氧化硅、氮化硅氮氧化硅、具有高介電常數(shù)(高k)的介電材料或它們的組合的介電材料制成。通過(guò)沉積工藝(諸如化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、高密等離子體CVD(HDPCVD)、金屬有機(jī)CVD(MOCVD)或等離子體增強(qiáng)CVD (PECVD))形成柵極介電層208。
[0090]在一些實(shí)施例中，柵電極層210由導(dǎo)電或非導(dǎo)電材料制成。在一些實(shí)施例中，柵極結(jié)構(gòu)220是偽柵極結(jié)構(gòu)，并且柵電極210由多晶硅制成。柵電極210通過(guò)沉積工藝(諸如化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、高密等離子體CVD(HDPCVD)、金屬有機(jī)CVD (MOCVD)或等離子體增強(qiáng)CVD (PECVD))形成。
[0091]如圖5B所示，去除柵極結(jié)構(gòu)220的一部分，從而在第一區(qū)10中形成第一柵極結(jié)構(gòu)220a以及在第二區(qū)20中形成第二柵極結(jié)構(gòu)220b。第一柵極結(jié)構(gòu)220a的頂面與第二柵極結(jié)構(gòu)220b的頂面基本上平齊。
[0092]圖6A至圖6F示出了根據(jù)本發(fā)明的一些實(shí)施例的形成鰭結(jié)構(gòu)的截面圖。
[0093]如圖6A所示，柵極結(jié)構(gòu)220是偽柵極結(jié)構(gòu)。偽柵極結(jié)構(gòu)220將被去除且被實(shí)際的柵極結(jié)構(gòu)替代。每個(gè)偽柵極結(jié)構(gòu)220均包括偽柵極介電層208和偽柵電極層210。
[0094]此后，如圖6B所示，根據(jù)本發(fā)明的一些實(shí)施例，通過(guò)去除第一鰭結(jié)構(gòu)IlOa和第二鰭結(jié)構(gòu)I 1b的頂部形成腔體111。
[0095]如圖6C所示，根據(jù)本發(fā)明的一些實(shí)施例，在形成腔體111之后，在腔體111中形成源極/漏極(3/1))結(jié)構(gòu)130。
[0096]在一些實(shí)施例中，源極/漏極結(jié)構(gòu)130是應(yīng)變的源極/漏極結(jié)構(gòu)130。在一些實(shí)施例中，源極/漏極結(jié)構(gòu)130包括硅鍺(SiGe)、鍺(Ge)、砷化銦(InAs)、砷化鎵銦(InGaAs)、銻化銦(InSb)、砷化鎵(GaAs)、銻化鎵(GaSb)、磷化鋁銦(InAlP)、磷化銦(InP)或它們的組合。
[0097]在一些實(shí)施例中，通過(guò)外延(epi)工藝在第一鰭結(jié)構(gòu)IlOa和第二鰭結(jié)構(gòu)IlOb上生長(zhǎng)應(yīng)變材料來(lái)形成源極/漏極(S/D)結(jié)構(gòu)130。此外，應(yīng)變材料的晶格常數(shù)可以不同于襯底102的晶格常數(shù)。外延工藝可以包括選擇性外延生長(zhǎng)(SEG)工藝、CVD沉積工藝(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延或其他合適的外延工藝。
[0098]此后，如圖6D所示，根據(jù)本發(fā)明的一些實(shí)施例，在襯底102上方的源極/漏極(S/D)結(jié)構(gòu)130上方形成層間介電(ILD)結(jié)構(gòu)132。
[0099]在一些實(shí)施例中，在隔離結(jié)構(gòu)120和偽柵極結(jié)構(gòu)220上方形成層間介電(ILD)材料。此后，對(duì)ILD材料實(shí)施平坦化工藝直到暴露偽柵極結(jié)構(gòu)220的頂面。在一些實(shí)施例中，通過(guò)化學(xué)機(jī)械拋光(CMP)工藝來(lái)平坦化ILD材料。結(jié)果，形成ILD結(jié)構(gòu)132。在其他一些實(shí)施例中，在形成ILD結(jié)構(gòu)132之前形成接觸蝕刻停止層(CESL)(未示出)。
[0100]ILD結(jié)構(gòu)132包括位于兩個(gè)相鄰的第一鰭結(jié)構(gòu)IlOa之間的第一部分和位于兩個(gè)相鄰的第二鰭結(jié)構(gòu)IlOb之間的第二部分。應(yīng)當(dāng)注意，ILD結(jié)構(gòu)132的第一部分的頂面和ILD結(jié)構(gòu)132的第二部分的頂面之間存在間隙。在一些實(shí)施例中，該間隙在從約0.4nm至約4nm的范圍內(nèi)。在一些實(shí)施例中，該間隙在約Inm至約3nm的范圍內(nèi)。
[0101]層間介電(ILD)材料可以包括由多種介電材料(諸如氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(TEOS)、磷硅酸鹽玻璃((PSG)、硼磷硅酸鹽玻璃(BPSG)、低k介電材料和/或其他適用的介電材料)制成的多層。低k介電材料的實(shí)例包括但不限于氟化硅玻璃(FSG)、碳摻雜的氧化硅、非晶氟化碳、聚對(duì)二甲苯、苯并環(huán)丁烯雙聯(lián)體(BCB)或聚酰亞胺。可以通過(guò)化學(xué)汽相沉積(CVD)、物理汽相沉積(PVD)、原子層沉積(ALD)、旋涂或其他適用的工藝來(lái)形成層間介電(ILD)材料。
[0102]如圖6E所示，根據(jù)本發(fā)明的一些實(shí)施例，在形成層間介電(ILD)材料132之后，去除偽柵極材料220以在ILD結(jié)構(gòu)132中形成溝槽133。通過(guò)實(shí)施第一蝕刻工藝和第二蝕刻工藝來(lái)去除偽柵極材料220。通過(guò)第一蝕刻工藝去除偽柵電極層208，以及通過(guò)第二蝕刻工藝去除偽柵極介電層210。在一些實(shí)施例中，第一蝕刻工藝是干蝕刻工藝，以及第二蝕刻工藝是濕蝕刻工藝。在一些實(shí)施例中，干蝕刻工藝包括使用蝕刻氣體，諸如CF4、Ar、NF3、Cl2、He、HBr、
O2、N2、CH3F、CH4、CH2F2 它們的組合。
[0103]當(dāng)去除偽柵極結(jié)構(gòu)220時(shí)，如果第一高度出和第二高度出之間的間隙大于4nm時(shí)，偽柵極結(jié)構(gòu)220在第一區(qū)10中的去除高度可以與在第二區(qū)20的去除高度不同。因此，在第一區(qū)10中的偽柵極結(jié)構(gòu)220被完全地去除，而偽柵極結(jié)構(gòu)220的一些仍保留在第二區(qū)20中。在第一區(qū)10中的溝槽133的深度不等于在第二區(qū)20中的溝槽133的深度。如果偽柵極結(jié)構(gòu)220的一些仍保留在第二區(qū)20中，則不利于填充隨后形成的實(shí)際柵極介電層和實(shí)際柵電極層。
[0104]應(yīng)當(dāng)注意，與上述實(shí)施例相反，第一鰭結(jié)構(gòu)I1a和第二鰭結(jié)構(gòu)I 1b之間的間隙保持在從約0.4nm至約4nm的范圍內(nèi)，從而偽柵極結(jié)構(gòu)220在第一區(qū)10中的蝕刻深度基本上等于偽柵極結(jié)構(gòu)220在第二區(qū)20中的蝕刻深度。有利于填充如圖6F所示的隨后形成的真柵極介電層(諸如)和真柵電極層(諸如柵電極層142)。
[0105]如圖6F所示，根據(jù)一些實(shí)施例，在形成溝槽133之后，將柵極介電層140和柵電極層142填充至溝槽133內(nèi)。因此獲得包括柵極介電層140和柵電極層142的柵極結(jié)構(gòu)144。
[0106]在一些實(shí)施例中，柵極介電層140由高k介電材料制成。高k介電材料可以包括氧化給、氧化錯(cuò)、氧化鋁、二氧化給-氧化鋁合金、氧化給娃、氮氧化給娃、氧化給鉭、氧化給鈦、氧化鉿鋯等。
[0107]在一些實(shí)施例中，柵電極層142由金屬材料制成。金屬材料可以包括N功函金屬或P功函金屬。N功函金屬包括鎢(W)、銅(Cu)、鈦(Ti)、銀(Ag)、鋁(Al)、鈦鋁合金(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化鉭硅(TaSiN)、猛(Mn)、鋯(Zr)或它們的組合。P功函金屬包括氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、銣(Ru)或它們的組合。
[0108]如圖6F所示，柵極結(jié)構(gòu)144橫向覆蓋在鰭結(jié)構(gòu)110的中間部分上。在柵極結(jié)構(gòu)144下形成溝道區(qū)，并且溝道區(qū)被柵極結(jié)構(gòu)144環(huán)繞。
[0109]提供用于形成鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的實(shí)施例。鰭結(jié)構(gòu)形成在具有第一區(qū)和第二區(qū)的襯底上方，以及隔離結(jié)構(gòu)形成襯底上方。第一鰭結(jié)構(gòu)形成在第一區(qū)上，以及第二鰭結(jié)構(gòu)形成在第二區(qū)上，以及第一鰭結(jié)構(gòu)的數(shù)目大于第二鰭結(jié)構(gòu)的數(shù)目。為了降低負(fù)載效應(yīng)，在第一鰭結(jié)構(gòu)和第二鰭結(jié)構(gòu)的制造期間，在第一鰭結(jié)構(gòu)、第二鰭結(jié)構(gòu)和隔離結(jié)構(gòu)上過(guò)沉積犧牲層。換句話(huà)說(shuō)，犧牲層的厚度高于正常厚度(可以為約5nm更少)。結(jié)果，第一鰭結(jié)構(gòu)具有第一高度，第二鰭結(jié)構(gòu)具有第二高度，以及第一高度和第二高度之間的間隙保持在從約0.4nm至約4nm的范圍內(nèi)。
[0110]由于減小了負(fù)載效應(yīng)，第一高度和第二高度之間的高度差也減小了。當(dāng)高度差減小時(shí)，改進(jìn)了第一鰭結(jié)構(gòu)和第二鰭結(jié)構(gòu)的高度的一致性，因此，改進(jìn)了FinFET結(jié)構(gòu)的性能。
[0111]在一些實(shí)施例中，提供了鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)。FinFET器件結(jié)構(gòu)包括襯底，以及襯底包括第一區(qū)和第二區(qū)。FinFET器件結(jié)構(gòu)包括形成在襯底上的隔離結(jié)構(gòu)和形成在第一區(qū)上的第一鰭結(jié)構(gòu)。FinFET器件結(jié)構(gòu)也包括形成在第二區(qū)上的第二鰭結(jié)構(gòu)，以及第一鰭結(jié)構(gòu)的數(shù)目大于第二鰭結(jié)構(gòu)的數(shù)目。第一鰭結(jié)構(gòu)具有從隔離結(jié)構(gòu)的頂面至第一鰭結(jié)構(gòu)的頂面測(cè)量的第一高度，第二鰭結(jié)構(gòu)具有從隔離結(jié)構(gòu)的頂面至第二鰭結(jié)構(gòu)的頂面測(cè)量的第二高度，以及第一高度和第二高度之間的間隙保持在約0.4nm至約4nm的范圍內(nèi)。
[0112]在一些實(shí)施例中，提供了鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)。FinFET器件結(jié)構(gòu)包括襯底，以及襯底包括第一區(qū)和第二區(qū)。FinFET器件結(jié)構(gòu)包括形成在第一區(qū)中的襯底上的第一鰭結(jié)構(gòu)以及形成在第二區(qū)中的襯底上的第二鰭結(jié)構(gòu)。FinFET器件還包括形成在襯底上的隔離結(jié)構(gòu)，其中隔離結(jié)構(gòu)包括位于兩個(gè)鄰近的第一鰭結(jié)構(gòu)之間的第一部分和位于兩個(gè)鄰近的第二鰭結(jié)構(gòu)之間的第二部分。第一部分的頂面和第二部分的頂面之間的間隙在約0.4nm至約4nm的范圍內(nèi)。
[0113]在一些實(shí)施例中，提供了用于形成鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的方法。該方法包括提供襯底，以及襯底具有第一區(qū)和第二區(qū)。該方法也包括分別在第一區(qū)和第二區(qū)上形成第一鰭結(jié)構(gòu)和第二鰭結(jié)構(gòu)，以及第一鰭結(jié)構(gòu)的數(shù)目大于第二鰭結(jié)構(gòu)的數(shù)目。該方法還包括，在第一鰭結(jié)構(gòu)和第二鰭結(jié)構(gòu)上形成犧牲層，以及從第一鰭結(jié)構(gòu)的頂面到犧牲層的頂面測(cè)量第一厚度，以及第一厚度在約1nm至約50nm的范圍內(nèi)，該方法包括對(duì)犧牲層實(shí)施蝕刻工藝以在襯底上形成隔離結(jié)構(gòu)，以及其中第一鰭結(jié)構(gòu)具有從隔離結(jié)構(gòu)的頂面至第一鰭結(jié)構(gòu)的頂面測(cè)量的第一高度，第二鰭結(jié)構(gòu)具有從隔離結(jié)構(gòu)的頂面至第二鰭結(jié)構(gòu)的頂面測(cè)量的第二高度，以及第一高度和第二高度之間的間隙保持在約0.4nm至約4nm的范圍內(nèi)。
[0114]上面概述了若干實(shí)施例的特征，使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的各方面。本領(lǐng)域技術(shù)人員應(yīng)該理解，他們可以容易地使用本發(fā)明作為基礎(chǔ)來(lái)設(shè)計(jì)或修改用于實(shí)施與在此所介紹實(shí)施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)勢(shì)的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應(yīng)該意識(shí)到，這種等同構(gòu)造并不背離本發(fā)明的精神和范圍，并且在不背離本發(fā)明的精神和范圍的情況下，在此他們可以做出多種變化、替換以及改變。
【主權(quán)項(xiàng)】
1.一種鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)，包括: 襯底，其中，所述襯底包括第一區(qū)和第二區(qū)； 隔離結(jié)構(gòu)，形成在所述襯底上； 第一鰭結(jié)構(gòu)，形成在所述第一區(qū)上； 第二鰭結(jié)構(gòu)，形成在所述第二區(qū)上，其中，所述第一鰭結(jié)構(gòu)的數(shù)目大于所述第二鰭結(jié)構(gòu)的數(shù)目； 其中，所述第一鰭結(jié)構(gòu)具有從所述隔離結(jié)構(gòu)的頂面至所述第一鰭結(jié)構(gòu)的頂面測(cè)得的第一高度； 所述第二鰭結(jié)構(gòu)具有從所述隔離結(jié)構(gòu)的頂面至所述第二鰭結(jié)構(gòu)的頂面測(cè)得的第二高度；以及 所述第一高度和所述第二高度之間的間隙在約0.4nm至約4nm的范圍內(nèi)。2.根據(jù)權(quán)利要求1所述的鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)，其中，所述第一鰭結(jié)構(gòu)的頂面與所述第二鰭結(jié)構(gòu)的頂面平齊。3.根據(jù)權(quán)利要求1所述的鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)，其中，所述第一高度在約10]11]1至約50111]1的范圍內(nèi)。4.根據(jù)權(quán)利要求1所述的鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)，其中，兩個(gè)相鄰的所述第一鰭結(jié)構(gòu)具有第一節(jié)距，兩個(gè)相鄰的所述第二鰭結(jié)構(gòu)具有第二節(jié)距，并且所述第二節(jié)距大于所述第一節(jié)距。5.根據(jù)權(quán)利要求1所述的鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)，其中，兩個(gè)相鄰的所述第一鰭結(jié)構(gòu)具有第一節(jié)距，兩個(gè)相鄰的所述第二鰭結(jié)構(gòu)具有第二節(jié)距，并且所述第二節(jié)距等于所述第一節(jié)距。6.根據(jù)權(quán)利要求1所述的鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)，還包括: 第一柵極結(jié)構(gòu)，形成在所述第一鰭結(jié)構(gòu)的中間部分上；以及 第二柵極結(jié)構(gòu)，形成在所述第二鰭結(jié)構(gòu)的中間部分上，其中，所述第一柵極結(jié)構(gòu)的頂面與所述第二柵極結(jié)構(gòu)的頂面平齊。7.一種鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)，包括: 襯底，其中，所述襯底包括第一區(qū)和第二區(qū)； 第一鰭結(jié)構(gòu)，形成在所述第一區(qū)中的所述襯底上； 第二鰭結(jié)構(gòu)，形成在所述第二區(qū)中的所述襯底上； 隔離結(jié)構(gòu)，形成在所述襯底上，其中，所述隔離結(jié)構(gòu)包括位于兩個(gè)鄰近的所述第一鰭結(jié)構(gòu)之間的第一部分和位于兩個(gè)鄰近的所述第二鰭結(jié)構(gòu)之間的第二部分，以及 其中，所述第一部分的頂面和所述第二部分的頂面之間的間隙在約0.4nm至約4nm的范圍內(nèi)。8.根據(jù)權(quán)利要求7所述的鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)，還包括: 柵極結(jié)構(gòu)，形成在所述第一鰭結(jié)構(gòu)和所述第二鰭結(jié)構(gòu)的中間部分上，其中，所述柵極結(jié)構(gòu)包括高k介電層和形成在所述高k介電層上的金屬柵電極層。9.一種用于形成鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的方法，包括: 提供襯底，其中，所述襯底具有第一區(qū)和第二區(qū)； 分別在所述第一區(qū)和所述第二區(qū)上形成第一鰭結(jié)構(gòu)和第二鰭結(jié)構(gòu)，其中，所述第一鰭結(jié)構(gòu)的數(shù)目大于所述第二鰭結(jié)構(gòu)的數(shù)目； 在所述第一鰭結(jié)構(gòu)和所述第二鰭結(jié)構(gòu)上形成犧牲層，其中，從所述第一鰭結(jié)構(gòu)的頂面到所述犧牲層的頂面測(cè)得第一厚度，并且所述第一厚度在約1nm至約50nm的范圍內(nèi)；以及對(duì)所述犧牲層實(shí)施蝕刻工藝以在所述襯底上形成隔離結(jié)構(gòu)， 其中，所述第一鰭結(jié)構(gòu)具有從所述隔離結(jié)構(gòu)的頂面至所述第一鰭結(jié)構(gòu)的頂面測(cè)得的第一高度， 所述第二鰭結(jié)構(gòu)具有從所述隔離結(jié)構(gòu)的頂面至所述第二鰭結(jié)構(gòu)的頂面測(cè)得的第二高度，以及 所述第一高度和所述第二高度之間的間隙在約0.4nm至約4nm的范圍內(nèi)。10.根據(jù)權(quán)利要求9所述的用于形成鰭式場(chǎng)效應(yīng)晶體管(FinFET)器件結(jié)構(gòu)的方法，其中，在所述第一區(qū)和所述第二區(qū)上分別形成所述第一鰭結(jié)構(gòu)和所述第二鰭結(jié)構(gòu)包括:在所述襯底上形成襯墊層； 在所述襯墊層上形成硬掩模層； 在所述硬掩模層上形成光刻膠層； 圖案化所述光刻膠層以形成圖案化的光刻膠層；以及 將所述圖案化的光刻膠層用作掩模來(lái)圖案化所述硬掩模層和所述襯墊層以形成所述圖案化的硬掩模層和所述圖案化的襯墊層； 將所述圖案化的硬掩模層和所述圖案化的襯墊層用作掩模來(lái)蝕刻所述襯底的一部分。
【文檔編號(hào)】H01L21/336GK106024885SQ201610168040
【公開(kāi)日】2016年10月12日
【申請(qǐng)日】2016年3月23日
【發(fā)明人】趙益承, 張家瑋, 巫柏奇, 李榮瑞
【申請(qǐng)人】臺(tái)灣積體電路制造股份有限公司