具有soi上橫向集電極的hv互補(bǔ)雙極型晶體管的制作方法
【專(zhuān)利摘要】在絕緣體上硅SOI集成電路中的互補(bǔ)高電壓雙極型晶體管(100)的所描述實(shí)例中,集電極區(qū)域(104)形成在安置于掩埋絕緣體層BOX(103)上方的外延硅層中?;鶚O區(qū)域(113)及發(fā)射極(108)安置于所述集電極區(qū)域(104)上方。通過(guò)穿過(guò)襯底的有源區(qū)域及BOX(103)將施主雜質(zhì)植入p型襯底(101)而在所述BOX(103)下方形成n型區(qū)域(106)。稍后在工藝流程中,此n型區(qū)域(106)通過(guò)經(jīng)摻雜的多晶硅插塞(110)從頂部連接且以Vcc被偏置。在此情況中,其將耗盡PNP集電極區(qū)域的橫向部分且將增加其BV。
【專(zhuān)利說(shuō)明】
具有SO I上橫向集電極的HV互補(bǔ)雙極型晶體管
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及雙極型晶體管制造,且更特定來(lái)說(shuō),本發(fā)明涉及根據(jù)絕緣體上硅(SOI)技術(shù)的具有普通襯底上的變化特性的晶體管的制造。
【背景技術(shù)】
[0002]集成電路已使用雙極結(jié)型晶體管許多年,利用其高增益特性來(lái)滿(mǎn)足高性能及高電流驅(qū)動(dòng)需求。舉例來(lái)說(shuō),雙極型晶體管尤其適合于高頻率應(yīng)用,例如在無(wú)線(xiàn)通信中。
[0003]此外,絕緣體上硅(SOI)技術(shù)提供高頻率電子裝置的重要優(yōu)點(diǎn)。如在SOI技術(shù)中為基本的,有源裝置(例如晶體管)形成在形成于絕緣體層(例如通常被稱(chēng)作掩埋氧化物(BOX)的二氧化硅層)上方的單晶硅層中。掩埋氧化物層將有源裝置與下伏襯底隔離,有效地消除到襯底的寄生非線(xiàn)性結(jié)電容且減少集電極到襯底電容。就塊體晶體管的高頻率性能受襯底電容限制來(lái)說(shuō),SOI技術(shù)提供顯著改進(jìn)。
[0004]此外,SOI裝置在高電壓應(yīng)用中是穩(wěn)健的。掩埋氧化物層有效地消除到襯底的結(jié)擊穿的任何合理的可能性。
[0005]然而,從高偏置電壓的觀點(diǎn)來(lái)看,促進(jìn)高頻率性能的那些晶體管特征傾向于削弱裝置,反之亦然。通常已通過(guò)單獨(dú)制造高電壓集成電路及高性能集成電路來(lái)解決此折衷,其中每一集成電路具有針對(duì)其特定實(shí)施而經(jīng)優(yōu)化的晶體管。這是因?yàn)樵从趯⒏唠妷貉b置及高性能裝置兩者集成在同一 SOI集成電路中的工藝復(fù)雜性增添顯著成本且施加制造良率壓力。
[0006]常規(guī)SOI雙極型晶體管經(jīng)設(shè)計(jì)為高性能裝置。然而,從擊穿電壓及性能兩者的觀點(diǎn)來(lái)看,高性能晶體管在某種程度上受其構(gòu)造限制。集電極-發(fā)射極擊穿電壓(BVCEO)取決于集電極區(qū)域的厚度及集電極區(qū)域的摻雜濃度。集電極區(qū)域的較輕摻雜及較厚集電極區(qū)域?qū)⒃龃蟠藫舸╇妷骸?br>[0007]在真實(shí)電路中,PNP的發(fā)射極及基極大約在最高電勢(shì)Vcc下被偏置(相對(duì)于接地襯底),同時(shí)集電極在Vcc與O之間切換。高B-C偏置對(duì)應(yīng)于在集電極處具有零電勢(shì)。在此條件下,接地P型襯底未耗盡集電極區(qū)域的橫向部分,且因此不能有助于增加BV。
[0008]NPN的發(fā)射極及基極大約在最低電勢(shì)GND下被偏置(相對(duì)于接地襯底),同時(shí)集電極在Vcc與O之間切換。高B-C偏置對(duì)應(yīng)于在集電極處具有VCC電勢(shì)。在此條件下,接地ρ型襯底耗盡集電極區(qū)域的橫向部分,且因此有助于增加BV。
【發(fā)明內(nèi)容】
[0009]需要一種在不降低集電極摻雜濃度或增加PNP的集電極區(qū)域厚度的情況下增加PNP BV同時(shí)在同一電路/襯底上包含高電壓NPN的方法。
[0010]在所描述的實(shí)例中,一種集成電路結(jié)構(gòu)包含NPN高電壓晶體管及PNP高電壓晶體管兩者。所述集成電路結(jié)構(gòu)包含互補(bǔ)PNP及NPN結(jié)構(gòu)。所述PNP及NPN結(jié)構(gòu)包含SOI半導(dǎo)體結(jié)構(gòu)。所述SOI半導(dǎo)體結(jié)構(gòu)包含:ρ型區(qū)域;有源PNP及NPN裝置區(qū)域;及位于其間、接觸并將所述ρ型區(qū)域與所述有源PNP及NPN區(qū)域電隔離的掩埋絕緣體層BOX。使用單晶硅實(shí)施p型區(qū)域以及有源裝置PNP及NPN區(qū)域兩者。n型區(qū)域包含于PNP晶體管的掩埋絕緣體層BOX的下方,這通過(guò)穿過(guò)SOI晶片的有源裝置區(qū)域及BOX將施主雜質(zhì)植入p型區(qū)域來(lái)進(jìn)行。
[0011]在其它所描述的實(shí)例中,一種集成電路結(jié)構(gòu)包含NPN高電壓晶體管及PNP高電壓晶體管兩者。所述集成電路結(jié)構(gòu)包含互補(bǔ)PNP及NPN結(jié)構(gòu)。所述PNP及NPN結(jié)構(gòu)包含SOI半導(dǎo)體結(jié)構(gòu)。所述SOI半導(dǎo)體結(jié)構(gòu)包含:n型區(qū)域;有源PNP及NPN裝置區(qū)域;及位于其間、接觸并將所述 n型區(qū)域與所述有源PNP及NPN裝置區(qū)域電隔離的掩埋絕緣體層BOX。使用單晶硅實(shí)施n型區(qū)域以及有源PNP及NPN裝置區(qū)域兩者。n型區(qū)域包含于PNP晶體管的掩埋絕緣體層BOX的下方, 這通過(guò)穿過(guò)SOI晶片的有源裝置區(qū)域及BOX將施主原子植入n型區(qū)域來(lái)進(jìn)行。p型區(qū)域包含于 NPN晶體管的掩埋絕緣體層BOX的下方,這通過(guò)穿過(guò)SOI晶片的有源裝置區(qū)域及BOX將受主雜質(zhì)植入n型區(qū)域來(lái)進(jìn)行?!靖綀D說(shuō)明】
[0012]圖1是實(shí)例實(shí)施例的橫截面圖。[〇〇13]圖1A說(shuō)明詳細(xì)描述NPN晶體管的圖1的放大部分。
[0014]圖1B說(shuō)明詳細(xì)描述PNP晶體管的圖1的放大部分。[〇〇15]圖2是另一實(shí)例實(shí)施例的橫截面圖。[〇〇16]圖2A說(shuō)明詳細(xì)描述NPN晶體管的圖2的放大部分。[〇〇17 ]圖2B說(shuō)明詳細(xì)描述PNP晶體管的圖2的放大部分。[0〇18]圖3是BVcer對(duì)不具有降低表面電場(chǎng)(resurf)的結(jié)構(gòu)及包含降低表面電場(chǎng)的結(jié)構(gòu)的經(jīng)計(jì)算的相依性的圖?!揪唧w實(shí)施方式】[〇〇19]在圖1、1A及1B中所展示的實(shí)例中,互補(bǔ)PNP 100及NPN 200結(jié)構(gòu)包含S0I半導(dǎo)體結(jié)構(gòu),其具有:P型區(qū)域101;相應(yīng)有源裝置區(qū)域104及204;及位于其間、接觸并將p型區(qū)域101與有源裝置區(qū)域104及204電隔離的掩埋絕緣體層(BOX) 103。有源裝置區(qū)域104及204的初始摻雜水平可為n型、?lel4 l/cm3。在此實(shí)例中,使用單晶硅實(shí)施p型區(qū)域101及有源裝置區(qū)域 104及204。為形成具有較高PNP BV的結(jié)構(gòu),將n型區(qū)域106包含于PNP晶體管100的掩埋絕緣體層(BOX)下方,這通過(guò)穿過(guò)S0I晶片的有源裝置區(qū)域及BOX 103(總共1.5到2um)將具有約 lel3到lel4 l/cm2的劑量的施主雜質(zhì)植入p型區(qū)域101中來(lái)進(jìn)行。稍后在此工藝流程中,此n 型區(qū)域106及p型區(qū)域101通過(guò)經(jīng)摻雜的多晶硅插塞從頂部連接且分別以Vcc及GND被偏置。 因?yàn)橐r底為P型材料,所以可將GND施加到p型區(qū)域101或頂部觸點(diǎn)GND。在此情況中,其將耗盡PNP集電極區(qū)域及NPN集電極區(qū)域兩者的橫向部分且將增加其BV。
[0020]以下描述提供具有較高BV(圖1B)的PNP晶體管100的結(jié)構(gòu)。[〇〇21]首先,如所描述及圖1、1A及1B中展示那樣提供S0I晶片。[〇〇22]接下來(lái),完成第一遮蔽及植入步驟以在PNP區(qū)域中的BOX 103下方形成經(jīng)高度(?lel7 l/cm3)摻雜的n型層106。經(jīng)高度摻雜的n型層106位于PNP區(qū)域的垂直下方且朝向n型多晶娃插塞110延伸且親合到所述插塞。
[0023]在墊氧化之后氮化物沉積之前執(zhí)行第二遮蔽及植入步驟以形成有源裝置區(qū)域104中的3e 14到3e 16之間的均勻集電極摻雜。
[0024]完成第三遮蔽及蝕刻步驟以提供硬掩模用于在有源裝置區(qū)域104中界定絕緣體層STI 105且用于在有源裝置區(qū)域104中沉積絕緣體層STI 105。
[0025]形成深溝槽109以圍繞PNP晶體管100及η型多晶硅插塞110。所述溝槽從裸片的頂部延伸到BOX 103的底部,且η型多晶硅插塞從裸片的頂部延伸到BOX 103且穿過(guò)BOX 103延伸到BOX 103下方的經(jīng)高度摻雜的ρ型層106中。η型多晶硅插塞接觸BOX 103下方的經(jīng)植入的η型層且延伸到裸片的頂部從而提供到經(jīng)植入的η型層的頂部觸點(diǎn)。
[0026]在有源裝置區(qū)域104的頂部上沉積、界定且使用具有相反導(dǎo)電類(lèi)型的雜質(zhì)摻雜基極外延半導(dǎo)體層113,其中基極觸點(diǎn)111親合到基極外延半導(dǎo)體層113。
[0027]且最后,發(fā)射極區(qū)域108覆蓋基極外延半導(dǎo)體層113的一部分。發(fā)射極區(qū)域108使用與有源裝置區(qū)域104相同的導(dǎo)電類(lèi)型高度摻雜。
[0028]以下描述提供具有圖1A中的高BV的NPN晶體管200的結(jié)構(gòu)。
[0029]首先,如所描述及在圖1、1Α及IB中展示那樣提供SOI晶片。
[0030]在墊氧化之后氮化物沉積之前執(zhí)行第一遮蔽及植入步驟以形成有源裝置區(qū)域204中的介于3e 14到3e 16/cm3之間的均勾集電極摻雜。
[0031]完成第二遮蔽及蝕刻步驟以提供硬掩模用于在有源裝置區(qū)域204中界定絕緣體層STI 105且用于在有源裝置區(qū)域204中沉積絕緣體層STI 105。
[0032]深溝槽109經(jīng)形成以圍繞NPN200晶體管及ρ型多晶硅插塞210。溝槽從裸片的頂部延伸到BOX 103的底部,且ρ型多晶硅插塞從裸片的頂部延伸到BOX 103且穿過(guò)BOX 103延伸至IjBOX 103下方的ρ型層101中。ρ型多晶硅插塞接觸BOX 103下方的ρ型層且延伸到裸片的頂部從而提供到P型層101的頂部觸點(diǎn)。
[0033]在有源裝置區(qū)域204的頂部上沉積、界定且使用具有相反導(dǎo)電類(lèi)型的雜質(zhì)摻雜基極外延半導(dǎo)體層213,其中基極觸點(diǎn)211耦合到基極外延半導(dǎo)體層213。
[0034]且最后,發(fā)射極區(qū)域208覆蓋基極外延半導(dǎo)體層213的一部分。發(fā)射極區(qū)域208使用與第一外延層204相同的導(dǎo)電類(lèi)型高度摻雜。
[0035]用于NPN及PNP的基極外延半導(dǎo)體可為SiGe或硅。也可在兩個(gè)操作中沉積基極外延半導(dǎo)體,一者用于NPN且一者用于PNP。
[0036]在圖2、2Α及2Β中所展示的另一實(shí)例中,互補(bǔ)PNP 300及NPN 400結(jié)構(gòu)包含SOI半導(dǎo)體結(jié)構(gòu),其具有:η型區(qū)域301;相應(yīng)有源裝置區(qū)域104及204;及位于其間、接觸并將η型區(qū)域301與有源裝置區(qū)域104及204電隔離的掩埋絕緣體層(BOX) 103。有源裝置區(qū)域104及204的初始摻雜水平可為η型、?lel4 l/cm3。在此實(shí)例中,使用單晶硅實(shí)施η型區(qū)域301及有源裝置區(qū)域104及204。為形成具有較高PNP BV的結(jié)構(gòu),η型區(qū)域106包含于PNP 300晶體管的掩埋絕緣體層(Β0Χ)103下方,這通過(guò)穿過(guò)SOI晶片的有源裝置區(qū)域及BOX 103(總共1.5到2um)將約2el5到lel7的施主雜質(zhì)植入η型區(qū)域301中來(lái)進(jìn)行。此外,產(chǎn)生較高NPN 400BV的結(jié)構(gòu)包含位于NPN晶體管的掩埋絕緣體層(Β0Χ)103下方的ρ型區(qū)域406,這通過(guò)穿過(guò)SOI晶片的有源裝置區(qū)域204及BOX 103(總共1.5到2um)將約2el5到lel7的受主雜質(zhì)植入η型區(qū)域301中來(lái)進(jìn)行。稍后在此工藝流程中,η型區(qū)域106及ρ型區(qū)域406通過(guò)經(jīng)摻雜的多晶硅插塞從頂部連接且分別在Vcc及GND處偏置。因?yàn)橐r底為η型材料,所以可將Vcc施加到η型區(qū)域301或頂部觸點(diǎn)Vcc ο在此情況中,其將耗盡PNP集電極區(qū)域及NPN集電極區(qū)域兩者的橫向部分且將增加其BV〇[〇〇37]以下描述提供具有圖2B中的較高BV的NPN晶體管300的結(jié)構(gòu)。[〇〇38]首先,如所描述及在圖2、2A及2B中展示那樣提供SOI晶片。[〇〇39] 接下來(lái),完成第一遮蔽及植入步驟以在PNP區(qū)域中的BOX 103下方形成經(jīng)高度(? lel7 l/cm3)摻雜的n型層106。經(jīng)高度摻雜的n型層106位于PNP區(qū)域的垂直下方且延伸朝向 n型多晶娃插塞110且親合到所述插塞。
[0040]在墊氧化之后氮化物沉積之前執(zhí)行第二新遮蔽及植入步驟以形成有源裝置區(qū)域 104中的3e 14到3e 16之間的均勻集電極摻雜。[〇〇41]完成第三遮蔽及蝕刻步驟以提供硬掩模用于在有源裝置區(qū)域104中界定淺溝槽絕緣層STI 105且用于在有源裝置區(qū)域104中沉積淺溝槽絕緣層STI 105。[〇〇42]深溝槽109經(jīng)形成以圍繞PNP晶體管300及n型多晶硅插塞110。溝槽從裸片的頂部延伸到BOX 103的底部,且n型多晶硅插塞110從裸片的頂部延伸到BOX 103且穿過(guò)BOX 103 延伸到BOX 103下方的經(jīng)高度摻雜的n型層106中。n型多晶硅插塞110接觸BOX 103下方的經(jīng)植入的n型層且延伸到裸片的頂部從而提供到經(jīng)植入的n型層106的頂部觸點(diǎn)。
[0043]在有源裝置區(qū)域104的頂部上沉積、界定及且使用具有相反導(dǎo)電類(lèi)型的雜質(zhì)摻雜基極外延半導(dǎo)體層113,其中基極觸點(diǎn)111親合到基極外延半導(dǎo)體層113。
[0044]且最后,發(fā)射極區(qū)域108覆蓋基極外延半導(dǎo)體層113的一部分。發(fā)射極區(qū)域108使用與第一外延層104相同的導(dǎo)電類(lèi)型高度摻雜。[〇〇45]以下描述提供具有圖1B中的高BV的NPN晶體管400的結(jié)構(gòu)。[〇〇46]首先,如所描述及在圖2、2A及2B中展示那樣提供S0I晶片。[〇〇47] 接下來(lái),完成第一遮蔽及植入步驟以在NPN區(qū)域中的BOX 103下方形成經(jīng)高度(? lel7 l/cm3)摻雜的p型層406。經(jīng)高度摻雜的p型層106位于NPN區(qū)域的垂直下方且延伸朝向 P型多晶娃插塞210且親合到所述插塞。
[0048]在墊氧化之后氮化物沉積之前執(zhí)行第二新遮蔽及植入步驟以形成有源裝置區(qū)域 204中的3el4到3el6 l/cm3之間的均勻集電極摻雜。[〇〇49]完成第三遮蔽及蝕刻步驟以提供硬掩模用于在有源裝置區(qū)域204中界定絕緣體層 STI 105且用于在有源裝置區(qū)域204中沉積絕緣體層STI 105。
[0050]深溝槽109經(jīng)形成以圍繞NPN晶體管400及p型多晶硅插塞210。溝槽從裸片的頂部延伸到BOX 103的底部,且p型多晶硅插塞210從裸片的頂部延伸到BOX 103且穿過(guò)BOX 103 延伸到BOX 103下方的經(jīng)高度摻雜的p型層406中。p型多晶硅插塞210接觸BOX 103下方的經(jīng)植入的P型層406且延伸到裸片的頂部從而提供到經(jīng)植入的p型層406的頂部觸點(diǎn)。[〇〇51]在有源裝置區(qū)域204的頂部上沉積、界定且使用具有相反導(dǎo)電類(lèi)型的雜質(zhì)摻雜基極外延半導(dǎo)體層213,其中基極觸點(diǎn)211耦合到基極外延半導(dǎo)體層213。[〇〇52]且最后,發(fā)射極區(qū)域208覆蓋基極外延半導(dǎo)體層213的一部分。發(fā)射極區(qū)域108使用與第一外延層204相同的導(dǎo)電類(lèi)型高度摻雜。[〇〇53]用于NPN及PNP的基極外延半導(dǎo)體可為SiGe或硅。也可在兩個(gè)操作中沉積基極外延半導(dǎo)體,一者用于NPN且一者用于PNP。[〇〇54]圖3展示BVcer fT對(duì)降低表面電場(chǎng)n型層的相依性。針對(duì)具有橫向集電極的PNP在具有降低表面電場(chǎng)N型層的情況下(菱形)及不具有降低表面電場(chǎng)N型層的情況下(三角形)計(jì)算BVcer的相依性(實(shí)線(xiàn))及在Vce= 1V下的fTpeak(虛線(xiàn))。在不具有N型區(qū)域的情況下,PNPBV在?38V下飽和。通過(guò)比較,在具有N區(qū)域的情況下,PNP BV在100V以上飽和。
[0055]在所描述的實(shí)例中修改是可能的,且在權(quán)利要求書(shū)范圍內(nèi)的其它實(shí)施例是可能的。
【主權(quán)項(xiàng)】
1.一種集成電路結(jié)構(gòu),其包含NPN高電壓晶體管及PNP高電壓晶體管兩者,所述集成電 路結(jié)構(gòu)包括:互補(bǔ)PNP及NPN結(jié)構(gòu);其中所述PNP及NPN結(jié)構(gòu)包含SOI半導(dǎo)體結(jié)構(gòu),其包含:p型區(qū)域;有 源PNP及NPN裝置區(qū)域;及位于其間、接觸并將p型區(qū)域與所述有源PNP及NPN區(qū)域電隔離的掩 埋絕緣體層BOX;其中:使用單晶硅實(shí)施所述P型區(qū)域以及所述有源裝置PNP及NPN區(qū)域兩者;且n型區(qū)域 包含于所述PNP晶體管的所述掩埋絕緣體層BOX的下方,這通過(guò)穿過(guò)所述SOI晶片的所述有 源裝置區(qū)域及BOX將施主雜質(zhì)植入所述p型區(qū)域來(lái)進(jìn)行。2.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu),其中所述PNP晶體管通過(guò)以下步驟形成,所述步驟包含:第一遮蔽及植入,其用以將高度摻雜的n型層植入PNP區(qū)域中的BOX下方,其中所述高度 摻雜的n型層垂直位于所述PNP區(qū)域的下方且朝向n型多晶硅插塞延伸,其中其耦合到所述 插塞;第二遮蔽及植入,其在墊氧化之后氮化物沉積之前執(zhí)行以形成所述有源裝置區(qū)域中的 均勻集電極摻雜水平;第三遮蔽及蝕刻,其用以提供硬掩模用于界定用于在所述有源裝置區(qū)域中沉積淺溝槽 絕緣層STI的區(qū)域;形成深溝槽以圍繞所述PNP晶體管及所述n型多晶硅插塞,其中所述溝槽從裸片的頂部 延伸到所述BOX的底部,且所述n型多晶硅插塞從所述裸片的頂部延伸到所述BOX且穿過(guò)所 述BOX延伸到所述BOX下方的所述高度摻雜的n型層中,其中所述n型多晶硅插塞接觸所述 BOX下方的所述經(jīng)植入的n型層且延伸到所述裸片的頂部從而提供到所述經(jīng)摻雜的n型層的 頂部觸點(diǎn);在所述有源裝置區(qū)域的頂部上沉積、界定且使用具有相反導(dǎo)電類(lèi)型的雜質(zhì)摻雜基極外 延半導(dǎo)體層,其中基極觸點(diǎn)耦合到所述基極外延半導(dǎo)體層;以及使用發(fā)射極區(qū)域覆蓋所述基極外延半導(dǎo)體層的一部分,其中所述發(fā)射極區(qū)域使用與所 述有源裝置區(qū)域相同的導(dǎo)電類(lèi)型高度摻雜。3.根據(jù)權(quán)利要求2所述的集成電路結(jié)構(gòu),其中植入于所述PNP區(qū)域中的所述BOX下方的 所述高度摻雜的n型層具有約lel7的摻雜水平。4.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu),其中使用介于3el4到3el6之間的均勻施主集 電極摻雜來(lái)植入位于所述BOX層頂部上的所述有源裝置區(qū)域。5.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu),其中植入于所述PNP區(qū)域中的所述BOX下方的 所述高度摻雜的n型層經(jīng)植入到所述BOX下方1.5微米到2.0微米的深度。6.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu),其中所述NPN晶體管通過(guò)以下步驟形成,所述步驟包含:遮蔽及沉積,其用以提供P型多晶硅插塞;第二遮蔽及植入,其在墊氧化之后氮化物沉積之前執(zhí)行以形成所述有源裝置區(qū)域中的 均勻集電極摻雜水平;第三遮蔽及蝕刻,其用以提供硬掩模用于界定用于在所述有源裝置區(qū)域中沉積淺溝槽 絕緣層STI的區(qū)域; 形成深溝槽以圍繞所述NPN晶體管及所述ρ型多晶硅插塞,其中所述溝槽從所述裸片的頂部延伸到所述BOX的底部,且所述ρ型多晶硅插塞從所述裸片的頂部延伸到所述BOX且穿過(guò)所述BOX,延伸到所述BOX下方的所述ρ型層中,其中所述ρ型多晶娃插塞接觸所述BOX下方的所述P型層且延伸到裸片的頂部從而提供到所述P型層的頂部觸點(diǎn); 在所述有源裝置區(qū)域的頂部上沉積、界定且使用具有相反導(dǎo)電類(lèi)型的雜質(zhì)摻雜基極外延半導(dǎo)體層,其中基極觸點(diǎn)耦合到所述基極外延半導(dǎo)體層;以及 使用發(fā)射極區(qū)域覆蓋所述基極外延半導(dǎo)體層的一部分,其中所述發(fā)射極區(qū)域使用與所述有源裝置區(qū)域相同的導(dǎo)電類(lèi)型高度摻雜。7.根據(jù)權(quán)利要求6所述的集成電路結(jié)構(gòu),其中使用介于3el4到3el6之間的均勻施主集電極摻雜來(lái)植入位于所述BOX層頂部上的所述有源裝置區(qū)域。8.根據(jù)權(quán)利要求1所述的集成電路結(jié)構(gòu),其中包含于所述PNP的所述掩埋絕緣體層BOX下方的η型區(qū)域及位于所述NPN下方的所述ρ型區(qū)域通過(guò)經(jīng)摻雜的多晶硅插塞連接所述晶片的頂部且分別以Vcc及GND被偏置,用于耗盡所述PNP集電極區(qū)域及所述NPN集電極區(qū)域兩者的橫向部分且增加其BV。9.一種集成電路結(jié)構(gòu),其包含NPN高電壓晶體管及PNP高電壓晶體管兩者,所述集成電路結(jié)構(gòu)包括: 互補(bǔ)PNP及NPN結(jié)構(gòu);其中所述PNP及NPN結(jié)構(gòu)包含SOI半導(dǎo)體結(jié)構(gòu),其包含:η型區(qū)域;有源PNP及NPN裝置區(qū)域;及位于其間、接觸并將所述η型區(qū)域與所述有源PNP及NPN區(qū)域電隔離的掩埋絕緣體層BOX; 其中:使用單晶硅實(shí)施所述η型區(qū)域以及所述有源PNP及NPN裝置區(qū)域兩者;且η型區(qū)域包含于所述PNP晶體管的所述掩埋絕緣體層BOX的下方,這通過(guò)穿過(guò)所述SOI晶片的所述有源裝置區(qū)域及BOX將施主原子植入所述η型區(qū)域來(lái)進(jìn)行;且ρ型區(qū)域包含于所述NPN晶體管的所述掩埋絕緣體層BOX的下方,這通過(guò)穿過(guò)所述SOI晶片的所述有源裝置區(qū)域及BOX將受主雜質(zhì)植入η型區(qū)域來(lái)進(jìn)行。10.根據(jù)權(quán)利要求9所述的集成電路結(jié)構(gòu),其中所述PNP晶體管通過(guò)以下步驟形成, 所述步驟包含: 第一遮蔽及植入,其用以將高度摻雜的η型層植入PNP區(qū)域中的BOX下方,其中所述高度摻雜的η型層垂直位于所述PNP區(qū)域下方且朝向η型多晶硅插塞延伸,其中其耦合到所述插塞; 第二遮蔽及植入,其在墊氧化之后氮化物沉積之前執(zhí)行以形成所述有源裝置區(qū)域中的均勻集電極摻雜水平; 第三遮蔽及蝕刻,其用以提供硬掩模用于界定用于在所述有源裝置區(qū)域中沉積淺溝槽絕緣層STI的區(qū)域; 形成深溝槽以圍繞所述NPN晶體管及所述η型多晶硅插塞,其中所述溝槽從所述裸片的頂部延伸到所述BOX的底部,且所述η型多晶硅插塞從所述裸片的頂部延伸到所述BOX且穿過(guò)所述BOX延伸到所述BOX下方的所述高度摻雜的η型層中,其中所述η型多晶硅插塞接觸所述BOX下方的所述經(jīng)植入的η型層且延伸到裸片的頂部從而提供到所述經(jīng)摻雜的η型層的頂部觸點(diǎn); 在所述有源裝置區(qū)域的頂部上沉積、界定且使用具有相反導(dǎo)電類(lèi)型的雜質(zhì)摻雜基極外延半導(dǎo)體層,其中基極觸點(diǎn)耦合到所述基極外延半導(dǎo)體層;以及使用發(fā)射極區(qū)域覆蓋所述基極外延半導(dǎo)體層的一部分,其中所述發(fā)射極區(qū)域使用與所 述有源裝置區(qū)域相同的導(dǎo)電類(lèi)型高度摻雜。11.根據(jù)權(quán)利要求10所述的集成電路結(jié)構(gòu),其中植入于所述PNP區(qū)域中的所述BOX下方 的所述高度摻雜的n型層具有約lel7的摻雜水平。12.根據(jù)權(quán)利要求9所述的集成電路結(jié)構(gòu),其中使用介于3e 14到3e 16之間的均勻受主集 電極摻雜來(lái)植入位于所述BOX層頂部上的所述有源裝置區(qū)域。13.根據(jù)權(quán)利要求9所述的集成電路結(jié)構(gòu),其中植入于所述PNP區(qū)域中的所述BOX下方的 所述高度摻雜的n型層經(jīng)植入到所述BOX下方1.5微米到2.0微米的深度。14.根據(jù)權(quán)利要求9所述的集成電路結(jié)構(gòu),其中所述NPN晶體管通過(guò)以下步驟形成,所述步驟包含:第一遮蔽及植入,其以將高度摻雜的P型層植入NPN區(qū)域中的BOX下方,其中所述高度摻 雜的P型層垂直位于所述NPN區(qū)域的下方且朝向p型多晶硅插塞延伸,其中其耦合到所述插 塞;第二遮蔽及植入,其在墊氧化之后氮化物沉積之前執(zhí)行以形成所述有源裝置區(qū)域中的 均勻集電極摻雜水平;第三遮蔽及蝕刻,其以提供硬掩模用于界定用于在所述有源裝置區(qū)域中沉積淺溝槽絕 緣層STI的區(qū)域;形成深溝槽以圍繞所述NPN晶體管及所述p型多晶硅插塞,其中所述溝槽從所述裸片的 頂部延伸到所述BOX的底部,且所述p型多晶硅插塞從所述裸片的頂部延伸到所述BOX且穿 過(guò)所述BOX延伸到所述BOX下方的所述p型層中,其中所述p型多晶娃插塞接觸所述BOX下方 的所述P型層且延伸到裸片的頂部從而提供到所述P型層的頂部觸點(diǎn);在所述有源裝置區(qū)域的頂部上沉積、界定且使用具有相反導(dǎo)電類(lèi)型的雜質(zhì)摻雜基極外 延半導(dǎo)體層,其中基極觸點(diǎn)耦合到所述基極外延半導(dǎo)體層;以及使用發(fā)射極區(qū)域覆蓋所述基極外延半導(dǎo)體層的一部分,其中所述發(fā)射極區(qū)域使用與所 述有源裝置區(qū)域相同的導(dǎo)電類(lèi)型高度摻雜。15.根據(jù)權(quán)利要求14所述的集成電路結(jié)構(gòu),其中使用介于3el4到3el6之間的均勻施主 集電極摻雜來(lái)植入位于所述BOX層頂部上的所述有源裝置區(qū)域。16.根據(jù)權(quán)利要求14所述的集成電路結(jié)構(gòu),其中植入于所述NPN區(qū)域中的所述BOX下方 的所述高度摻雜的P型層具有約lel7的摻雜水平。17.根據(jù)權(quán)利要求14所述的集成電路結(jié)構(gòu),其中植入于所述PNP區(qū)域中的所述BOX下方 的所述高度摻雜的n型層經(jīng)植入到所述BOX下方1.5微米到2.0微米的深度。18.根據(jù)權(quán)利要求9所述的集成電路結(jié)構(gòu),其中包含于所述PNP的所述掩埋絕緣體層BOX 下方的n型區(qū)域及包含于所述NPN下方的所述p型區(qū)域通過(guò)經(jīng)摻雜的多晶硅插塞連接所述晶 片的頂部且分別以Vcc及GND被偏置,用于耗盡所述PNP集電極區(qū)域及所述NPN集電極區(qū)域兩 者的橫向部分且增加其BV。
【文檔編號(hào)】H01L27/102GK106030799SQ201580010179
【公開(kāi)日】2016年10月12日
【申請(qǐng)日】2015年3月19日
【發(fā)明人】阿列克謝·薩多夫尼科夫, 杰弗里·A·巴布科克
【申請(qǐng)人】德州儀器公司