用于基于鰭狀物的nmos晶體管的高移動(dòng)性應(yīng)變溝道的制作方法
【專(zhuān)利摘要】公開(kāi)了用于將高移動(dòng)性應(yīng)變溝道并入到基于鰭狀物的NMOS晶體管(例如，諸如雙柵極、三柵極等的FinFET)內(nèi)的技術(shù)，其中，將應(yīng)力材料包覆到鰭狀物的溝道區(qū)域上。在一個(gè)示例實(shí)施例中，將鍺或硅鍺膜包覆到硅鰭狀物上，以便于提供鰭狀物的核心中的期望的拉伸應(yīng)變，雖然可以使用其它鰭狀物和包覆材料。技術(shù)與典型的過(guò)程流程兼容，并且包覆沉積可以出現(xiàn)在典型過(guò)程流程內(nèi)的多個(gè)位置處，在各種實(shí)施例中，可以形成具有最小寬度(或隨后減薄)的鰭狀物，以便于提高晶體管性能。在一些實(shí)施例中，減薄的鰭狀物也增加了跨包覆膜的整個(gè)核心的拉伸應(yīng)變。在一些情況下，可以通過(guò)添加嵌入式硅(Si)外延源極和漏極來(lái)進(jìn)一步增強(qiáng)核心中的應(yīng)變。
【專(zhuān)利說(shuō)明】用于基于鰭狀物的NMOS晶體管的高移動(dòng)性應(yīng)變溝道
【背景技術(shù)】
[0001]襯底上的電路器件(包括晶體管、二極管、電阻器、電容器、以及在半導(dǎo)體襯底上形 成的其它無(wú)源和有源電子器件）的性能和產(chǎn)量的提高典型地是在那些器件的設(shè)計(jì)、制造、以 及操作期間所考慮的主要因素。例如，在金屬-氧化物-半導(dǎo)體(M0S)晶體管半導(dǎo)體器件的設(shè) 計(jì)和制造或形成（例如，在互補(bǔ)型金屬-氧化物-半導(dǎo)體(CMOS)器件中所使用的那些）期間， 常常期望增加N型M0S器件（NM0S)溝道中的電子（載流子）的運(yùn)動(dòng)，并且增加P型M0S器件 (PM0S)溝道中的帶正電的空穴(載流子)的運(yùn)動(dòng)。鰭式晶體管構(gòu)造包括在半導(dǎo)體材料的薄帶 (通常被稱(chēng)為鰭狀物)周?chē)鷺?gòu)建的晶體管。晶體管包括標(biāo)準(zhǔn)場(chǎng)效應(yīng)晶體管(FET)節(jié)點(diǎn)，包括柵 極、柵極電介質(zhì)、源極區(qū)、以及漏極區(qū)。器件的導(dǎo)電溝道有效地存在于鰭狀物的外側(cè)上、柵極 電介質(zhì)下方。具體地，電流沿著鰭狀物的兩個(gè)側(cè)壁(大體上垂直于襯底表面的側(cè))/在鰭狀物 的兩個(gè)側(cè)壁內(nèi)以及沿著鰭狀物的頂部(大體上平行于襯底表面的側(cè))流動(dòng)。由于這樣的構(gòu)造 的導(dǎo)電溝道實(shí)質(zhì)上沿著鰭狀物的三個(gè)不同的外部、平面區(qū)存在，所以這樣的構(gòu)造被稱(chēng)為 FinFET和三柵極晶體管。還可以使用其它類(lèi)型的鰭式構(gòu)造，例如所謂的雙柵極FinFET，其中 導(dǎo)電溝道主要只沿著鰭狀物的兩個(gè)側(cè)壁(并且不是例如沿著鰭狀物的頂部)存在。
【附圖說(shuō)明】
[0002] 圖1示出了根據(jù)本公開(kāi)內(nèi)容的一個(gè)或多個(gè)實(shí)施例的形成(多個(gè))匪0S鰭式晶體管器 件的方法，該方法包括包覆鰭狀物的溝道區(qū)。
[0003] 圖2示出了根據(jù)實(shí)施例的在（110)取向晶片上執(zhí)行溝槽蝕刻之后的包括鰭狀物的 半導(dǎo)體襯底的透視圖。
[0004] 圖3示出了根據(jù)實(shí)施例的在將絕緣體材料沉積在溝槽中并且蝕刻絕緣體材料以使 其凹進(jìn)到鰭狀物的水平面下方之后的圖2的鰭狀物結(jié)構(gòu)的透視圖。
[0005] 圖4示出了根據(jù)實(shí)施例的在鰭狀物上形成虛設(shè)柵極之后的包括相同虛設(shè)柵極的圖 3的結(jié)構(gòu)的透視圖。
[0006] 圖5示出了根據(jù)實(shí)施例的在沉積絕緣體層并且將絕緣體層拋光到虛設(shè)柵極的頂部 之后的包括相同絕緣體層的圖4的結(jié)構(gòu)的透視圖。
[0007] 圖6示出了根據(jù)實(shí)施例的在去除虛設(shè)柵極以重新暴露鰭狀物的溝道區(qū)之后的圖5 的結(jié)構(gòu)的透視圖。
[0008] 圖7從圖6繼續(xù)并且示出了根據(jù)實(shí)施例的在對(duì)鰭狀物執(zhí)行可選的凹進(jìn)蝕刻之后的 襯底的橫截面的透視圖。
[0009] 圖8從圖7繼續(xù)并且示出了根據(jù)實(shí)施例的在將包覆層沉積在鰭狀物上的溝道區(qū)中 之后的產(chǎn)生的結(jié)構(gòu)。
[0010] 圖9示出了根據(jù)實(shí)施例的圖8的結(jié)構(gòu)的簡(jiǎn)化表示和在鰭狀物中由壓縮包覆引起的 由此產(chǎn)生的垂直拉伸應(yīng)變。
[0011] 圖10示出了根據(jù)實(shí)施例的在進(jìn)行附加的處理以形成半導(dǎo)體器件之后（例如，在完 成置換柵極過(guò)程和源極/漏極形成之后）的圖6和7的結(jié)構(gòu)的透視圖。
[0012]圖11示出了利用根據(jù)本公開(kāi)內(nèi)容的一個(gè)或多個(gè)實(shí)施例配置的一個(gè)或多個(gè)半導(dǎo)體 器件(例如，晶體管)而實(shí)現(xiàn)的計(jì)算系統(tǒng)。
【具體實(shí)施方式】
[0013]公開(kāi)了用于將高移動(dòng)性應(yīng)變溝道并入到基于鰭狀物的匪〇s晶體管(例如，諸如雙 柵極、三柵極等的FinFET)內(nèi)的技術(shù)，其中，將應(yīng)力材料包覆到鰭狀物的溝道區(qū)域上。在一個(gè) 示例性實(shí)施例中，將鍺(Ge)或硅鍺(SiGe)膜包覆到硅鰭狀物上，以便于提供鰭狀物的核心 中的期望的拉伸應(yīng)變，雖然可以使用其它鰭狀物和包覆材料。技術(shù)與典型的過(guò)程流程兼容， 并且包覆沉積可以出現(xiàn)在典型過(guò)程流程內(nèi)的多個(gè)位置處。在各種實(shí)施例中，可以形成具有 最小寬度(或隨后減薄）的鰭狀物，以便于提高晶體管性能。在一些實(shí)施例中，減薄的鰭狀物 也增加了跨包覆膜的整個(gè)核心的拉伸應(yīng)變。在一些情況下，可以通過(guò)添加嵌入式硅(Si)外 延源極和漏極來(lái)進(jìn)一步增強(qiáng)核心中的應(yīng)變。
[0014] 總體概述
[0015]存在與制造FinFET相關(guān)聯(lián)的多個(gè)重要的問(wèn)題。例如，在溝道區(qū)之上使用應(yīng)變Ge或 SiGe包覆層來(lái)設(shè)計(jì)高移動(dòng)性的PM0S溝道。然而，典型的過(guò)程流程通常包括集成方案(例如， 光刻法）、或沉積后蝕刻，這會(huì)防止Ge或SiGe層在鰭狀物的NM0S區(qū)上形成。對(duì)此的原因可以 通過(guò)比較PM0S與NM0S器件之間的載流子性能來(lái)理解。在PM0S器件的背景下，載流子(帶正電 的空穴)傾向于主要在溝道的表面處(例如，緊靠柵極氧化物層)存在并傳導(dǎo)。當(dāng)壓縮包覆層 (例如，Ge或SiGe)被施加到溝道時(shí)，由于應(yīng)變狀態(tài)而使包覆層提供具有增強(qiáng)的載流子移動(dòng) 性的傳輸。在匪0S器件的背景下，載流子(例如，電子)傾向于有利于Si層并且在Si區(qū)（例如， 鰭狀物的核心）內(nèi)傳導(dǎo)。由于這個(gè)原因，在沒(méi)有進(jìn)一步考慮的情況下將壓縮包覆層施加到 匪0S器件可以由于鰭狀物的Si核心中的拉伸應(yīng)變而提供可忽略的移動(dòng)性增強(qiáng)。然而，并且 如鑒于本公開(kāi)內(nèi)容將意識(shí)到的，為了調(diào)節(jié)NM0S器件中的載流子移動(dòng)性以可測(cè)量地或以其它 的方式有利地增強(qiáng)移動(dòng)性包括不只是對(duì)應(yīng)變還有對(duì)溝道寬度、成分、以及襯底（晶體)取向 的考慮。
[0016] 因此，并且根據(jù)本公開(kāi)內(nèi)容的實(shí)施例，通過(guò)將SiGe或Ge包覆層沉積在NM0S器件的 溝道上來(lái)將包覆層施加到NM0S器件的溝道。包覆層例如被組成以使得拉伸應(yīng)變出現(xiàn)在鰭狀 物的Si核心內(nèi)。在一些實(shí)施例中，鰭狀物形成在（110)取向硅晶片上并且被形成為具有初始 寬度(例如，4nm或更?。?。有具有最小寬度的鰭狀物使相對(duì)薄(例如，2nm或更小）的包覆層能 夠?qū)⑾喈?dāng)大的拉伸應(yīng)變轉(zhuǎn)移到Si核心。另外，具有薄包覆層的薄鰭狀物通常導(dǎo)致總的相對(duì) 薄的寬度，這可以進(jìn)一步提高晶體管性能和可擴(kuò)展性。
[0017] 在各種實(shí)施例中，包覆過(guò)程可能出現(xiàn)在流程中的不同時(shí)刻，其包括在鰭狀物形成 期間的溝槽蝕刻之后、在淺溝槽隔離（STI)材料凹進(jìn)以暴露鰭狀物之后、在添加虛設(shè)柵極 (假定為置換柵極流程)之前、以及在去除虛設(shè)柵極之后。在這個(gè)意義上，包覆沉積過(guò)程和和 總過(guò)程流程是高度可兼容的。盡管選擇性過(guò)程路線(xiàn)確保最小量的富含Ge的材料被沉積，但 可以在形成包覆層時(shí)使用非選擇性路線(xiàn)。在一些實(shí)施例中，通過(guò)添加嵌入式Si外延源極和 漏極來(lái)增強(qiáng)鰭狀物中的拉伸應(yīng)變。類(lèi)似于包覆層的施加，可以在流程中的不同時(shí)刻(包括在 置換柵極過(guò)程之前)執(zhí)行添加嵌入式Si外延源極和漏極。在一個(gè)實(shí)施例中，包覆層具有范圍 從例如10到100原子％的鍺濃度，包括純外延Ge。在一些這樣的實(shí)施例中，可以采用選擇性 或非選擇性方式在包覆層之上提供例如硅的可選的蓋以改進(jìn)半導(dǎo)體溝道與柵極電介質(zhì)(其 可以是例如高k電介質(zhì))層之間的界面。
[0018] 一旦形成鰭狀物并且在溝道區(qū)域中提供了 SiGe包覆層(這可在該過(guò)程期間出現(xiàn)一 次或多次），就可以執(zhí)行FinFET晶體管過(guò)程流程以制造例如高k金屬柵極晶體管。任何數(shù)量 的晶體管類(lèi)型和/或形成過(guò)程流程可以受益于本文中所提供的溝道應(yīng)變技術(shù)、在同一流程 內(nèi)包括PM0S和NM0S晶體管的這樣的NM0S晶體管或CMOS構(gòu)造，不管是否配置有薄或厚的柵極 以及有任何數(shù)量的幾何形狀。在包括源極/漏極凹進(jìn)過(guò)程的一些實(shí)施例中，對(duì)于隔離的器 件，可以進(jìn)一步增加鰭狀物核心中的應(yīng)變(和移動(dòng)性）。應(yīng)變中的增強(qiáng)是由于在淺溝槽隔離 過(guò)程期間所創(chuàng)建的自由表面，淺溝槽隔離過(guò)程有效地允許含Ge的包覆層彈性弛豫，從而增 加了鰭狀物核心中的沿著電流流動(dòng)方向的拉伸應(yīng)變。另外，執(zhí)行源極/漏極凹進(jìn)和用外延生 長(zhǎng)的Si進(jìn)行填充也可以增加鰭狀物核心中的沿著電流流動(dòng)方向的拉伸應(yīng)變。最終拉伸應(yīng)變 的量可以取決于外延Si源極/漏極的質(zhì)量和其中的缺陷，由于Ge的更加彈性弛豫而實(shí)現(xiàn)更 高的拉伸應(yīng)變，并且因而實(shí)現(xiàn)鰭狀物核心中的更多的伸展(例如，應(yīng)變）。
[0019] 如將進(jìn)一步意識(shí)到的，很多材料系統(tǒng)可以受益于本文中所述的技術(shù)，如鑒于本公 開(kāi)內(nèi)容將顯而易見(jiàn)的，并且本公開(kāi)內(nèi)容并不是要局限于任何特定的一種技術(shù)或技術(shù)集合。 相反，可以采用在核心應(yīng)變有幫助的任何情況下的技術(shù)。
[0020] 技術(shù)可以例如體現(xiàn)在任何數(shù)量的集成電路（例如，存儲(chǔ)器和處理器以及利用晶體 管和其它有源結(jié)半導(dǎo)體器件來(lái)制造的其它這樣的器件）中以及在適合于在實(shí)驗(yàn)室(在其中 制造集成電路)實(shí)踐的方法中。對(duì)本文中所述的技術(shù)的使用表現(xiàn)在結(jié)構(gòu)方式中。例如，與常 規(guī)的基于鰭狀物的晶體管相比，根據(jù)實(shí)施例而形成的晶體管的橫截面圖像(例如，利用透射 電子顯微鏡(TEM)提供的圖像)展示了鰭狀物的溝道部分上的包覆層。同樣，復(fù)合映射可以 顯露具有例如含Ge的包覆層或Si鰭狀物的N摻雜源極漏極區(qū)。
[0021] 鑒于本公開(kāi)內(nèi)容，關(guān)于將高移動(dòng)性應(yīng)變溝道并入到基于鰭狀物的器件上的變化將 是顯而易見(jiàn)的。例如在一個(gè)實(shí)施例中，鰭狀物可以是襯底固有的(并且因此與襯底具有相同 的材料)或可以形成在襯底上。
[0022] 鰭狀物結(jié)構(gòu)
[0023] 圖1示出了根據(jù)本公開(kāi)內(nèi)容的一個(gè)或多個(gè)實(shí)施例的形成(多個(gè))匪0S鰭式晶體管器 件的方法100,該方法包括將包覆層沉積到鰭狀物的溝道區(qū)上。如以上所討論的，包覆鰭狀 物的溝道區(qū)可以出現(xiàn)在流程期間的不同時(shí)刻，其包括:在鰭狀物形成期間的溝槽蝕刻之后、 在淺溝槽隔離（STI)材料凹進(jìn)以暴露鰭狀物之后、在添加虛設(shè)柵極之前、以及在去除犧牲 (或虛設(shè))柵極疊置體之后。盡管以下所討論的實(shí)施例包括在去除虛設(shè)柵極疊置體之后對(duì)包 覆層的沉積，但這在本公開(kāi)內(nèi)容中不應(yīng)被視為限制性的。根據(jù)一些實(shí)施例，圖2-10示出了在 執(zhí)行過(guò)程流程或圖1的方法100時(shí)所形成的示例性結(jié)構(gòu)。如鑒于本公開(kāi)內(nèi)容將顯而易見(jiàn)的， 盡管在鰭式晶體管構(gòu)造(例如，三柵極或FinFET)的背景下在本文中描繪并描述了圖1的方 法100和圖2-10中所示的結(jié)構(gòu)，但如本文中不同地描述的類(lèi)似原理和技術(shù)可以用于其它半 導(dǎo)體器件和晶體管構(gòu)造，包括例如雙柵極、柵極環(huán)繞式(例如，納米線(xiàn)/納米帶）、以及其它適 當(dāng)?shù)钠骷蜆?gòu)造。
[0024] 圖2示出了根據(jù)實(shí)施例的在（110)取向晶片上執(zhí)行溝槽蝕刻102以在襯底200中形 成鰭狀物210和220之后的包括鰭狀物210的半導(dǎo)體襯底200的透視圖。如圖所示，鰭狀物210 和220被配置有〈110>溝道取向。在一些情況下，方法100可以包括最初提供襯底220以使得 溝槽蝕刻102可以在所提供的襯底200上執(zhí)行。在一個(gè)具體的示例性情況下，襯底是體硅襯 底。在另一種示例性情況下，襯底是絕緣體上硅(SOI)襯底。在另一種示例性情況下，襯底是 體SiGe襯底。在另一種不例性情況下，襯底是具有位于娃層上的SiGe層的多層襯底。在另一 種示例性情況下，襯底是絕緣體上SiGe(SiGeOI)襯底。如將顯而易見(jiàn)的，可以使用任何數(shù)量 的構(gòu)造。
[0025]進(jìn)一步參考圖2并且如先前所述，在執(zhí)行溝槽蝕刻102之后，在襯底200中形成鰭狀 物210和220。因此，在這個(gè)實(shí)施例中，鰭狀物210和220形成在襯底200上并且由襯底200形 成。在一些情況下，溝槽蝕刻102可以包括使用抗蝕劑或硬掩模201來(lái)對(duì)一定厚度的襯底200 進(jìn)行圖案化和蝕刻以形成鰭狀物210和220。在一些這樣的情況下，多種抗蝕劑或硬掩模層 可以用于對(duì)材料進(jìn)行圖案化。在一個(gè)示例性實(shí)施例中，由此產(chǎn)生的硬掩模201是配置有氧化 物的底層和氮化硅的頂層的標(biāo)準(zhǔn)雙層硬掩模。如將顯而易見(jiàn)的，可以使用任何數(shù)量的適當(dāng) 硬掩模構(gòu)造。
[0026] 如圖2中可以看到的，淺溝槽215被蝕刻到襯底200中以形成鰭狀物210和220?？梢?使用包括濕法或干法蝕刻的標(biāo)準(zhǔn)光刻法或蝕刻的組合（如果是這樣期望的）來(lái)完成淺溝槽 蝕刻。另外，雙重或四重圖案化可以用于形成比采用標(biāo)準(zhǔn)光刻法所完成的更薄的鰭狀物和/ 或更緊密的鰭狀物間距。如將意識(shí)到的，溝槽215的幾何尺寸（寬度、深度、形狀等)可以從一 個(gè)實(shí)施例到下一個(gè)實(shí)施例變，并且本公開(kāi)內(nèi)容并不是要局限于任何特定的溝槽幾何尺寸。 在具有硅襯底和利用底部氧化物層和頂部氮化硅(SiN)層實(shí)現(xiàn)的雙層硬掩模的一個(gè)具體的 示例性實(shí)施例中，干法蝕刻被用于形成位于襯底的頂表面下方大約100 A到5000A的溝 槽。如將顯而易見(jiàn)的，可以使用任何數(shù)量的溝槽(或鰭狀物)構(gòu)造。在形成鰭狀物之后，可以 去除硬掩模201。這樣完全去除硬掩模201允許鰭狀物的頂部被包覆，以便于形成三柵極結(jié) 構(gòu)。然而，在其它實(shí)施例中，注意，可以留下硬掩模201中的一些，從而使只有鰭狀物的側(cè)部 (而不是頂部)被包覆，以便于提供雙柵極結(jié)構(gòu)。盡管所示實(shí)施例將鰭狀物顯示為具有不隨 著離襯底的距離而改變的寬度，但鰭狀物可以在另一個(gè)實(shí)施例中頂部處比底部更窄，在另 一個(gè)實(shí)施例中頂部處比底部更寬，或具有任何其它寬度變化和均勻（或不均勻)度。進(jìn)一步 注意，在一些實(shí)施例中，寬度變化可以是對(duì)稱(chēng)的或不對(duì)稱(chēng)的。另外，盡管鰭狀物210和220被 示為都具有相同的寬度，但一些鰭狀物可以比其它鰭狀物更寬和/或在其它情況下與其它 鰭狀物不同地成形。例如，根據(jù)包括NM0S和PM0S器件兩者的實(shí)施例，在創(chuàng)建NM0S晶體管時(shí)所 使用的鰭狀物可以比在創(chuàng)建PM0S晶體管時(shí)所使用的鰭狀物更窄。
[0027]在其它實(shí)施例中，鰭狀物可以是例如外延生長(zhǎng)的，例如在標(biāo)題為"Epitaxial Fabrication of Fins for FinFET Devices"的美國(guó)專(zhuān)利Νο·8,017,463中所述的。在這樣 的情況下，鰭狀物在制造過(guò)程中有效地被形成為層。通過(guò)形成鰭狀物層，通過(guò)對(duì)用于形成鰭 狀物層的過(guò)程參數(shù)而不是光刻過(guò)程的控制來(lái)確定鰭狀物厚度。例如，如果利用外延過(guò)程來(lái) 使鰭狀物生長(zhǎng)，則鰭狀物的厚度將由外延的生長(zhǎng)動(dòng)態(tài)確定。通過(guò)層形成而不是光刻法來(lái)確 定鰭狀物寬度的FinFET可以提供提高的最小特征尺寸和組裝密度。在其它實(shí)施例中，可以 通過(guò)由使用例如激光器或能夠精細(xì)切割半導(dǎo)體材料的其它適當(dāng)工具切割或消融來(lái)去除材 料從而制造鰭狀物。由此產(chǎn)生的鰭狀物幾何尺寸通常將根據(jù)所采用的形成技術(shù)而變化。 [0028] 如鑒于本公開(kāi)內(nèi)容也將顯而易見(jiàn)的，鰭狀物210和220可以例如用于N型M0S器件 (NMOS)、P型MOS器件(PMOS)、或CMOS器件(例如，其中鰭狀物210將是N型MOS，并且鰭狀物220 將是P型M0S)。還要注意，盡管為了便于描述只示出了兩個(gè)鰭狀物210和220(和在其間形成 的溝槽215 )，但任何數(shù)量的類(lèi)似鰭狀物和溝槽(例如，數(shù)百個(gè)鰭狀物、數(shù)千個(gè)鰭狀物、數(shù)百萬(wàn) 個(gè)鰭狀物等)可以形成襯底200上并且受益于本文中所述的技術(shù)。
[0029] 圖3示出了根據(jù)實(shí)施例的在將絕緣體材料沉積104在溝槽215中并且蝕刻絕緣體材 料以使其凹進(jìn)到鰭狀物210和220的水平面下方之后的由隔離區(qū)202提供的淺溝槽隔離 (STI)的圖2的鰭狀物結(jié)構(gòu)的透視圖。在一些實(shí)施例中，隔離區(qū)202可以包括例如絕緣體(例 如，二氧化硅(Si0 2))或其它適當(dāng)?shù)慕^緣體材料。形成隔離區(qū)202的沉積104可以包括原子層 沉積(ALD)、化學(xué)氣相沉積(CVD)、旋涂沉積(S0D)、高密度等離子體(HDP)、等離子體增強(qiáng)化 學(xué)沉積(PECVD)、和/或一些其它適當(dāng)?shù)募夹g(shù)。在圖案化硬掩模用于形成鰭狀物210和220的 情況下，可以在沉積溝槽絕緣體材料之前去除硬掩模201(圖2)。在一些情況下，在蝕刻材料 以使其凹進(jìn)到鰭狀物210和220的水平面下方之前，可以將絕緣體材料拋光平坦(平面化)到 鰭狀物210和220的頂部的水平面。在平面化之后，任何適當(dāng)?shù)奈g刻過(guò)程(例如，濕法和/或干 法蝕刻)可以用于使STI凹進(jìn)。這些凹進(jìn)的區(qū)為晶體管的源極/漏極區(qū)提供隔離。凹進(jìn)的深度 可從一個(gè)實(shí)施例到另一實(shí)施例改變，這取決于諸如期望柵極尺寸和總鰭狀物的高度的因 素。在一些示例性實(shí)施例中，STI凹進(jìn)深度使得總鰭狀物高度的35%到85%被暴露，雖然其 它實(shí)施例可以去除更多或更少的STI材料，這取決于什么適合于預(yù)期應(yīng)用。
[0030] 在一個(gè)實(shí)施例中，在溝槽蝕刻102之后和在沉積104絕緣體材料之前，可以可選地 沉積Ge或SiGe包覆層。例如，在圖3中所示的實(shí)施例中，注意，鰭狀物220被示出有在沉積104 絕緣體材料之前所沉積的包覆層。在這個(gè)實(shí)例中，包覆層可以在隔離區(qū)202下方延伸。在這 樣的情況下，還要注意，可以例如基于與包覆層的固有氧化物的兼容性來(lái)選擇用于填充溝 槽215的隨后生長(zhǎng)或以其它方式沉積的絕緣體材料(或所謂的STI材料）。在另一實(shí)施例中， 鰭狀物可以包括例如關(guān)于鰭狀物210所示的在絕緣體材料的沉積104和凹進(jìn)之后所沉積的 包覆層。在所示實(shí)施例中，選擇性地僅將包覆層施加到Si鰭狀物210的暴露的表面。在其它 實(shí)施例中，包覆層可以被選擇性地施加到鰭狀物的特定區(qū)。例如，只有鰭狀物的溝道區(qū)被包 覆，例如在以下圖8中所示的實(shí)施例中。
[0031] 在一個(gè)實(shí)施例中，在將絕緣體材料沉積104在溝槽215中并且蝕刻絕緣體材料以使 其凹進(jìn)到鰭狀物210和220的水平面下方之后，包覆層的一部分被暴露(假設(shè)包覆層在流程 中較早地被施加）。在這個(gè)實(shí)施例中，平面化留下位于鰭狀物的頂部上的包覆層的至少一部 分。在這個(gè)意義上，包覆層可以被用作蝕刻停止。在硬掩模材料留在鰭狀物的頂部上(對(duì)于 雙柵極構(gòu)造)的又一些其它實(shí)施方式中，第一層的硬掩模(例如，焊盤(pán)氧化物)可以被用作蝕 刻停止，并且其還可以被用作柵極氧化物(如果這樣期望）。在又一些其它這樣的實(shí)施例中， 可以完全去除焊盤(pán)氧化物，并且可以在放下虛設(shè)柵極材料之前沉積虛設(shè)氧化物。在其它實(shí) 施例中，如有時(shí)完成的，此時(shí)(或在過(guò)程中較晚的)可以為柵極氧化物沉積高k電介質(zhì)材料。
[0032] 在一些實(shí)施例中，在104的STI凹進(jìn)蝕刻過(guò)程可以改變變得暴露的包覆層的厚度， 以使得包覆層的暴露的部分可以不同于(例如，更薄)包覆層的未暴露的部分。在一些實(shí)施 例中，初始包覆層厚度由于隨后的處理而導(dǎo)致預(yù)期的減薄。還要注意，在又一些其它實(shí)施例 中，包覆層可以被供應(yīng)有不均勻的厚度，以便于導(dǎo)致由于隨后的處理而引起的在某些位置 的預(yù)期減薄。例如，在那些某些位置中的初始厚度可以比在不暴露于隨后的處理的區(qū)域中 的初始厚度更厚。
[0033] 盡管圖3示出了兩個(gè)替代的實(shí)施例，其中可以在虛設(shè)柵極形成之前供應(yīng)包覆層，這 個(gè)示例性過(guò)程流程的其余部分將假設(shè)包覆層還未被沉積。如鑒于本公開(kāi)內(nèi)容將意識(shí)到的， 可以在該過(guò)程內(nèi)在任何數(shù)量的位置處供應(yīng)包覆層以提供如本文中不同地指示的優(yōu)點(diǎn)。
[0034] 圖4示出了根據(jù)實(shí)施例的在鰭狀物210和220上形成106虛設(shè)柵極結(jié)構(gòu)230之后的包 括相同虛設(shè)柵極結(jié)構(gòu)230的圖3的結(jié)構(gòu)的透視圖。如先前所述，可以在置換柵極過(guò)程(其也可 被稱(chēng)為置換金屬柵極(RMG)過(guò)程)期間執(zhí)行本文中所公開(kāi)的用于包覆鰭狀物210和220的技 術(shù)。例如當(dāng)有保存包覆材料并且因此減少材料費(fèi)用和/或降低集成復(fù)雜度的需要時(shí)，這樣的 選擇性沉積過(guò)程可以是適當(dāng)?shù)?。還要注意，也可以選擇性地執(zhí)行鰭狀物成形（例如，只在溝 道區(qū)中）。
[0035] 在一個(gè)示例性實(shí)施例中，通過(guò)首先沉積虛設(shè)柵極電介質(zhì)/氧化物(例如，Si02)隨后 沉積虛設(shè)柵極電極(例如，虛設(shè)多晶硅)來(lái)實(shí)現(xiàn)虛設(shè)柵極結(jié)構(gòu)230。由此產(chǎn)生的結(jié)構(gòu)通常被指 定為232,并且可以沉積并蝕刻間隔體材料240以形成圖4中所示的總結(jié)構(gòu)230。在所示實(shí)施 例中，蝕刻掉虛設(shè)柵極電極的頂部。如將顯而易見(jiàn)的，可以使用任何適當(dāng)?shù)募夹g(shù)來(lái)完成這樣 的沉積、圖案化、以及蝕刻。注意，為了便于參考，在間隔體材料240的頂部上指示虛設(shè)柵極 230,但還要注意，虛設(shè)柵極典型地只包括虛設(shè)柵極氧化物和虛設(shè)電極層。
[0036]圖5示出了根據(jù)實(shí)施例的在沉積108絕緣體層250并且將層250拋光到虛設(shè)柵極230 的頂部之后的包括相同絕緣體層250的圖4的結(jié)構(gòu)的透視圖。絕緣體層250可以包括通過(guò) ALD、CVD、SOD、HDP、PECVD、和/或一些其它適當(dāng)?shù)募夹g(shù)沉積的任何適當(dāng)?shù)慕^緣體材料，例如 Si0 2〇
[0037]圖6示出了根據(jù)實(shí)施例的在去除110虛設(shè)柵極230以重新暴露鰭狀物210和220的溝 道區(qū)206(或一旦完全制造器件就可能變成溝道區(qū)的地方)之后的圖5的結(jié)構(gòu)的透視圖。去除 110虛設(shè)柵極230可以包括去除虛設(shè)柵極結(jié)構(gòu)232的頂部上的任何覆蓋層(例如，由間隔體材 料240形成的）并且隨后去除虛設(shè)柵極電極/多晶Si和虛設(shè)柵極氧化物?？梢允褂萌魏芜m當(dāng) 的蝕刻、拋光、和/或清洗過(guò)程來(lái)完成這樣的去除。
[0038]在所示實(shí)施例中，鰭狀物210和220的溝道區(qū)206被重新暴露。如還可以看到的，鰭 狀物210和220包括被標(biāo)示為W1的初始寬度和被標(biāo)示為H1的初始高度。盡管鰭狀物210和220 不需要具有相同的初始寬度W1和高度H1，為了便于描述，它們?cè)谶@個(gè)實(shí)施例中是相同的。注 意，如本文中所使用的第一高度H1是從隔離區(qū)202的頂部到鰭狀物210和220的頂部的距離。 還要注意，在示例性過(guò)程流程的這個(gè)點(diǎn)處，鰭狀物210和220的源極和漏極區(qū)（或一旦完全制 造器件就可能變成源極和漏極區(qū)的地方)具有與鰭狀物210和220的溝道區(qū)206相同的初始/ 第一寬度W1和高度H1。在一些實(shí)施例中，并且如鑒于本公開(kāi)內(nèi)容將顯而易見(jiàn)的，第一寬度W1 可以由溝槽蝕刻104確定，溝槽蝕刻104被執(zhí)行以形成襯底200中的鰭狀物210和220。如以下 參考圖7所討論的，可以在沉積任何包覆材料之前執(zhí)行進(jìn)一步的蝕刻或其它適當(dāng)?shù)姆椒ㄒ?選擇性地調(diào)節(jié)鰭狀物寬度和/或高度。
[0039]圖7從圖6繼續(xù)并且示出了根據(jù)實(shí)施例的在將可選的Si凹進(jìn)蝕刻添加到鰭狀物210 和220之后的襯底200的橫截面700的透視圖。在所示實(shí)施例中，橫截面700被示出為襯底200 的升高的薄片，以更好地顯示溝道區(qū)206中的鰭狀物210和220的凹進(jìn)部分。橫截面700是垂 直于鰭狀物210和220被切割的，以便于在通過(guò)Si凹進(jìn)蝕刻而減薄之后以顯現(xiàn)鰭狀物210和 220在其它情況下模糊的幾何形狀。這樣的減薄通常在本文中被稱(chēng)為使鰭狀物"變細(xì)"。如鑒 于本公開(kāi)內(nèi)容將顯而易見(jiàn)的，可以采用各種方法來(lái)實(shí)現(xiàn)Si凹進(jìn)(例如，各向同性蝕刻）。
[0040] 如圖7的實(shí)施例中所示，減薄導(dǎo)致鰭狀物210和220具有被標(biāo)示為W2的第二寬度。盡 管在所示實(shí)施例中只有鰭狀物210和220的溝道區(qū)206減薄，但在其它實(shí)施例中，可以減薄整 個(gè)鰭狀物(包括源極和漏極區(qū)）。在這些實(shí)施例中，例如，可以在給定流程期間（例如，溝槽蝕 刻102)的各個(gè)階段執(zhí)行減薄。應(yīng)注意，在一些示例中，鰭狀物的高度(H1)在變細(xì)之后保持相 同。在其它示例中，可以通過(guò)蝕刻或如鑒于本公開(kāi)內(nèi)容將顯而易見(jiàn)的其它適當(dāng)?shù)氖侄蝸?lái)減 小鰭狀物的高度。這種鰭狀物高度的減小可以是有意的，但也可以是薄化蝕刻的副作用。注 意，晶體管性能可以由減薄的鰭狀物而增強(qiáng)。如以下將討論的，薄鰭狀物也可以是對(duì)最小化 總鰭狀物厚度(除了任何包覆層之外的Si)以及將拉伸應(yīng)變轉(zhuǎn)移到Si鰭狀物的核心有利的。
[0041] 圖8從圖7繼續(xù)并且示出了根據(jù)實(shí)施例的在將包覆層214和224沉積112在鰭狀物 210和212的溝道區(qū)206中之后的橫截面700的由此產(chǎn)生的結(jié)構(gòu)。在一些實(shí)施例中，沉積112可 以包括使用原子層外延(ALD)、CVD、金屬有機(jī)化學(xué)氣相沉積(M0CVD)、金屬有機(jī)氣相外延 (M0VPE)、氣體源分子束外延(GS-MBE)、快速熱(RT)-CVE、超高真空(UHV)-CVD或如鑒于本公 開(kāi)內(nèi)容將顯而易見(jiàn)的一些其它適當(dāng)?shù)募夹g(shù)。在一些實(shí)施例中，沉積112可以是選擇性的，以 使得包覆層214和224只沉積在鰭狀物210和220的溝道區(qū)上或從溝道區(qū)而不從氧化物材料 (例如，間隔體240和絕緣體層250)生長(zhǎng)。在一些這樣的實(shí)施例中，生長(zhǎng)條件（例如，生長(zhǎng)溫 度、氣體焊劑的壓力等)可以限定包覆層214和224的外延生長(zhǎng)的選擇性。在沉積112選擇性 地只生長(zhǎng)在鰭狀物210和220上的一些實(shí)施例中，可以使用硬掩?；蛲ㄟ^(guò)在材料之上形成氧 化物層來(lái)實(shí)現(xiàn)選擇性生長(zhǎng)，所述氧化物層不期望有沉積在其上的包覆材料。
[0042] 注意，在一些實(shí)施例中，包覆層沒(méi)有晶體缺陷，例如，疊置體缺點(diǎn)和錯(cuò)位。盡管這樣 的疊置缺點(diǎn)和錯(cuò)位可以存在于一些可接受的低水平，但它們高于這樣的閾值的存在可能不 利地影響所期望的溝道應(yīng)變。在這個(gè)意義中，在鍺百分比與包覆層214和224的厚度之間存 在折中方案。這是因?yàn)榭偟臒o(wú)錯(cuò)位(應(yīng)變)厚度通常是成分和層厚度的結(jié)果。例如，給定50% 鍺的SiGe包覆層，大約1〇〇埃(Λ)或更小的包覆層厚度可以是完全應(yīng)變的，但處于75%鍺 的SiGe包覆層在有缺陷的沉積開(kāi)始之前可能被限制為僅僅大約5〇▲或更小的包覆層厚 度。因此，在一個(gè)具體實(shí)施例中，包覆層214和224是沒(méi)有晶體缺陷（例如，疊置體缺點(diǎn)和錯(cuò) 位)的SiGe合金。如本文中所使用的并且根據(jù)一些這樣的實(shí)施例，如通過(guò)給定的適當(dāng)標(biāo)準(zhǔn)測(cè) 量的，"無(wú)晶體缺陷"意指包覆層中的缺陷按體積小于0.05%或在其它情況下不導(dǎo)致不可接 受的短路/開(kāi)路(產(chǎn)生損失)和性能損失。還要注意，包覆層臨界厚度可以極大地變化，并且 這些示例并不是要將所要求保護(hù)的公開(kāi)內(nèi)容限制到層厚度的特定范圍。
[0043] 進(jìn)一步參考圖8,在所示實(shí)施例中，鰭狀物210和220上的包覆層214和224產(chǎn)生具有 第三寬度(W3)和第二高度(H2)的包覆鰭狀物。應(yīng)理解，W3和H2可以是分別與圖6中的W1和H1 相同的寬度和高度。為此目的，在一個(gè)示例中，包覆層214和224的添加可以將附加的寬度和 高度加到變細(xì)的鰭狀物，但只添加在Si變細(xì)期間和/或在流程的一些其它階段被去除時(shí)所 失去的寬度和高度的程度。在其它示例中，W3可以小于、等于、或大于W1。同樣，在一些實(shí)施 例中，H2可以小于、等于、或大于H1。在一些實(shí)施例中，包覆層214和224的厚度可以是在包覆 層214和224不弛豫的情況下引起鰭狀物210和220的核心中的拉伸應(yīng)變的厚度。
[0044] 如圖8中可以進(jìn)一步看到的，可以沉積可選的覆蓋層204以保護(hù)包覆層214和224 和/或改進(jìn)柵極電介質(zhì)/半導(dǎo)體界面。在一個(gè)這樣的實(shí)施例中，硅覆蓋層沉積在包覆層（例 如，包覆層224)之上。用于提供可選的覆蓋層204的沉積技術(shù)可以例如與在提供包覆層時(shí)所 使用的那些技術(shù)(例如，CVD、RT-CVD、GS-MBE等)相同。覆蓋層204的厚度也可以從一個(gè)實(shí)施 例到另一個(gè)實(shí)施例變化。在一些情況下，覆蓋層204具有在10到2? A的范圍內(nèi)的厚度。在 這些情況下，可以通過(guò)考慮覆蓋層204應(yīng)足夠厚以改進(jìn)電介質(zhì)界面但足夠薄以不明顯減小 Si的應(yīng)變來(lái)確定厚度。
[0045] 在提供包覆層214和224及可選的覆蓋層204之后，在一些實(shí)施例中，流程可以以常 規(guī)的方式繼續(xù)，或在又一些其它實(shí)施例中，以定制或?qū)Ｓ械姆绞嚼^續(xù)。如可以看到的，圖9-10示出了可選的包覆層204未被提供。然而，鑒于本公開(kāi)內(nèi)容，包括覆蓋層204的構(gòu)造將是顯 而易見(jiàn)的。
[0046] 在一些實(shí)施例中，轉(zhuǎn)移到鰭狀物的核心的應(yīng)變可以與包覆層厚度相對(duì)于鰭狀物寬 度的比成比例。在這些實(shí)施例中，鰭狀物寬度與包覆層厚度之比可以被選擇為實(shí)現(xiàn)期望的 拉伸應(yīng)變。例如，鰭狀物寬度與包覆層厚度之比可以是2:1。在一個(gè)具體的這樣的示例中，例 如鰭狀物在寬度上可以是4nm，具有2nm的包覆層厚度。換句話(huà)說(shuō)，對(duì)于每2nm的鰭狀物寬度， 包覆層可以包括至少lnm的厚度。然而，各種其它實(shí)施例包括不同的比。例如，鰭狀物寬度與 包覆層厚度之比可以是〇.75:1、0.9 :1、1:1、3:1、4:1等。用于確定該比以實(shí)現(xiàn)期望的拉伸應(yīng) 變的因素可以包括鰭狀物厚度和包覆成分。例如，較厚的鰭狀物可能需要更有利于包覆層 材料的比（對(duì)于每lnm的鰭狀物寬度有2nm的包覆厚度）。在另一個(gè)實(shí)例中，包覆層214和224 的材料可以是SiGe(例如，70原子％31和30%66，或30原子％31和70原子％66)。在其它實(shí)施 例中，在包覆層214和224中的Ge的原子百分比在25原子％與100原子％之間。因此，鑒于公 開(kāi)內(nèi)容包覆層厚度與鰭狀物寬度的各種比將是顯而易見(jiàn)的，以實(shí)現(xiàn)期望的拉伸應(yīng)變。
[0047] 圖9示出了根據(jù)實(shí)施例的圖8的結(jié)構(gòu)的簡(jiǎn)化表示和在鰭狀物210的Si核心中由包覆 層引起的由此產(chǎn)生的拉伸應(yīng)變。在簡(jiǎn)化表示中，為了便于描述，只示出了一個(gè)鰭狀物210。示 意圖260示出了富含Ge的包覆層（暗灰）的晶格常數(shù)比鰭狀物的Si核心的晶格常數(shù)大多少 (更大約4.17%)。這個(gè)失配導(dǎo)致界面處于應(yīng)變下，并且可能引起鰭狀物內(nèi)的所謂的錯(cuò)位的 產(chǎn)生，Ge百分比應(yīng)被選擇為使性能提高最大化，而不在器件中形成錯(cuò)位。同樣，示意圖270示 出了包覆材料的相鄰層如何引起包覆層214中的壓縮應(yīng)變。應(yīng)意識(shí)到，受益于本公開(kāi)內(nèi)容， 因?yàn)閼?yīng)變?cè)赟i鰭狀物和包覆層的界面處具有最大影響，所以本文中所公開(kāi)的包覆技術(shù)將大 應(yīng)變轉(zhuǎn)移到鰭狀物的核心，并且因此增強(qiáng)了載流子移動(dòng)性，特別是對(duì)于匪0S器件。此外，應(yīng) 注意，包覆層與PM0S器件也可以相互有益，因?yàn)榘矊又械膲嚎s應(yīng)變?cè)鰪?qiáng)了載流子(空穴） 移動(dòng)性。因此，當(dāng)構(gòu)造NM0S區(qū)以及相鄰的PM0S區(qū)（例如，210作為匪03器件并且220作為?103 器件)時(shí)，可以利用本文中所公開(kāi)的技術(shù)和方法。
[0048] 根據(jù)一些實(shí)施例，圖1的方法100可以可選地繼續(xù)形成116-個(gè)或多個(gè)半導(dǎo)體器件， 如常規(guī)完成的。例如，圖10示出了在進(jìn)行附加的處理以形成半導(dǎo)體器件之后（例如，在完成 置換柵極過(guò)程和源極/漏極摻雜/形成之后)的圖6-7的結(jié)構(gòu)的透視圖。在這個(gè)示例性實(shí)施例 中，形成了鰭式晶體管(例如，三柵極或FinFET)。如圖10中可以看到的，為了說(shuō)明性目的，只 示出了一個(gè)鰭狀物210。如也可以看到的，鰭狀物210在源極和漏極區(qū)208和209中維持第一 寬度W1，并且這些源極/漏極區(qū)在沉積112期間保持未包覆（回想起這些源極/漏極區(qū)在包覆 層的沉積112的時(shí)間被掩蔽）。
[0049] 進(jìn)一步參考圖10,在這個(gè)實(shí)施例中，柵極電極262被沉積/形成以代替虛設(shè)柵極電 極232,并且柵極電介質(zhì)直接形成在柵極電極262之下，如典型地完成的（例如，高k柵極電介 質(zhì)，在一些實(shí)施例中）。如也可以看到的，間隔體240形成在柵極疊置體260(其通常包括柵極 電極262和柵極電介質(zhì)）周?chē)?，并且柵極疊置體260也具有形成在其上的硬掩模270(其可以 被去除以形成金屬柵極接觸部）?？梢允褂萌魏芜m當(dāng)?shù)募夹g(shù)并且由任何適當(dāng)?shù)牟牧蟻?lái)形成 柵極電極262和柵極電介質(zhì)。例如，可以使用各種工藝中的任一種(包括CVD、物理氣相沉積 (PVD)、金屬沉積工藝和/或其任何組合）來(lái)形成置換柵極260。在一些實(shí)施例中，柵極電極 262可以包括各種材料中的任一種，例如多晶硅或各種適當(dāng)?shù)慕饘?例如，鋁(A1)、鎢(W)、鈦 (Ti)、銅(Cu)、或任何其它適當(dāng)?shù)慕饘倩蚝辖穑?。用于形成置換柵極或置換金屬柵極(RMG)的 其它適當(dāng)?shù)臉?gòu)造、材料和工藝將取決于給定應(yīng)用并且鑒于本公開(kāi)內(nèi)容將是顯而易見(jiàn)的。
[0050] 進(jìn)一步參考圖10,執(zhí)行蝕刻過(guò)程(例如，任何濕法或干法蝕刻過(guò)程）以暴露如圖所 示的鰭狀物210的源極和漏極區(qū)208和209?？梢允褂萌缦惹八忉尩陌歼M(jìn)和置換過(guò)程來(lái)形 成源極/漏極區(qū)208/209。替代地，一旦借助于蝕刻過(guò)程被暴露，就可以使用離子注入過(guò)程來(lái) 形成源極/漏極區(qū)208/209。形成半導(dǎo)體器件(具體地，鰭式晶體管器件）的方法100可以包括 如鑒于本公開(kāi)內(nèi)容將顯而易見(jiàn)的附加的或替代的過(guò)程。例如，該方法可以繼續(xù)源極/漏極處 理，并且可以包括源極/漏極金屬接觸部或接觸部層的沉積?？梢岳缡褂霉杌^(guò)程(通常， 接觸部金屬的沉積和隨后的退火)來(lái)執(zhí)行源極和漏極接觸部的這樣的金屬化。例如，在有或 沒(méi)有鍺非晶體化前注入劑的情況下使用鎳、鋁、鎳鉑或鎳鋁或鎳和鋁的其它合金、或鈦的硅 化可以用于形成低電阻硅化物/鍺化物。
[0051]關(guān)于形成匪0S的N+摻雜源極/漏極區(qū)（如圖所示），溝槽被蝕刻到襯底中（例如，通 過(guò)反應(yīng)離子蝕刻）。在這個(gè)示例性構(gòu)造中，蝕刻由相鄰于每個(gè)源極/漏極區(qū)（為了簡(jiǎn)單起見(jiàn)， 未示出）的先前所形成的STI約束在一側(cè)上。隨后，如圖10中所指示的，可以使填充溝槽的嵌 入式外延源極/漏極生長(zhǎng)?？梢岳缡褂霉璧纳L(zhǎng)以使NM0S器件的核心中的橫向拉伸應(yīng)變 最大化或在另一個(gè)示例中對(duì)PM0S器件使用10-50 % Ge的SiGe來(lái)填充溝槽?？梢岳缤ㄟ^(guò)對(duì) NM0S使用磷化氫源極或?qū)M0S使用乙硼烷源極的原位摻雜來(lái)完成源極/漏極摻雜。嵌入式 外延源極/漏極只在溝槽中生長(zhǎng)，因?yàn)槔缢衅渌牧媳谎诒位蚋采w。注意，在一些實(shí)施 例中，如果制造具有PM0S和NM0S兩者的互補(bǔ)型器件，則PM0S側(cè)可以在匪0S摻雜區(qū)形成期間 被氧化物掩模覆蓋。在一些實(shí)施例中可以使用源極/漏極注入劑。
[0052]基于具有變化的長(zhǎng)度的鰭狀物(例如，多柵極鰭狀物），模擬示出了鰭狀物和包覆 層中的應(yīng)變狀態(tài)。例如，在一個(gè)示例性實(shí)施例中，確定了位于Si鰭狀物結(jié)構(gòu)上的含Ge包覆層 的模擬應(yīng)力。具體而言，對(duì)于Ge包覆層，當(dāng)對(duì)僅僅三個(gè)柵極使用足夠的長(zhǎng)度的鰭狀物時(shí)，大 壓縮應(yīng)力沿著垂線(xiàn)和電流流動(dòng)出現(xiàn)在鰭狀物的Ge包覆層和Si核心中（例如，Ge~3.OGPa和 Si~3.2GPa)。隨著鰭狀物的長(zhǎng)度增大并且附加的柵極添加在其上時(shí)，增強(qiáng)的應(yīng)變狀態(tài)和移 動(dòng)性減少。例如，五個(gè)柵極對(duì)包覆層產(chǎn)生~4.OGPa的應(yīng)變狀態(tài)并且對(duì)Si鰭狀物核心產(chǎn)生~ 2. OGPa。同樣，九個(gè)柵極對(duì)包覆層產(chǎn)生~5.5GPa的應(yīng)變狀態(tài)并且對(duì)鰭狀物的Si核心產(chǎn)生~ 1.5GPa。這個(gè)觀(guān)察到的現(xiàn)象可以是例如由短鰭狀物產(chǎn)生的自由表面的結(jié)果，這允許包覆擴(kuò) 展，并且從而增加了沿著電流流動(dòng)方向的拉伸應(yīng)變。因此，可以推斷出附加的應(yīng)力源(例如， 外延源極/漏極)將導(dǎo)致與鰭狀物長(zhǎng)度較不相關(guān)的增強(qiáng)。在一些實(shí)施例中，不考慮長(zhǎng)和短(例 如，隔離器件），包含邊緣錯(cuò)位的嵌入式Si外延源極/漏極區(qū)的添加進(jìn)一步增強(qiáng)應(yīng)力。
[0053] 示例性系統(tǒng)
[0054] 圖11示出了利用根據(jù)本公開(kāi)內(nèi)容的一個(gè)或多個(gè)實(shí)施例配置的一個(gè)或多個(gè)半導(dǎo)體 器件(例如，晶體管)而實(shí)現(xiàn)的計(jì)算系統(tǒng)。如可以看到的，計(jì)算系統(tǒng)1000容納母板1002。母板 1002可以包括若干部件，包括但不限于處理器1004和至少一個(gè)通信芯片1006(兩個(gè)在該示 例中被示出），其中的每一個(gè)都可以物理地和電氣地耦合到母板1002,或者以其它方式集成 在其中。如將意識(shí)到的，母板1002可以是例如任何印刷電路板，不管是主板、安裝在主板上 的子板、還是僅僅系統(tǒng)1000的板等等。根據(jù)其應(yīng)用，計(jì)算系統(tǒng)1000可以包括一個(gè)或多個(gè)其它 部件，這些部件可以或可以不物理地和電氣地耦合到母板1002。這些其它部件可以包括但 不限于易失性存儲(chǔ)器(例如，DRAM)、非易失性存儲(chǔ)器(例如，R0M)、圖形處理器、數(shù)字信號(hào)處 理器、密碼協(xié)處理器、芯片組、天線(xiàn)、顯示器、觸摸屏顯示器、觸摸屏控制器、電池、音頻編碼 解碼器、視頻編碼解碼器、功率放大器、全球定位系統(tǒng)(GPS)設(shè)備、羅盤(pán)、加速度計(jì)、陀螺儀、 揚(yáng)聲器、照相機(jī)、以及大容量?jī)?chǔ)存設(shè)備（例如，硬盤(pán)驅(qū)動(dòng)器、光盤(pán)(CD)、數(shù)字通用盤(pán)(DVD)等 等）。包括在計(jì)算系統(tǒng)1000中的部件中的任何部件可以包括利用如本文中所描述的具有包 覆溝道的晶體管而配置的一個(gè)或多個(gè)集成電路結(jié)構(gòu)。在一些實(shí)施例中，多種功能可以被集 成到一個(gè)或多個(gè)芯片中（例如，注意，通信芯片1006可以是處理器1004的部分或者以其它方 式集成到處理器1004中）。
[0055] 通信芯片1006實(shí)現(xiàn)了用于往返于計(jì)算系統(tǒng)1000進(jìn)行數(shù)據(jù)傳輸?shù)臒o(wú)線(xiàn)通信。術(shù)語(yǔ) "無(wú)線(xiàn)"及其派生詞可以用于描述可以通過(guò)使用經(jīng)調(diào)制的電磁輻射來(lái)經(jīng)由非固體介質(zhì)傳遞 數(shù)據(jù)的電路、設(shè)備、系統(tǒng)、方法、技術(shù)、通信信道等。該術(shù)語(yǔ)并非暗示相關(guān)聯(lián)的設(shè)備不包含任 何導(dǎo)線(xiàn)，雖然在一些實(shí)施例中它們可能不包含導(dǎo)電。通信芯片1006可以實(shí)現(xiàn)若干無(wú)線(xiàn)標(biāo)準(zhǔn) 或協(xié)議中的任一種無(wú)線(xiàn)標(biāo)準(zhǔn)或協(xié)議，這些標(biāo)準(zhǔn)或協(xié)議包括但不限于Wi-Fi (IEEE802.11族）、 WiMAX(IEEE 802 · 16族）、IEEE 802 · 20、長(zhǎng)期演進(jìn)（LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、 EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍(lán)牙、它們的衍生物、以及被命名為3G、4G、5G及更高代的 任何其它無(wú)線(xiàn)協(xié)議。計(jì)算系統(tǒng)1000可以包括多個(gè)通信芯片1006。例如，第一通信芯片1006可 以專(zhuān)用于較短距離的無(wú)線(xiàn)通信（例如Wi-Fi和藍(lán)牙），并且第二通信芯片1006可以專(zhuān)用于較 長(zhǎng)距離的無(wú)線(xiàn)通信（例如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等）。
[0056] 計(jì)算系統(tǒng)1000的處理器1004包括封裝在處理器1004內(nèi)的集成電路管芯。在本公開(kāi) 內(nèi)容的一些實(shí)施例中，處理器1004的集成電路管芯包括具有如本文中所述的SiGe或Ge包覆 溝道(完全和/或部分包覆）的一個(gè)或多個(gè)晶體管。術(shù)語(yǔ)"處理器"可以指代對(duì)例如來(lái)自寄存 器和/或存儲(chǔ)器的電子數(shù)據(jù)進(jìn)行處理以將該電子數(shù)據(jù)轉(zhuǎn)換成可以被存儲(chǔ)在寄存器和/或存 儲(chǔ)器中的其它電子數(shù)據(jù)的任何器件或器件的一部分。
[0057]通信芯片1006還可以包括封裝在通信芯片1006內(nèi)的集成電路管芯。根據(jù)一些這樣 的示例性實(shí)施例，通信芯片1006的集成電路管芯包括具有如本文中所述的SiGe或Ge包覆溝 道的一個(gè)或多個(gè)晶體管。如鑒于本公開(kāi)內(nèi)容將意識(shí)到的，注意，多標(biāo)準(zhǔn)無(wú)線(xiàn)能力可以被直接 集成到處理器1004中（例如，在任何芯片1006的功能被集成到處理器1004中的情況下，而不 是具有單獨(dú)的通信芯片）。還要注意，處理器1004可以是具有這樣的無(wú)線(xiàn)能力的芯片組。簡(jiǎn) 言之，可以使用任何數(shù)量的處理器1004和/或通信芯片1006。類(lèi)似地，任何一個(gè)芯片或芯片 組可以具有集成在其中的多個(gè)功能。
[0058]在各個(gè)實(shí)施方式中，計(jì)算系統(tǒng)1000可以是膝上型計(jì)算機(jī)、上網(wǎng)本、筆記本、智能電 話(huà)、平板設(shè)備、個(gè)人數(shù)字助理(PDA)、超級(jí)移動(dòng)PC、移動(dòng)電話(huà)、臺(tái)式計(jì)算機(jī)、服務(wù)器、打印機(jī)、掃 描儀、監(jiān)視器、機(jī)頂盒、娛樂(lè)控制單元、數(shù)碼相機(jī)、便攜式音樂(lè)播放器、或數(shù)字視頻錄像機(jī)。在 其它的實(shí)施方式中，系統(tǒng)1000可以是處理數(shù)據(jù)或采用具有如本文中所述的包覆溝道的晶體 管器件(例如，配置有SiGe或Ge包覆溝道的NMOS Si基于鰭狀物的晶體管）。如鑒于本公開(kāi)內(nèi) 容將顯而易見(jiàn)的，本公開(kāi)內(nèi)容的各種實(shí)施例可以用于通過(guò)允許對(duì)具有應(yīng)力增強(qiáng)的溝道和增 加移動(dòng)性的晶體管的使用來(lái)提高任何過(guò)程節(jié)點(diǎn)處(例如，在微米范圍內(nèi)或亞微米和超過(guò)亞 微米)制造的產(chǎn)品上的性能。
[0059] 進(jìn)一步的示例性實(shí)施例
[0060]以下示例屬于進(jìn)一步的實(shí)施例，根據(jù)這些實(shí)施例中，很多置換和構(gòu)造將是顯而易 見(jiàn)的。
[0061] 示例1是匪0S半導(dǎo)體器件，其包括:位于襯底上的鰭狀物，鰭狀物包括半導(dǎo)體材料 并具有溝道區(qū)和鄰近于溝道區(qū)的相對(duì)應(yīng)的源極區(qū)/漏極區(qū)，其中鰭狀物具有第一寬度(W1); 位于鰭狀物的溝道區(qū)的一個(gè)或多個(gè)表面上的鍺或硅鍺(SiGe)的包覆層;位于包覆層之上的 柵極電介質(zhì)層;位于柵極電介質(zhì)層上的柵極電極；以及位于源極區(qū)/漏極區(qū)的每個(gè)中的N+摻 雜源極材料/漏極材料。
[0062] 示例2包括示例1的主題，其中襯底包括采用（110)取向的硅晶片，并且其中鰭狀物 被配置有〈11 〇>溝道取向。
[0063] 示例3包括示例1-2中的任一項(xiàng)的主題，還包括位于包覆層與柵極電介質(zhì)層之間的 包覆層。
[0064] 示例4包括示例1-3中的任一項(xiàng)的主題，其中覆蓋層包括硅。
[0065] 示例5包括示例1-4中的任一項(xiàng)的主題，其中包覆層包括介于10原子％到90原子％ 之間的鍺。
[0066] 示例6包括示例1-5中的任一項(xiàng)的主題，其中包覆層覆蓋鰭狀物位于溝道區(qū)中的相 對(duì)的側(cè)部分和頂部分。
[0067]示例7包括示例1-6中的任一項(xiàng)的主題，其中包覆層具有2nm或更小的厚度。
[0068] 示例8包括示例1-7中的任一項(xiàng)的主題，其中鰭狀物寬度是不均勻的。
[0069] 示例9包括示例1-8中的任一項(xiàng)的主題，其中鰭狀物的基部等于W1，并且鰭狀物的 頂部是第二寬度(W2)。
[0070] 示例10包括示例1-9中的任一項(xiàng)的主題，其中W1是4nm或更大。
[0071 ] 示例11包括示例1-9中的任一項(xiàng)的主題，其中W1小于或等于4nm。
[0072]示例12包括示例1 -11中的任一項(xiàng)的主題，其中鰭狀物包括第三寬度(W3 )，其中W3 是基于包覆層的厚度和鰭狀物的寬度的總寬度。
[0073] 示例13包括示例12的主題，其中W3等于或小于W1。
[0074] 示例14包括示例12的主題，其中W3等于或大于W1。
[0075] 示例15包括示例1-14中的任一項(xiàng)的主題，其中包覆層被沉積，以使得包覆層厚度 與鰭狀物寬度之比是對(duì)于每2nm的鰭狀物寬度有至少lnm的包覆層的比。
[0076] 示例16包括示例1-15中的任一項(xiàng)的主題，其中包覆層具有不均勻的厚度。
[0077] 示例17包括示例1-16中的任一項(xiàng)的主題，其中包覆層材料沒(méi)有晶體缺陷。
[0078] 示例18是包括示例1-17中的任一項(xiàng)的NM0S半導(dǎo)體器件的集成電路。
[0079]示例19是包括示例1-17中的任一項(xiàng)的匪0S半導(dǎo)體器件的互補(bǔ)型金屬氧化物半導(dǎo) 體(CMOS)。
[0080 ]示例2 0是包括示例1 -17中的任一項(xiàng)的器件的移動(dòng)計(jì)算系統(tǒng)。
[0081 ]示例21是形成NM0S半導(dǎo)體器件的方法，該方法包括:在襯底中或上形成至少一個(gè) 鰭狀物，其中至少一個(gè)鰭狀物具有第一寬度(W1);在溝槽中沉積絕緣體材料;在至少一個(gè)鰭 狀物的溝道區(qū)上形成虛設(shè)柵極;在至少一個(gè)鰭狀物的表面之上沉積附加的絕緣體材料;去 除虛設(shè)柵極以暴露至少一個(gè)鰭狀物的溝道區(qū)；以及在至少一個(gè)鰭狀物的溝道區(qū)的一個(gè)或多 個(gè)表面上沉積包覆層。
[0082] 示例22包括示例21的主題，其中包覆層包括鍺(Ge)或硅鍺(SiGe)。
[0083] 示例23包括示例21-22中的任一項(xiàng)的主題，其中包覆層包括介于10%到90%之間 的鍺。
[0084] 示例24包括示例21 -23中的任一項(xiàng)的主題，其中襯底包括硅(Si)。
[0085]示例25包括示例21-24中的任一項(xiàng)的主題，其中在襯底中或上形成至少一個(gè)鰭狀 物還包括:使至少一個(gè)鰭狀物外延地生長(zhǎng)。
[0086]示例26包括示例21-25中的任一項(xiàng)的主題，其中在襯底中或上形成至少一個(gè)鰭狀 物還包括:執(zhí)行溝槽蝕刻以形成至少一個(gè)鰭狀物。
[0087]示例27包括示例21-26中的任一項(xiàng)的主題，其中在襯底中或上形成至少一個(gè)鰭狀 物還包括:襯底包括(11 〇)取向的S i晶片。
[0088] 示例28包括示例21-27中的任一項(xiàng)的主題，其中W1在5到20nm的范圍內(nèi)。
[0089] 示例29包括示例21-28中的任一項(xiàng)的主題，其中W1等于或大于10nm。
[0090] 示例30包括示例21-27中的任一項(xiàng)的主題，其中W1等于或小于4nm。
[0091 ] 示例31包括示例21-30中的任一項(xiàng)的主題，還包括對(duì)溝道區(qū)中的至少一個(gè)鰭狀物 進(jìn)行減薄以具有第二寬度(W2)。
[0092]示例32包括示例21-31中的任一項(xiàng)的主題，其中在至少一個(gè)鰭狀物的溝道區(qū)的一 個(gè)或多個(gè)表面上沉積包覆層包括在溝道區(qū)的一個(gè)或多個(gè)表面上選擇性地沉積包覆層。 [0093]示例33包括示例21-32中的任一項(xiàng)的主題，其中在至少一個(gè)鰭狀物的溝道區(qū)的一 個(gè)或多個(gè)表面上沉積包覆層包括在鰭狀物的每個(gè)表面上沉積包覆層，并且包覆層的至少一 些在沉積在溝槽中的絕緣物下方延伸。
[0094]示例34包括示例21-33中的任一項(xiàng)的主題，其中在至少一個(gè)鰭狀物的溝道區(qū)的一 個(gè)或多個(gè)表面上沉積包覆層包括在沉積之后將包覆層蝕刻到期望厚度。
[0095] 示例35包括示例21-34中的任一項(xiàng)的主題，其中包覆層是2nm厚或更小。
[0096]示例36包括示例21-35中的任一項(xiàng)的主題，其中在至少一個(gè)鰭狀物的溝道區(qū)的一 個(gè)或多個(gè)表面上沉積包覆層包括鰭狀物具有第三寬度(W3)。
[0097] 示例37包括示例36的主題，其中W3等于或小于W1。
[0098] 示例38包括示例36的主題，其中W3等于或大于W1。
[0099] 示例39包括示例21-38中的任一項(xiàng)的主題，還包括選擇包覆層的厚度，以使得對(duì)于 每lnm的鰭狀物寬度有2nm的包覆層被沉積。
[0?00] 示例40包括示例21-39中的任一項(xiàng)的主題，還包括在包覆層上沉積覆蓋層。
[0101] 示例41包括示例21-40中的任一項(xiàng)的主題，其中覆蓋層包括娃。
[0102] 示例42是移動(dòng)計(jì)算系統(tǒng)，其包括：印刷電路板;操作地耦合到印刷電路板的處理 器;操作地耦合到印刷電路板并與處理器進(jìn)行通信的存儲(chǔ)器；以及操作地耦合到印刷電路 板并與處理器進(jìn)行通信的無(wú)線(xiàn)通信芯片;其中處理器、無(wú)線(xiàn)通信芯片和/或存儲(chǔ)器的至少其 中之一包括NM0S半導(dǎo)體器件，其包括:位于襯底上的鰭狀物，鰭狀物包括半導(dǎo)體材料并具有 溝道區(qū)和鄰近于溝道區(qū)的相對(duì)應(yīng)的源極區(qū)/漏極區(qū)，位于鰭狀物的溝道區(qū)的一個(gè)或多個(gè)表 面上的鍺或硅鍺（SiGe)的包覆層;位于包覆層之上的柵極電介質(zhì)層;位于柵極電介質(zhì)層上 的柵極電極；以及位于源極區(qū)/漏極區(qū)中的每個(gè)區(qū)中的N+摻雜的源極材料/漏極材料。
[0103] 示例43包括示例42的主題，其中匪0S半導(dǎo)體器件還包括位于包覆層與柵極電介質(zhì) 層之間的包覆層，并且覆蓋層包括硅。
[0104] 示例44包括示例41-42中的任一項(xiàng)的主題，其中鰭狀物是娃，并且包覆層是SiGe。 [0105] 示例45包括示例41-44中的任一項(xiàng)的主題，其中源極區(qū)/漏極區(qū)包括嵌入式外延生 長(zhǎng)的硅。
[0106]示例46包括示例41-45中的任一項(xiàng)的主題，其中鰭狀物包括貫穿整個(gè)鰭狀物的第 一寬度(W1)。
[0107] 示例47包括示例41-45中的任一項(xiàng)的主題，其中鰭狀物包括位于襯底的基部處的 第一寬度(W1)和位于鰭狀物的頂部處的第二寬度(W2)。
[0108] 示例48包括示例41-47中的任一項(xiàng)的主題，其中W1大于10nm，并且W2是10nm或更 小。
[0109] 示例49包括示例41-47中的任一項(xiàng)的主題，其中W2是4nm或更小。
[0110]示例50包括示例41-49中的任一項(xiàng)的主題，其中鰭狀物包括第三寬度(W3)，其中W3 是基于包覆層的厚度和鰭狀物的寬度的總寬度。
[0111] 示例51包括示例50的主題，其中W3包括對(duì)于每2nm的鰭狀物寬度有至少lnm的包覆 層的比。
[0112] 示例52包括示例41-51中的任一項(xiàng)的主題，其中包覆層具有2nm或更小的厚度。
[0113] 出于說(shuō)明和描述的目的，已經(jīng)呈現(xiàn)了對(duì)示例性實(shí)施例的前述描述。其并非旨在是 詳盡的或者將本公開(kāi)內(nèi)容限于所公開(kāi)的精確形式。鑒于本公開(kāi)內(nèi)容，許多修改和變型是可 能的。其旨在本公開(kāi)內(nèi)容的范圍并不由該【具體實(shí)施方式】限制，而是由其所附權(quán)利要求限定。 要求保護(hù)本申請(qǐng)的優(yōu)先權(quán)的將來(lái)提交的申請(qǐng)可以以不同方式來(lái)要求保護(hù)所公開(kāi)的主題，并 且通?？梢园ㄈ绫疚闹懈魈幩_(kāi)或以其它方式展示的一個(gè)或多個(gè)限制的任何集合。
【主權(quán)項(xiàng)】
1. 一種NMOS半導(dǎo)體器件，包括： 位于襯底上的鰭狀物，所述鰭狀物包括半導(dǎo)體材料并且具有溝道區(qū)和鄰近于所述溝道 區(qū)的相應(yīng)的源極區(qū)/漏極區(qū)，其中，所述鰭狀物具有第一寬度(W1); 位于所述鰭狀物的所述溝道區(qū)的一個(gè)或多個(gè)表面上的鍺或硅鍺(SiGe)的包覆層； 位于所述包覆層之上的柵極電介質(zhì)層； 位于所述柵極電介質(zhì)層上的柵極電極；以及 位于所述源極區(qū)/漏極區(qū)中的每個(gè)區(qū)中的N+摻雜的源極材料/漏極材料。2. 根據(jù)權(quán)利要求1所述的NM0S半導(dǎo)體器件，其中，所述襯底包括（110)取向的硅晶片，并 且其中，所述鰭狀物被配置有〈11〇>溝道取向。3. 根據(jù)權(quán)利要求1所述的NM0S半導(dǎo)體器件，其中，所述包覆層包括介于10原子％到90原 子％之間的鍺。4. 根據(jù)權(quán)利要求1所述的匪0S半導(dǎo)體器件，其中，所述包覆層覆蓋所述鰭狀物的位于所 述溝道區(qū)中的頂部分和相對(duì)的側(cè)部分。5. 根據(jù)權(quán)利要求1所述的NM0S半導(dǎo)體器件，其中，所述包覆層具有2nm或更小的厚度。6. 根據(jù)權(quán)利要求1所述的匪0S半導(dǎo)體器件，其中，所述鰭狀物的基部等于W1，并且所述 鰭狀物的頂部是第二寬度(W2)。7. 根據(jù)權(quán)利要求1所述的NM0S半導(dǎo)體器件，其中，所述W1小于或等于4nm。8. 根據(jù)權(quán)利要求1所述的匪0S半導(dǎo)體器件，其中，所述鰭狀物包括第三寬度(W3)，并且 其中W3是基于所述包覆層的厚度和所述鰭狀物的寬度的總寬度。9. 根據(jù)權(quán)利要求1所述的匪0S半導(dǎo)體器件，其中，所述包覆層被沉積以使得包覆層厚度 與鰭狀物寬度之比是對(duì)于每2nm的鰭狀物寬度有至少lnm的包覆層的比。10. -種集成電路，所述集成電路包括根據(jù)權(quán)利要求1-9中的任一項(xiàng)所述的匪0S半導(dǎo)體 器件。11. 一種互補(bǔ)型金屬氧化物半導(dǎo)體(CMOS)，所述互補(bǔ)型金屬氧化物半導(dǎo)體(CMOS)包括 根據(jù)權(quán)利要求1-9中的任一項(xiàng)所述的NM0S半導(dǎo)體器件。12. -種形成NM0S半導(dǎo)體器件的方法，所述方法包括： 在襯底中或襯底上形成至少一個(gè)鰭狀物，其中，所述至少一個(gè)鰭狀物具有第一寬度 (W1); 在所述溝槽中沉積絕緣體材料； 在所述至少一個(gè)鰭狀物的溝道區(qū)上形成虛設(shè)柵極； 在所述至少一個(gè)鰭狀物的表面之上沉積附加的絕緣體材料； 去除所述虛設(shè)柵極以暴露所述至少一個(gè)鰭狀物的所述溝道區(qū)；以及 在所述至少一個(gè)鰭狀物的所述溝道區(qū)的一個(gè)或多個(gè)表面上沉積包覆層。13. 根據(jù)權(quán)利要求12所述的方法，其中，所述包覆層包括鍺(Ge)或硅鍺(SiGe)。14. 根據(jù)權(quán)利要求12所述的方法，其中，所述包覆層包括介于10%到90%之間的鍺。15. 根據(jù)權(quán)利要求12所述的方法，其中，在襯底中或襯底上形成所述至少一個(gè)鰭狀物還 包括:所述襯底包括(11 〇)取向的S i晶片。16. 根據(jù)權(quán)利要求12所述的方法，還包括對(duì)所述溝道區(qū)中的所述至少一個(gè)鰭狀物進(jìn)行 減薄以具有第二寬度(W2)。17. 根據(jù)權(quán)利要求12所述的方法，其中，在所述至少一個(gè)鰭狀物的所述溝道區(qū)的一個(gè)或 多個(gè)表面上沉積包覆層包括:在所述溝道區(qū)的所述一個(gè)或多個(gè)表面上選擇性地沉積所述包 覆層。18. 根據(jù)權(quán)利要求12所述的方法，其中，在所述至少一個(gè)鰭狀物的所述溝道區(qū)的一個(gè)或 多個(gè)表面上沉積包覆層包括:所述鰭狀物具有第三寬度(W3)。19. 根據(jù)權(quán)利要求12-18中的任一項(xiàng)所述的方法，還包括選擇所述包覆層的厚度，以使 得對(duì)于每lnm的鰭狀物寬度沉積了 2nm的包覆層。20. -種移動(dòng)計(jì)算系統(tǒng)，包括： 印刷電路板； 處理器，其操作地耦合到所述印刷電路板； 存儲(chǔ)器，其操作地耦合到所述印刷電路板并且與所述處理器進(jìn)行通信；以及 無(wú)線(xiàn)通信芯片，其操作地耦合到所述印刷電路板并且與所述處理器進(jìn)行通信； 其中，所述處理器、所述無(wú)線(xiàn)通信芯片、和/或所述存儲(chǔ)器的至少其中之一包括匪OS半 導(dǎo)體器件，所述NMOS半導(dǎo)體器件包括： 位于襯底上的鰭狀物，所述鰭狀物包括半導(dǎo)體材料并且具有溝道區(qū)和鄰近于所述溝道 區(qū)的相對(duì)應(yīng)的源極區(qū)/漏極區(qū)； 位于所述鰭狀物的所述溝道區(qū)的一個(gè)或多個(gè)表面上的鍺或硅鍺(SiGe)的包覆層； 位于所述包覆層之上的柵極電介質(zhì)層； 位于所述柵極電介質(zhì)層上的柵極電極；以及 位于所述源極區(qū)/漏極區(qū)中的每個(gè)區(qū)中的N+摻雜的源極材料/漏極材料。21. 根據(jù)權(quán)利要求20所述的系統(tǒng)，其中，所述鰭狀物是硅，并且所述包覆層是SiGe。22. 根據(jù)權(quán)利要求20所述的系統(tǒng)，其中，所述源極區(qū)/漏極區(qū)包括嵌入式外延生長(zhǎng)的硅。23. 根據(jù)權(quán)利要求20所述的系統(tǒng)，其中，所述鰭狀物包括位于所述襯底的基部處的第一 寬度(W1)和位于所述鰭狀物的頂部處的第二寬度(W2)。24. 根據(jù)權(quán)利要求20所述的系統(tǒng)，其中，所述鰭狀物包括第三寬度(W3)，其中，W3是基于 所述包覆層的厚度和所述鰭狀物的寬度的所述鰭狀物的總寬度。25. 根據(jù)權(quán)利要求24所述的系統(tǒng)，其中，W3包括對(duì)于每2nm的鰭狀物寬度有至少lnm的包 覆層的比。
【文檔編號(hào)】H01L21/336GK106030818SQ201480076490
【公開(kāi)日】2016年10月12日
【申請(qǐng)日】2014年3月27日
【發(fā)明人】S·M·塞亞, R·科特利爾, H·W·肯內(nèi)爾, G·A·格拉斯, A·S·默西, W·拉赫馬迪, T·加尼
【申請(qǐng)人】英特爾公司