半導體元件及其形成方法
【專利摘要】本發(fā)明公開一種半導體元件及其形成方法，該半導體元件包含一基底，一第一晶體管以及一第二晶體管，該第一及第二晶體管均設置在該基底之上。該第一晶體管包含第一通道區(qū)，以及第一功函數(shù)層。該第二晶體管包含第二通道區(qū)以及第二功函數(shù)層，其中該第二通道區(qū)與該第一通道區(qū)包含不同的摻質，該第二功函數(shù)層及該第一功函數(shù)層具有相同的導電型及不同的厚度。
【專利說明】
半導體元件及其形成方法
技術領域
[0001]本發(fā)明涉及一種具有不同臨界電壓的金屬柵極的半導體元件及其形成方法，且特別是涉及一種以不同的臨界電壓摻雜制作工藝搭配堆疊的功函數(shù)層形成具有不同臨界電壓的金屬柵極的半導體元件及其形成方法。
【背景技術】
[0002]在現(xiàn)有半導體產業(yè)中，多晶硅廣泛地應用于半導體元件如金屬氧化物半導體(metal-oxide-semiconductor,M0S)晶體管中，作為標準的柵極填充材料選擇。然而，隨著MOS晶體管尺寸持續(xù)地微縮，傳統(tǒng)多晶娃柵極因硼穿透(boron penetrat1n)效應導致元件效能降低，及其難以避免的空乏效應(deplet1n effect)等問題，使得等效的柵極介電層厚度增加、柵極電容值下降，進而導致元件驅動能力的衰退等困境。因此，半導體業(yè)界更嘗試以新的柵極填充材料，例如利用功函數(shù)(work funct1n)金屬來取代傳統(tǒng)的多晶娃柵極，用以作為匹配高介電常數(shù)(high-k)柵極介電層的控制電極。
[0003]—般而言，傳統(tǒng)平面型金屬柵極晶體管通常采用離子注入的方式來同時調整晶體管的臨界電壓。然而隨著場效晶體管(field effect transistors，F(xiàn)ETs)元件尺寸持續(xù)地縮小，現(xiàn)有平面式(planar)場效晶體管元件的發(fā)展已面臨制作工藝上的極限。為了克服制作工藝限制，以非平面(non-planar)的場效晶體管元件，例如鰭狀場效晶體管(fin fieldeffect transistor，F(xiàn)in FET)元件來取代平面晶體管元件已成為目前的主流發(fā)展趨勢。然而現(xiàn)今鰭狀場效晶體管的制作工藝已無法單純通過離子注入來調整晶體管的臨界電壓，因此如何在鰭狀晶體管的架構下改良此缺點即為現(xiàn)今一重要課題。

【發(fā)明內容】

[0004]本發(fā)明的一目的在于提供一種半導體元件的形成方法，其利用不同的臨界電壓摻雜制作工藝，并搭配不同的功函數(shù)層，以形成的具有不同臨界電壓的金屬柵極。
[0005]本發(fā)明的另一目的在于提供一種半導體元件，其包含具有不同摻雜濃度或是摻雜材質的柵極通道，以及具有不同材質或不同厚度的功函數(shù)層的金屬柵極，而能達到較佳的元件效能。
[0006]為達上述目的，本發(fā)明的一實施例提供一種半導體元件的形成方法，包含下列步驟。首先，提供一基底。接著，在該基底上形成一介電層，其中該介電層內形成有一第一柵極溝槽以及一第二柵極溝槽。并且，在該第一柵極溝槽內進行一第一臨界電壓摻雜制作工藝。之后，在該第一柵極溝槽內形成一第一功函數(shù)層。后續(xù)，在該第二柵極溝槽內以及該第一溝槽內的第一功函數(shù)層上形成一第二功函數(shù)層，其中該第一功函數(shù)層與該第二功函數(shù)層具有相同的導電型。
[0007]為達上述目的，本發(fā)明的另一實施例提供一種半導體元件的形成方法，包含下列步驟。首先，提供一基底。接著，在該整個基底上進行一第一臨界電壓摻雜制作工藝。并且，在該基底上形成一第一晶體管以及一第二晶體管，其中各該晶體管包含一柵極介電層及一虛置柵極。之后，移除該第一晶體管的該虛置柵極，以形成一第一柵極溝槽。最后，在該第一柵極溝槽內進行一第二臨界電壓摻雜制作工藝。
[0008]為達上述目的，本發(fā)明的另一實施例提供一種半導體元件，其包含一基底，一第一晶體管以及一第二晶體管。該第一晶體管及該第二晶體管均設置在該基底之上。該第一晶體管包含第一通道區(qū)，以及第一功函數(shù)層。該第二晶體管包含第二通道區(qū)以及第二功函數(shù)層，其中，該第二通道區(qū)與該第一通道區(qū)包含不同的摻質，該第二功函數(shù)層及該第一功函數(shù)層具有相同的導電型及不同的厚度。
[0009]本發(fā)明的半導體元件及其形成方法，主要是利用形成不同功函數(shù)的功函數(shù)層(例如具有不同的材質或厚度)，搭配不同的臨界電壓摻雜制作工藝，來調整各晶體管區(qū)的臨界電壓。由此，使后續(xù)在各晶體管區(qū)內形成的柵極結構可具有不同的臨界電壓，以此解決基底效應，形成具有不同臨界電壓的金屬柵極的半導體元件。
【附圖說明】
[0010]圖1至圖5為本發(fā)明第一實施例中半導體元件的形成方法的步驟剖面示意圖；
[0011]圖6至圖8為本發(fā)明第二實施例中半導體元件的形成方法的步驟剖面示意圖；
[0012]圖9為本發(fā)明第三實施例中半導體元件的形成方法的步驟剖面示意圖；
[0013]圖10為本發(fā)明一實施例中半導體元件的結構示意圖。
[0014]主要元件符號說明
[0015]100基底
[0016]101鰭狀結構
[0017]102摻雜區(qū)
[0018]103接觸洞蝕刻停止層
[0019]104層間介電層
[0020]105高介電常數(shù)介電層
[0021]106底部金屬阻隔層
[0022]107功函數(shù)層
[0023]108功函數(shù)層
[0024]110晶體管區(qū)
[0025]IlOa虛置柵極結構
[0026]IlOb柵極結構
[0027]IlOc柵極結構
[0028]IlOd柵極結構
[0029]111介質層
[0030]112虛置柵極
[0031]113蓋層
[0032]114間隙壁
[0033]115源極/漏極
[0034]116柵極溝槽
[0035]116a摻雜區(qū)
[0036]116a’通道區(qū)
[0037]117介質層
[0038]118高介電常數(shù)介電層
[0039]119底部金屬阻隔層
[0040]120功函數(shù)層[0041 ]121導電層
[0042]122功函數(shù)層
[0043]123功函數(shù)層
[0044]124功函數(shù)層
[0045]125P型功函數(shù)層
[0046]126N型功函數(shù)層
[0047]130晶體管區(qū)
[0048]130a虛置柵極結構
[0049]130b柵極結構
[0050]130c柵極結構
[0051]130d柵極結構
[0052]131介質層
[0053]132虛置柵極
[0054]133蓋層
[0055]134間隙壁
[0056]135源極/漏極
[0057]136柵極溝槽
[0058]136a摻雜區(qū)
[0059]136a’通道區(qū)
[0060]137介質層
[0061]138高介電常數(shù)介電層
[0062]139底部金屬阻隔層
[0063]140功函數(shù)層
[0064]141導電層
[0065]142功函數(shù)層
[0066]143功函數(shù)層
[0067]144P型功函數(shù)層
[0068]145P型功函數(shù)層
[0069]146N型功函數(shù)層
[0070]150晶體管區(qū)
[0071]150a虛置柵極結構
[0072]150b柵極結構
[0073]150c柵極結構
[0074]150d柵極結構
[0075]151介質層
[0076]152虛置柵極
[0077]153蓋層
[0078]154間隙壁
[0079]155源極/漏極
[0080]156柵極溝槽
[0081]156a通道區(qū)
[0082]157介質層
[0083]158高介電常數(shù)介電層
[0084]159底部金屬阻隔層
[0085]160功函數(shù)層
[0086]161導電層
[0087]162功函數(shù)層
[0088]163N型功函數(shù)層
[0089]200圖案化光致抗蝕劑層
[0090]400圖案化光致抗蝕劑層
[0091]600圖案化光致抗蝕劑層
[0092]800圖案化光致抗蝕劑層
[0093]P1、P2、P3 臨界電壓摻雜制作工藝
【具體實施方式】
[0094]為使熟悉本發(fā)明所屬技術領域的一般技術者能更進一步了解本發(fā)明，下文特列舉本發(fā)明的數(shù)個優(yōu)選實施例，并配合所附的附圖，詳細說明本發(fā)明的構成內容及所欲達成的功效。
[0095]請參照圖1至圖5，所繪示者為本發(fā)明第一實施例中形成半導體元件的形成方法不意圖。首先，如圖1所不，提供一基底100?；?00例如是一娃基底、^娃基底或一娃覆絕緣(silicon-on-1nsulator，SOI)基底等半導體基底。基底100上定義有三個晶體管區(qū)110、130、150，優(yōu)選為相同導電型式的晶體管區(qū)，例如都是PMOS晶體管區(qū)或都是NMOS晶體管區(qū)，且三個晶體管區(qū)110、130、150分別預定為后續(xù)制作不同臨界電壓的柵極結構。然而，在其他實施樣態(tài)中，三個晶體管區(qū)110、130、150也可選擇包含不同導電型式的晶體管區(qū)，例如晶體管區(qū)110、130為PMOS晶體管區(qū)而晶體管區(qū)150為NMOS晶體管區(qū)。
[0096]基底100形成有至少一鰭狀結構101及一絕緣層(未繪示)，其中鰭狀結構101的底部被該絕緣層環(huán)繞，例如被一氧化硅所包覆，而形成淺溝隔離(STI)。在一實施樣態(tài)中，鰭狀結構101的形成方式可以包含在基底100上先形成一圖案化掩模(未繪示)，再經(jīng)過一蝕刻制作工藝，將該圖案化掩模的圖案轉移至基底100中。接著，因應三柵極晶體管元件或雙柵極鰭狀晶體管元件等結構特性的不同，而可選擇性去除或留下部分該圖案化掩模，再搭配沉積、化學機械研磨(chemical mechanical polishing, CMP)與回蝕刻制作工藝而形成該絕緣層，并使得突出于該絕緣層的基底100形成鰭狀結構101。除此之外，在另一實施樣態(tài)中，鰭狀結構101的形成方式也選擇先形成一圖案化硬掩模層(未繪示)于基底100上，再利用一外延制作工藝于暴露于該圖案化掩模層外的基底100上長出例如包含硅或硅鍺等的半導體層(未繪示)，以作為相對應的鰭狀結構?；蛘?，在其他例如包含硅覆絕緣基底的實施樣態(tài)(未繪示)中，則可省略前述該絕緣層制作工藝，并利用圖案化掩模來蝕刻基底100的一半導體層(未繪示)，并停止于該半導體層下方的一底氧化層(未繪示)以形成該鰭狀結構。
[0097]然后可進行一金屬柵極制作工藝，以在基底100的鰭狀結構101上形成三個金屬柵極結構，在本實施例中，該金屬柵極結構的形成方法可依據(jù)「后柵極(gate-last)制作工藝」并搭配「后高介電常數(shù)介電層(high-k last)制作工藝」為實施樣態(tài)進行說明。需特別說明的是，在進行金屬柵極制作工藝之前，先如圖1所示，在基底100的鰭狀結構101上全面性地進行一臨界電壓摻雜制作工藝P1，全面性地摻雜相反導電型式的一摻質至鰭狀結構101的整個表面，以形成一摻雜區(qū)102，如圖1所示。舉例來說，若選擇在三個晶體管區(qū)110、130、150形成P型晶體管，則可摻雜N型摻質至鰭狀結構101，以初步調整后續(xù)在三個晶體管區(qū)110、130、150形成的柵極結構的臨界電壓(threshold voltage，Vth)。反之，若選擇在三個晶體管區(qū)110、130、150形成N型晶體管，則需摻雜P型摻質來調整臨界電壓。在一實施樣態(tài)中，N型摻質例如是砷原子(arsenic，As)、磷原子(phosphorus，P)、鋪原子(antimony，Sb)或祕原子(bismuth，Bi)，P型摻質例如是硼原子(boron，B)、招原子(aluminum，Al)、鎵原子(gallium, Ga)或銦原子(indium, In)。此外，在另一實施樣態(tài)中，也可先在基底100的鰭狀結構101上形成一緩沖層(未繪示)，再進行臨界電壓摻雜制作工藝P1，而后，可因應后續(xù)制作工藝選擇性去除或留下該緩沖層。
[0098]后續(xù)，則依序在鰭狀結構101上形成一介質材料層(未繪示)、一虛置柵極材料層(未繪示)以及一帽蓋材料層(未繪示)，再圖案化這些堆疊材料層，形成如圖2所示的三個虛置柵極結構110a、130a、150a。其中，虛置柵極結構110a、130a、150a分別包含由氧化硅(silicon oxide)、氮化石圭(silicon nitride)或氮氧化石圭(silicon oxynitride)所構成的介質層(interfacial layer) 111、131、151，由具有摻質的多晶娃材料、不具有任何摻質(undoped)多晶硅材料或非晶硅材料所構成的虛置柵極112、132、152，以及由單層或多層結構所構成的蓋層113、133、153。接著，在虛置柵極結構110a、130a、150a的側壁分別形成具有單層或復合層結構的間隙壁114、134、154，例如包含高溫氧化娃層(high temperatureoxide，HT0)、氮化娃、氧化娃、氮氧化娃或使用六氯二娃燒(hexachlorodisilane，Si2Cl6)形成的氮化娃(HCD-SiN)等材質，并在虛置柵極結構110a、130a、150a的兩側形成源極/漏極115、135、155。之后，形成接觸洞蝕刻停止層103覆蓋整個虛置柵極結構110a、130a、150a，并于接觸洞蝕刻停止層103上形成一層間介電層104，例如是氧化硅層或四乙氧基硅燒(tetraethyl orthosilicate，TE0S)層。
[0099]然后，如圖3所示平坦化層間介電層104及接觸洞蝕刻停止層103，以暴露出虛置柵極112、132、152的頂部，并進行一選擇性的干蝕刻或濕蝕刻制作工藝，例如利用氨水(ammonium hydroxide, NH4OH)或氫氧化四甲錢(tetramethylammonium hydroxide, TMAH)等蝕刻溶液來去除虛置柵極112、132、152，以在層間介電層104中形成三個柵極溝槽116、136、156，且各柵極溝槽116、136、156底部仍保留有介質層111、131、151。
[0100]接著，形成一圖案化掩模層，例如一圖案化光致抗蝕劑層200，覆蓋晶體管區(qū)130、150，并利用圖案化光致抗蝕劑層200為掩模對被暴露的柵極溝槽116 (晶體管區(qū)110內)進行另一臨界電壓摻雜制作工藝P2，形成一摻雜區(qū)116a，由此進一步調整后續(xù)在晶體管區(qū)110內形成的柵極結構的臨界電壓。具體來說，臨界電壓摻雜制作工藝P2優(yōu)選是選擇利用與臨界電壓摻雜制作工藝Pl具有相同導電型式但包含不同摻雜材質的一摻質。舉例來說，若臨界電壓摻雜制作工藝Pl是摻雜銻原子(N型摻質)至鰭狀結構101，則臨界電壓摻雜制作工藝P2則可摻雜鉍原子(N型摻質)，以使晶體管區(qū)110內的柵極結構可相較于晶體管區(qū)130、150具有不同的臨界電壓，但不以此為限。在另一實施樣態(tài)中，也可選擇在臨界電壓摻雜制作工藝P2同樣利用與臨界電壓摻雜制作工藝Pl相同的摻雜材質，例如仍選用銻原子來進行摻雜，使晶體管區(qū)110相較于晶體管區(qū)130、150具有較高濃度的摻雜濃度，由此使晶體管區(qū)110內的柵極結構具有不同的臨界電壓。反之，若臨界電壓摻雜制作工藝Pl是摻雜鋁原子(P型摻質)，則臨界電壓摻雜制作工藝P2即可選擇仍摻雜鋁原子，或摻雜其他P型摻質。
[0101]而后，如圖4所示，接著去除圖案化光致抗蝕劑層200，并形成覆蓋晶體管區(qū)110、150的另一圖案化光致抗蝕劑層400。利用圖案化光致抗蝕劑層400為掩模對被暴露的柵極溝槽136 (位于晶體管區(qū)130內)進行另一臨界電壓摻雜制作工藝P3，形成一摻雜區(qū)136a，進一步調整后續(xù)在晶體管區(qū)130內形成的柵極結構的臨界電壓。在一實施樣態(tài)中，臨界電壓摻雜制作工藝P3可同樣選擇利用與臨界電壓摻雜制作工藝Pl具有相同導電型式但包含不同摻雜材質的一摻質，或者是選用與臨界電壓摻雜制作工藝P1、P2相同的摻雜材質，但不同于臨界電壓摻雜制作工藝P2的摻雜劑量，以使晶體管區(qū)110、130、150分別具有不同的摻雜濃度而分別具有不同的臨界電壓，但不限于此。
[0102]綜上所述，本實施例的形成方法是先同時對晶體管區(qū)110、130、150進行臨界電壓摻雜制作工藝P1，再個別對晶體管區(qū)I1進行臨界電壓摻雜制作工藝P2、對晶體管區(qū)130進行臨界電壓摻雜制作工藝P3，即可使晶體管區(qū)110、130、150分別具有不同的摻雜濃度而分別具有不同的臨界電壓。簡言之，即是利用不同臨界電壓摻雜制作工藝P1、P2、P3配合覆蓋不同的區(qū)域范圍的圖案化光致抗蝕劑層200、400來調整晶體管區(qū)110、130、150的臨界電壓。后續(xù)，可選擇性各自地或同步地去除介質層111、131、151。或者，也可選擇先各自地或同一步地移除介質層111、131、151，再進行臨界電壓摻雜制作工藝P2、P3等。
[0103]此外，在另一實施樣態(tài)中，在完成臨界電壓摻雜制作工藝P3之后，也可重復上述步驟，去除圖案化光致抗蝕劑層400，再形成覆蓋于晶體管區(qū)110、130的另一圖案化光致抗蝕劑層(未繪示)，并進行另一臨界電壓摻雜制作工藝，以在晶體管區(qū)150形成另一摻雜區(qū)(未繪示)。其中，該另一臨界電壓摻雜制作工藝可選擇摻雜與臨界電壓摻雜制作工藝Pl具有相同導電型式的不同摻質；或者是與臨界電壓摻雜制作工藝Pl具有相反導電型式的一摻質，使該另一摻雜區(qū)形成具有相反導電形式的一摻雜區(qū)。在其他實施樣態(tài)中，也可選擇省略圖1所示的臨界電壓摻雜制作工藝P1，而直接在鰭狀結構101上進行金屬柵極制作工藝及臨界電壓摻雜制作工藝P2、P3等。
[0104]如圖5所示，依序在柵極溝槽116、136、156中分別形成U型的介質層117、137、157，U型的高介電常數(shù)介電層118、138、158、U型的底部金屬阻隔層119、139、159以及U型的功函數(shù)層120、140、160。最后，則分別填入導電層121、141、161。其形成方法，例如是包含在鰭狀結構101上全面地形成一介質材料層(未繪示)、一高介電常數(shù)介電材料層(未繪示)、一底部金屬阻隔材料層(未繪示)、一功函數(shù)材料層(未繪示)及導電材料層(未繪示)，再進行一平坦化制作工藝，例如是化學機械研磨或蝕刻制作工藝，移除位于層間介電層104的該介質材料層、該高介電常數(shù)介電材料層、該底部金屬阻隔材料層、該功函數(shù)材料層及該導電材料層，但不以此為限。在另一實施樣態(tài)中，也可選擇在形成功函數(shù)材料層之前，額外形成一材料層(未繪示)，例如是一氮化鉭層；以調整后續(xù)制作工藝中用以調整金屬柵極的功函數(shù)的功函數(shù)層。
[0105]在一實施樣態(tài)中，介質層117、137、157例如是包含氧化硅或氮化硅。高介電常數(shù)介電層118、138、158例如是包含介電常數(shù)大于4的介電材料，例如是選自氧化鉿(hafnium oxide, HfO2)、娃酸給氧化合物(hafnium silicon oxide, HfS14)、娃酸給氮氧化合物(hafnium silicon oxynitride, HfS1N)、氧化招(aluminum oxide，Al2O3)、氧化鑭(lanthanum oxide，La2O3)、氧化組(tantalum oxide，Ta2O5)、氧化?乙(yttrium oxide，Y2O3)、氧化錯(zirconium oxide, ZrO2)、欽酸鎖(strontium titanate oxide, SrT13)、娃酉愛錯氧化合物(zirconium silicon oxide，ZrS14)、錯酉愛給(hafnium zirconium oxide，HfZrO4)、鎖祕組氧化物(strontium bismuth tantalate，SrBi2Ta2O9, SBT)、錯欽酸鉛(lead zirconate titanate，PbZrxTilxO3, PZT)、欽酉愛鋇鎖(barium strontium titanate，BaxSr1 xTi03，BST)或其組合所組成的群組。底部金屬阻隔層119、139、159可為一單層或雙層結構，例如是包含鈦(Ti)、鉭(Ta)、氮化鈦(TiN)或氮化鉭(TaN)，但不限于此。此外，功函數(shù)層120、140、160的組成優(yōu)選依據(jù)適用的晶體管型態(tài)而不同材質。例如，若晶體管為N型晶體管，功函數(shù)層120、140、160可包含功函數(shù)為3.9電子伏特(eV)?4.3eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或碳化鈦鋁(TiAlC)等，但不以此為限。反之，若晶體管為P型晶體管，功函數(shù)層120、140、160則包含功函數(shù)為4.8eV?5.2eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等。導電層121、141、161則例如是包含鋁(Al)、鎢(W)、鈦鋁合金(TiAl)或鈷鎢磷化物(cobalttungsten phosphide, CoffP)等低電阻材料，但不以此為限。
[0106]由此即可完成本發(fā)明第一實施例的半導體元件。在本實施例中，柵極結構優(yōu)選是具有相同導電型式，例如均為P型柵極或均為N型柵極，通過圖案化光致抗蝕劑層覆蓋不同的區(qū)域范圍來進行不同的臨界電壓摻雜制作工藝。由此，使后續(xù)在三個晶體管區(qū)形成的柵極結構可具有不同的臨界電壓，以在半導體元件中形成高臨界電壓(high thresholdvoltage, HVT)、低臨界電壓(low threshold voltage，LVT)或標準臨界電壓(standardvoltage threshold，SVT)的P型晶體管或N型晶體管等。
[0107]然而，本領域者應可輕易了解，本發(fā)明的半導體元件也可能以其他方式形成，并不限于前述的制作步驟。舉例來說，在其他實施樣態(tài)中也可選擇形成覆蓋其他區(qū)域范圍的圖案化光致抗蝕劑層，例如是僅覆蓋晶體管區(qū)I1或是晶體管區(qū)130等，來進行臨界電壓摻雜制作工藝P2、P3，以對應元件需求，在各晶體管區(qū)內形成具有不同臨界電壓的柵極結構。此夕卜，下文將進一步針對本發(fā)明半導體元件及其形成方法的其他實施例或變化型進行說明。且為簡化說明，以下說明主要針對各實施例不同之處進行詳述，而不再對相同之處作重復贅述。此外，本發(fā)明的各實施例中相同的元件以相同的標號進行標示，以利于各實施例間互相對照。
[0108]請參照圖6至圖8，其繪示本發(fā)明第二實施例的制作方法的步驟示意圖。本實施例的半導體元件的形成方法大體上和前述第一實施例的圖1至圖4相同，依序提供基底100并在基底100上定義有相同導電型式的三個晶體管區(qū)110、130、150，例如都是P型導電型。并且，通過臨界電壓摻雜制作工藝P1、P2、P3，以在晶體管區(qū)110、130、150形成具有不同摻質(例如是不同的摻雜濃度或不同的摻雜材質)的摻雜區(qū)116a、136a、102，而分別具有不同的臨界電壓。
[0109]除此之外，如圖6所示，本實施例與前述實施例的主要差異在于形成如圖4所示的半導體結構之后，接著移除圖案化光致抗蝕劑層400及介質層111、131、151。然后，依序在晶體管區(qū)110、130、150形成一高介電常數(shù)介電層105及一底部金屬阻隔層106，覆蓋在鰭狀結構101并填入柵極溝槽116、136、156中。其中，高介電常數(shù)介電層105及底部金屬阻隔層106的組成可比照前述第一實施例，在此不另贅述。
[0110]隨后，選擇性的僅在晶體管區(qū)110中形成一功函數(shù)層107。例如，在鰭狀結構101上形成一功函數(shù)層(未繪示)覆蓋晶體管區(qū)110、130、150，并形成一圖案化掩模，例如是圖案化光致抗蝕劑層600，覆蓋晶體管區(qū)110，并利用圖案化光致抗蝕劑層600為掩模去除被暴露的晶體管區(qū)130、150內部分該功函數(shù)層，以僅在晶體管區(qū)110內形成一功函數(shù)層107，填入柵極溝槽116，如圖6所示。在一實施樣態(tài)中，功函數(shù)層107優(yōu)選為一 P型功函數(shù)層，例如是包含氮化鈦、氮化鉭或碳化鉭(tantalum carbide，TaC)等組成，但不以此為限。
[0111]接著，如圖7所示，選擇性地僅在第一區(qū)110及第二區(qū)130中形成另一功函數(shù)層108。例如是去除圖案化光致抗蝕劑層600，在鰭狀結構101上形成另一功函數(shù)層(未繪示)，覆蓋晶體管區(qū)110、130、150。并且，形成另一圖案化光致抗蝕劑層800覆蓋晶體管區(qū)110、130，并利用圖案化光致抗蝕劑層800為掩模去除被暴露的晶體管區(qū)150內部分該功函數(shù)層，以僅在晶體管區(qū)110、130內形成一功函數(shù)層108，填入柵極溝槽116、136，如圖7所示。其中，晶體管區(qū)110內的功函數(shù)層108是位于功函數(shù)層107上。
[0112]值得說明的是，在一實施樣態(tài)中，功函數(shù)層108優(yōu)選同樣為一 P型功函數(shù)層，并包含不同于功函數(shù)層107的材質、含鋁量、厚度或鍵結等，由此可調變晶體管區(qū)110、130內晶體管的功函數(shù)值。
[0113]后續(xù)，去除圖案化光致抗蝕劑層800，形成另一功函數(shù)層(未繪示)覆蓋于晶體管區(qū)110、130、150，但不移除位于任何晶體管區(qū)內的該功函數(shù)層。該功函數(shù)層的組成及特征可比照前述功函數(shù)層108，在此不另贅述。接著再形成一導電層(未繪示)于功函數(shù)層上并搭配進行一平坦化制作工藝以形成如圖8所示的三個柵極結構110b、130b、150b。其中，位于晶體管區(qū)110內的柵極結構IlOb具有三層功函數(shù)層，其包含由功函數(shù)層107形成的功函數(shù)層122，由功函數(shù)層108形成的功函數(shù)層123及最后形成的功函數(shù)層124 ;位于晶體管區(qū)130內的柵極結構130b具有兩層功函數(shù)層，其包含由功函數(shù)層108形成的142及最后形成的功函數(shù)層143 ;位于晶體管區(qū)150內的柵極結構150b則僅包含最后形成的功函數(shù)層162。
[0114]由此即可完成本發(fā)明第二實施例的半導體元件。除前述差異之外，本實施例的其他步驟都與前述第一實施例相同，故不再贅述。本實施例的形成方法除利用前述圖3至圖4所示的優(yōu)選實施例，進行臨界電壓摻雜制作工藝P1、P2、P3，在三個晶體管區(qū)110、130、150形成摻雜區(qū)116a、136a、102來調整各晶體管區(qū)110、130、150的臨界電壓之外，還可再搭配圖6至圖8所示的優(yōu)選實施例，利用圖案化光致抗蝕劑層600、800等覆蓋不同的區(qū)域范圍進行沉積制作工藝，在各晶體管區(qū)形成具有相同導電型式但包含不同材質、不同厚度、不同含鋁量或不同鍵結等的功函數(shù)層。由此，可進一步調整后續(xù)在三個晶體管區(qū)形成的柵極結構的臨界電壓。
[0115]請再參照圖9，圖9為本發(fā)明第三實施例中半導體元件的形成方法的步驟剖面示意圖。本實施例的半導體元件的形成方法大體上和前述第二實施例相同，同樣是在基底100定義有相同導電型式的三個晶體管區(qū)110、130、150。值得注意的是，本實施例與前述實施例的主要差異在于去除圖案化光致抗蝕劑層600后，分別在晶體管區(qū)130、150的柵極溝槽136、156內形成不同的功函數(shù)層142、162，形成如圖9所示的三個柵極結構110c、130c、150c。也就是說，功函數(shù)層122、142、162是分別位于三個晶體管區(qū)110、130、150內，并包含不同的材質、不同的含鋁量、不同的厚度或不同的鍵結等，由此達到進一步調變柵極結構110c、130c、150c的功函數(shù)值的效果。
[0116]由前述兩實施例可知，本發(fā)明的形成方法除利用前述圖3至圖4所示的優(yōu)選實施例，進行臨界電壓摻雜制作工藝P1、P2、P3，在三個晶體管區(qū)110、130、150形成摻雜區(qū)116a、136a、102來調整各晶體管區(qū)110、130、150的臨界電壓之外，還可再搭配圖6至圖8或圖9所示的優(yōu)選實施例，利用圖案化光致抗蝕劑層600、800等覆蓋不同的區(qū)域范圍進行沉積制作工藝，在各晶體管區(qū)形成具有相同導電型但包含不同材質、不同厚度、不同含鋁量或不同鍵結等的功函數(shù)層或其組合。換句話說，基本上，利用臨界電壓摻雜制作工藝即可在X個晶體管區(qū)形成X個具不同臨界電壓的相同導電型晶體管；而形成不同材質、不同厚度、不同含鋁量或不同鍵結等的功函數(shù)層又可在Y個晶體管區(qū)形成Y個具不同臨界電壓的相同導電型晶體管，若再將兩種實施方式混搭，則可以提供多達XX Y種變化的臨界電壓組合，大幅提高制作工藝整合的多樣性與便利性。
[0117]請再參照圖10，圖10為本發(fā)明一實施例中半導體元件的結構示意圖。本實施例的半導體元件大體上和前述第二實施例相同，不同之處在于使晶體管區(qū)110、130為相同導電型式的晶體管區(qū)而晶體管區(qū)150則為不同導電型式的晶體管區(qū)。例如晶體管區(qū)110、130均為一 PMOS晶體管區(qū)，而晶體管區(qū)150為一 NMOS晶體管區(qū)。具體來說，三個晶體管區(qū)110、130、150分別形成有柵極結構IlOd, 130d、150d，其中，柵極結構IlOd, 130d的通道區(qū)116a’、136a’優(yōu)選可包含不同的摻雜濃度或是摻雜材質的P型摻質等，由此，使柵極結構110d、130d的通道區(qū)116a’、136a’具有不同的臨界電壓。而柵極結構150d的通道區(qū)156a’則具有N型摻質。
[0118]另一方面，柵極結構110d、130d、150d可進一步具有不同的功函數(shù)層組成，其形成方式包含在晶體管區(qū)110、130、150的各柵極溝槽116、136、156內分別形成高介電常數(shù)介電層105以及一底部金屬阻隔層106，其中高介電常數(shù)介電層105及底部金屬阻隔層106的組成及形成方法可比照前述第一實施例，在此不另加贅述。隨后，在晶體管區(qū)110、130的柵極溝槽116、136內形成不同厚度、不同材質或不同鍵結的P型功函數(shù)層。舉例來說，例如先形成一第一 P型功函數(shù)層(未繪示)于晶體管區(qū)110、130、150，并形成一圖案化光致抗蝕劑層(未繪示)，覆蓋晶體管區(qū)110、130并利用該圖案化光致抗蝕劑層為掩模進行一蝕刻制作工藝去除晶體管區(qū)150的第一 P型功函數(shù)層，使剩余的第一 P型功函數(shù)層形成于晶體管區(qū)110、130。
[0119]接著去除該圖案化光致抗蝕劑層，僅形成一第二 P型功函數(shù)層(未繪示)于晶體管區(qū)130的柵極溝槽136內，至此于晶體管區(qū)130形成一較厚的P型功函數(shù)層以及于晶體管區(qū)110形成較薄的P型功函數(shù)層。隨后依序沉積一 N型功函數(shù)層(未繪示)與一導電層(未繪示)于晶體管區(qū)110、130、150并搭配進行一平坦化制作工藝以形成三個柵極結構110d、130d、150d，如圖10所示。其中，位于晶體管區(qū)110內的柵極結構IlOd包含由P型功函數(shù)層125及N型功函數(shù)層126 ;位于晶體管區(qū)130內的柵極結構130d包含兩層P型功函數(shù)層144、145及N型功函數(shù)層146 ;位于晶體管區(qū)150內的柵極結構150d則包含最后形成的N型功函數(shù)層163。
[0120]值得注意的是，在本實施例中，晶體管區(qū)110的P型功函數(shù)層125的厚度低于晶體管區(qū)130的P型功函數(shù)層(包含P型功函數(shù)層144、145)的整體厚度，由此，利用兩個晶體管區(qū)110、130中P型功函數(shù)層的不同厚度以及通道區(qū)116a’、136a’所含的不同摻質來使PMOS晶體管區(qū)的柵極結構110d、130d與NMOS晶體管區(qū)(即晶體管區(qū)150，具有N型功函數(shù)層163與通道區(qū)156a’ )的柵極結構150d分別具有不同臨界電壓。
[0121]綜上所述，本發(fā)明的半導體元件及其形成方法，主要是利用形成不同功函數(shù)的功函數(shù)層(例如具有不同的材質、厚度或鍵結)，搭配不同的臨界電壓摻雜制作工藝，來調整各晶體管區(qū)的臨界電壓。由此，使后續(xù)在各晶體管區(qū)內形成的柵極結構可具有不同的臨界電壓，以此解決基底效應，形成具有不同臨界電壓的金屬柵極的半導體元件。本發(fā)明的形成方法可應用于制作三顆或以上的金屬柵極結構，使各金屬柵極具有不同臨界電壓。
[0122]此外，前述實施例的金屬柵極結構雖都是采用「后柵極(gate-last)」制作工藝并搭配「后高介電常數(shù)介電層(high-k last)」制作工藝為實施樣態(tài)進行說明，但并不以此為限，在其他實施例中，也可選擇應用于「前柵極(gate-first)」制作工藝或「前高介電常數(shù)介電層(high-k first) J制作工藝。
[0123]以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權利要求所做的均等變化與修飾，都應屬本發(fā)明的涵蓋范圍。
【主權項】
1.一種半導體元件的形成方法，其特征在于:包括 提供一基底； 在該基底上形成一介電層，其中該介電層內形成有一第一柵極溝槽以及一第二柵極溝槽； 在該第一柵極溝槽內進行一第一臨界電壓摻雜制作工藝； 在該第一柵極溝槽內形成一第一功函數(shù)層；以及 在該第二柵極溝槽內以及該第一柵極溝槽內的該第一功函數(shù)層上形成一第二功函數(shù)層，其中該第一功函數(shù)層與該第二功函數(shù)層具有相同的導電型。2.依據(jù)權利要求1所述的半導體元件的形成方法，其特征在于，還包含: 在該第二柵極溝槽內進行一第二臨界電壓摻雜制作工藝，其中該第二臨界電壓摻雜制作工藝是注入不同于該第一臨界電壓摻雜制作工藝的摻質。3.依據(jù)權利要求1所述的半導體元件的形成方法，其特征在于，還包含: 在該基底上形成一第一虛置柵極結構及一第二虛置柵極結構，其中，該第一虛置柵極結構及該第二虛置柵極結構分別包含一介質層及一虛置柵極； 移除該第一虛置柵極結構的該虛置柵極，以形成該第一柵極溝槽；以及 移除該第二虛置柵極結構的該虛置柵極，以形成該第二柵極溝槽。4.依據(jù)權利要求3所述的半導體元件的形成方法，其特征在于，還包含: 在進行該第一臨界電壓摻雜制作工藝之前移除該第一虛置柵極結構的該介質層。5.依據(jù)權利要求3所述的半導體元件的形成方法，其特征在于，還包含: 在進行該第一臨界電壓摻雜制作工藝之后移除該第一虛置柵極結構的該介質層。6.依據(jù)權利要求1所述的半導體元件的形成方法，其特征在于，該第一功函數(shù)層及該第二功函數(shù)層包含不同的材質或厚度。7.依據(jù)權利要求1所述的半導體元件的形成方法，其特征在于，還包含: 在該介電層內形成一第三柵極溝槽；以及 在該第三柵極溝槽內進行一第三臨界電壓摻雜制作工藝。8.依據(jù)權利要求7所述的半導體元件的形成方法，其特征在于，還包含: 在該第三柵極溝槽內、該第二柵極溝槽及該第一柵極溝槽內的該第二功函數(shù)層上形成一第三功函數(shù)層，其中該第三功函數(shù)層與該第一功函數(shù)層具有不同的導電型。9.依據(jù)權利要求3所述的半導體元件的形成方法，其特征在于，還包含: 在該基底上形成一鰭狀結構，其中該第一虛置柵極結構及該第二虛置柵極結構是形成在該鰭狀結構上。10.一種半導體元件的形成方法，其特征在于，包含: 提供一基底； 在該整個基底上進行一第一臨界電壓摻雜制作工藝； 在該基底上形成一第一柵極結構以及一第二柵極結構，其中該第一電柵極結構及該第二柵極結構分別包含一介質層及一虛置柵極； 移除該第一柵極結構的該虛置柵極，以形成一第一柵極溝槽；以及 在該第一柵極溝槽內進行一第二臨界電壓摻雜制作工藝。11.依據(jù)權利要求10所述的半導體元件的形成方法，其特征在于，該第二臨界電壓摻雜制作工藝是注入不同于該第一臨界電壓摻雜制作工藝的摻質。12.依據(jù)權利要求10所述的半導體元件的形成方法，其特征在于，還包含: 移除該第二柵極結構的該虛置柵極，以形成一第二柵極溝槽；以及 在該第二柵極溝槽內進行一第三臨界電壓摻雜制作工藝，其中該第三臨界電壓摻雜制作工藝是注入不同于該第一臨界電壓摻雜制作工藝的摻質。13.依據(jù)權利要求10所述的半導體元件的形成方法，其特征在于，還包含: 在進行該第二臨界電壓摻雜制作工藝之前移除該第一柵極結構的該介質層。14.依據(jù)權利要求10所述的半導體元件的形成方法，其特征在于，還包含: 在進行該第二臨界電壓摻雜制作工藝之后移除該第一柵極結構的該介質層。15.依據(jù)權利要求10所述的半導體元件的形成方法，其特征在于，還包含: 在該基底上形成一鰭狀結構，其中該第一柵極結構及該第二柵極結構是形成在該鰭狀結構上。16.一種半導體元件，其特征在于，包含: 基底; 第一柵極結構設置在該基底之上，該第一柵極結構包含: 第一通道區(qū)；以及 第一功函數(shù)層；以及 第二柵極結構設置在該基底之上，該第二柵極結構包含: 第二通道區(qū)，其中該第二通道區(qū)與該第一通道區(qū)包含不同的摻質；以及 第二功函數(shù)層，其中該第二功函數(shù)層及該第一功函數(shù)層具有相同的導電型及不同的厚度。17.依據(jù)權利要求16所述的半導體元件，其特征在于，該第一功函數(shù)層及該第二功函數(shù)層包含不同的材質。18.依據(jù)權利要求16所述的半導體元件，其特征在于，還包含: 第三柵極結構設置在該基底之上，該第三柵極結構包含: 第三通道區(qū)，其中該第三通道區(qū)與該第二通道區(qū)、該第一通道區(qū)具有不同的摻質；以及 第三功函數(shù)層；該第三功函數(shù)層具有不同于該第一功函數(shù)層及該第二功函數(shù)層的導電型。19.依據(jù)權利要求16所述的半導體元件，其特征在于，該第二通道區(qū)與該第一通道區(qū)包含具有不同摻雜濃度的摻質。20.依據(jù)權利要求16所述的半導體元件，其特征在于，該第二通道區(qū)與該第一通道區(qū)包含具有不同摻雜材質的摻質。
【文檔編號】H01L21/28GK106033745SQ201510121055
【公開日】2016年10月19日
【申請日】2015年3月19日
【發(fā)明人】顏天才, 蕭竹蕓, 許家福
【申請人】聯(lián)華電子股份有限公司