一種空氣側(cè)墻結(jié)構(gòu)的垂直納米線器件的集成方法
【專利摘要】本發(fā)明提供一種空氣側(cè)墻結(jié)構(gòu)的垂直納米線器件的集成方法，該方法結(jié)合刻蝕通孔、外延溝道材料的集成，制備了上有源區(qū)空氣側(cè)墻結(jié)構(gòu)。與傳統(tǒng)的二氧化硅或氮化硅側(cè)墻結(jié)構(gòu)相比，由于空氣的相對介電常數(shù)為1，可以極大地減小柵極與上有源區(qū)之間的寄生電容，且將上有源區(qū)作為器件的漏端，優(yōu)化漏端的寄生電容，能極大地改善器件的頻率特性；同時(shí)本發(fā)明將下有源延伸區(qū)重?fù)诫s，作為器件的源端，能減小源端電阻，減少器件開態(tài)電流的退化，而上有源延伸區(qū)是由溝道一側(cè)輕摻雜過渡到上有源區(qū)一側(cè)的重?fù)诫s，可以減小漏端電場對溝道區(qū)的穿透，同時(shí)又維持了較低的漏端電阻。本發(fā)明與傳統(tǒng)集成電路制造技術(shù)相兼容，工藝簡單、成本代價(jià)小。
【專利說明】
一種空氣側(cè)墻結(jié)構(gòu)的垂直納米線器件的集成方法
技術(shù)領(lǐng)域
[0001]本發(fā)明屬于超大規(guī)模集成電路制造技術(shù)領(lǐng)域，涉及一種空氣側(cè)墻結(jié)構(gòu)的垂直納米線器件的集成方法。
【背景技術(shù)】
[0002]當(dāng)半導(dǎo)體器件進(jìn)入22nm技術(shù)代后，以鰭式場效應(yīng)晶體管(FinFET)為代表的水平溝道三維多柵器件(Mult1-gate MOSFET，MuGFET)，以出眾的抑制短溝效應(yīng)能力、高集成密度、與傳統(tǒng)CMOS工藝兼容等優(yōu)點(diǎn)，成為半導(dǎo)體器件的主流。但是，在向更小尺寸技術(shù)節(jié)點(diǎn)邁進(jìn)時(shí)，又面臨接觸孔的間距難以縮小(限制了集成密度的提高)、復(fù)雜形貌上的柵刻蝕等挑戰(zhàn)。
[0003]垂直溝道圍柵器件因其具有更高的集成密度、非對稱源漏結(jié)構(gòu)、相同技術(shù)代下更寬松的側(cè)墻長度區(qū)間等優(yōu)勢，而備受關(guān)注。目前，業(yè)界報(bào)道的垂直納米線器件的集成方案主要是B.Yang等提出的基于刻蝕形成溝道的方法[B.Yang et al.，EDL，2008,29(7):791-794]:在體硅襯底上通過刻蝕形成了直徑20nm，高寬比大于50:1的垂直溝道，并通過注入形成器件的源漏，使用傳統(tǒng)氧化硅介質(zhì)和多晶硅柵電極。
[0004]但是，垂直溝道納米線器件的性能和制備方案還存在如下問題:
[0005]隨著垂直納米線器件的尺寸縮小，源漏寄生電阻、寄生電容在總電阻中的比例急劇增加，寄生電阻中尤以源端電阻對開態(tài)電流的影響為大，而漏端的寄生電容由于密勒效應(yīng)會(huì)被放大數(shù)倍，極大地影響器件的高頻特性；
[0006]通過刻蝕的方法形成更小直徑且大高寬比的垂直溝道，其本身對刻蝕工藝提出很大挑戰(zhàn)，且刻蝕形成的溝道截面形貌難以控制，造成器件特性一致性的退化，刻蝕造成的溝道損傷，引起器件性能的進(jìn)一步退化；
[0007]該方法形成的器件上有源區(qū)為刻蝕形成的垂直納米線的一部分，其截面積隨器件尺寸縮小而縮小，因此通過注入的方法在該區(qū)域難以進(jìn)行重?fù)诫s，且器件間該區(qū)域的雜質(zhì)濃度漲落隨器件尺寸縮小而增加；
[0008]因此，業(yè)界急需一種實(shí)現(xiàn)小尺寸、高性能、頻率特性優(yōu)異的垂直溝道納米線晶體管的集成方法。

【發(fā)明內(nèi)容】

[0009]針對以上問題，本發(fā)明提供一種空氣側(cè)墻結(jié)構(gòu)垂直納米線器件集成方法，以改善現(xiàn)有的公知技術(shù)。包括如下步驟:
[0010]A.提供一半導(dǎo)體襯底，實(shí)現(xiàn)器件隔離；
[0011]B.形成重?fù)诫s的“下有源區(qū)”；
[0012]C.淀積假柵疊層；
[0013]具體實(shí)現(xiàn)步驟如下:
[0014]Cl.淀積一層介質(zhì)作“SDE掩膜層I”，其厚度定義了器件的下有源區(qū)側(cè)墻的寬度；
[0015]C2.淀積一層介質(zhì)作“假柵層”，其厚度定義了器件的溝道長度Lg;
[0016]C3.淀積一層介質(zhì)作“SDE掩膜層2”，其厚度定義了器件的上有源區(qū)側(cè)墻的寬度；
[0017]其中，SDE掩膜層1、SDE掩膜層2、假柵層三者材料相異。并且要求假柵層材料對SDE掩膜層I和SDE掩膜層2的各向同性刻蝕選擇比均大于5:1，以保證在F4中通過各向同性刻蝕去除假柵層時(shí)不損傷SDE掩膜層I與SDE掩膜層2;
[0018]D.通過刻蝕通孔、外延溝道形成垂直溝道結(jié)構(gòu)；
[0019]具體實(shí)現(xiàn)步驟如下:
[0020]Dl.通過光刻定義溝道截面的形狀、大?。?br>[0021]D2.通過各向異性刻蝕形成溝道窗口，窗口底部露出器件的重?fù)诫s下有源區(qū)，去膠；
[0022]D3.通過原位重?fù)诫s的圖形化外延技術(shù)在窗口內(nèi)形成器件的下有源延伸區(qū)，下有源延伸區(qū)的厚度不超過SDE掩膜層I的厚度；
[0023]D4.通過圖形化外延技術(shù)形成器件的溝道，溝道窗口內(nèi)被溝道材料填滿；
[0024]D5.通過化學(xué)機(jī)械拋光去除淀積超出SDE掩膜層2上表面的溝道材料，實(shí)現(xiàn)平坦化；
[0025]D6.通過對溝道上端進(jìn)行離子注入，形成從上至下濃度由高變低的摻雜分布，離子注入的結(jié)深不超過SDE掩膜層2的厚度，至此形成器件的上有源延伸區(qū)；
[0026]其中，圖形化外延形成的器件的下有源延伸區(qū)和溝道，其材料可與下有源區(qū)材料相同(如在重?fù)诫s的Si下有源區(qū)上外延形成Si下有源延伸區(qū)和Si溝道)，也可與下有源區(qū)材料不同(如在N+重?fù)诫s的GeSi下有源區(qū)上外延形成Si下有源延伸區(qū)和Si溝道，在P+重?fù)诫s的GeSi下有源區(qū)上外延形成Ge下有源延伸區(qū)和Ge溝道)；下有源延伸區(qū)必須原位重?fù)诫s進(jìn)行外延生長，而溝道進(jìn)行外延生長時(shí)可以不摻雜，也可以摻雜；
[0027]E.通過淀積、刻蝕形成器件的重?fù)诫s“上有源區(qū)”；
[0028]具體實(shí)現(xiàn)步驟如下:
[0029]El.淀積一層有源材料；
[0030]E2.通過離子注入技術(shù)對有源材料進(jìn)行重?fù)诫s；
[0031]E3.通過光刻技術(shù)定義上有源區(qū)窗口；
[0032]E4.通過各向異性刻蝕至SDE掩膜層2的上表面，形成上有源區(qū)，去膠；
[0033]E5.通過退火工藝激活源漏雜質(zhì)；
[0034]F.去除假柵，淀積HK、MG并形成柵電極；
[0035]具體實(shí)現(xiàn)步驟如下:
[0036]Fl.淀積一層介質(zhì)作頂部掩膜層；
[0037]F2.通過光刻定義柵電極；
[0038]F3.通過各向異性刻蝕，露出SDE掩膜層I的上表面，去膠；
[0039]F4.通過各向同性刻蝕，去除整個(gè)假柵層；
[0040]F5.依次淀積高K介質(zhì)(High-K，HK)和金屬柵(Metal-Gate，MG)材料；
[0041 ] F6.通過各向異性刻蝕，去除不被頂部掩膜層覆蓋的HK、MG材料，露出SDE掩膜層I的上表面；
[0042]其中，F(xiàn)1中所述頂部掩膜層材料與SDE掩膜層2相同，要求頂部掩膜層和SDE掩膜層2對SDE掩膜層I和HK、MG疊層的各向同性刻蝕選擇比大于5:1，以保證在GI中通過各向同性刻蝕去除頂部掩膜層與SDE掩膜層2時(shí)不損傷SDE掩膜層I和HK、MG疊層;Fl中所述頂部掩膜層厚度應(yīng)足夠厚，以保證F6中通過各向異性刻蝕，去除不被頂部掩膜層覆蓋的HK、MG材料，露出SDE掩膜層I的上表面后，在器件的上有源區(qū)上該頂部掩膜層仍有剩余；
[0043]G.去除SDE掩膜層2和頂部掩膜層，形成上有源區(qū)空氣側(cè)墻；
[0044]具體實(shí)現(xiàn)步驟如下:
[0045]Gl.通過各向同性刻蝕，去除整個(gè)SDE掩膜層2和頂部掩膜層；
[0046]G2.通過各向異性淀積一層層間介質(zhì)，上有源區(qū)空氣側(cè)墻形成；
[0047]G3.對層間介質(zhì)進(jìn)行化學(xué)機(jī)械平坦化；
[0048]H.形成器件各端的金屬接觸；
[0049]具體實(shí)現(xiàn)步驟如下:
[0050]Hl.通過光刻、各向異性刻蝕形成器件各端的接觸孔，去膠；
[0051 ] H2.在各接觸孔中填充金屬M(fèi)etal O;
[0052]H3.通過對金屬M(fèi)etal O進(jìn)行化學(xué)機(jī)械平坦化，實(shí)現(xiàn)器件之間的導(dǎo)電層分離，達(dá)到器件隔
[0053]離的效果；
[0054]1.后續(xù)按已公開的后端工藝完成器件集成。
[0055]進(jìn)一步地，本發(fā)明中所述結(jié)構(gòu)參數(shù)(如“上有源區(qū)”、“上有源擴(kuò)展區(qū)”和“下有源區(qū)”、“下有源擴(kuò)展區(qū)”的厚度及摻雜濃度，“SDE掩膜層I”、“SDE掩膜層2”、“假柵層”的厚度，HK、MG的材料及厚度等)皆根據(jù)具體器件性能要求設(shè)定；
[0056]進(jìn)一步地，A中所述半導(dǎo)體襯底，包括體硅襯底，SOI襯底，體鍺襯底，GOI襯底，化合物半導(dǎo)體襯底等；
[0057]進(jìn)一步地，A中所述隔離，對于體襯底(體硅、體鍺等)，可使用阱隔離加淺槽隔離(ShallowTrench Isolat1n,STI);對于S01、G0I等襯底，可僅使用淺槽隔離；
[0058]進(jìn)一步地，B中所述下有源區(qū)可通過注入形成，也可通過圖形化的原位摻雜外延形成；
[0059]進(jìn)一步地，B、E中所述“上有源區(qū)”應(yīng)作為器件的漏端，“下有源區(qū)”應(yīng)作為器件的源端，原因如下:第一，漏端是輸出端，構(gòu)建電路時(shí)漏端位于上側(cè)可以減少互聯(lián)布線的復(fù)雜性；第二，下有源延伸區(qū)為重?fù)诫s，作為源端可以減小源端電阻，減少開態(tài)電流的退化，而上有源延伸區(qū)由溝道一側(cè)較輕的摻雜過渡到上有源區(qū)一側(cè)的重?fù)诫s，將其作為漏端可以減小漏端電場對溝道區(qū)的影響，同時(shí)又保證了漏端電阻較小;第三，漏端的寄生電容由于密勒效應(yīng)會(huì)被放大，相比源端的寄生電容更需要優(yōu)化，因此采用空氣側(cè)墻結(jié)構(gòu)可以大幅度降低柵極與漏極之間的寄生電容，改善器件的頻率特性；
[0060]進(jìn)一步地，C、E、F、G和H中所述非金屬材料的各向同性淀積方法采用低壓化學(xué)氣相淀積(Low Pressure Chemical Vapor Deposit1n，LPCVD)、原子層淀積(Atomic LayerDeposit1n，ALD)中的一種，各向異性淀積方法采用等離子體增強(qiáng)化學(xué)氣相淀積(PlasmaEnhanced Chemical Vapor Deposit1n，PECVD)、電感親合等離子體增強(qiáng)化學(xué)氣相淀積(Inductively Coupled Plasma Enhance Chemical Vapor Deposit1n，ICPECVD)中的一種，未指明用淀積為各向同性還是各向異性時(shí)，任選一種即可；
[0061 ] 進(jìn)一步地，E中退火方式采用快速熱退火(Rapid Thermal Annealing)、尖峰退火(Spike Annealing)、閃耀退火(Flash Annealing)和激光退火(Laser Annealing)中的一種；
[0062 ]進(jìn)一步地，F(xiàn)中所述HK、GM材料，要求HK介質(zhì)與溝道之間、MG與HK之間具有良好的界面特性、良好的熱穩(wěn)定性和化學(xué)穩(wěn)定性，淀積方法優(yōu)選保形性好的原子層淀積(AtomicLayer Deposit1n,ALD)；
[0063]進(jìn)一步地，D、E、F、G和H中各向異性刻蝕采用如反應(yīng)離子刻蝕(Reactive 1nEtching，RIE)或電感親合等離子體(Inductively Coupled Plasma，ICP)等；
[0064]進(jìn)一步地，H中所述作為導(dǎo)電層的填充金屬M(fèi)etal O，要求具備低的電阻率以及通孔填充能力，可選擇W、Cu等；
[0065]進(jìn)一步地，H中填充金屬采用蒸發(fā)、派射、電鍍和化學(xué)氣相淀積(Chemical VaporDeposit1n,CVD)中的一種。
[0066]本發(fā)明的優(yōu)點(diǎn)和積極效果如下:
[0067]I)本發(fā)明提出的上有源區(qū)空氣側(cè)墻結(jié)構(gòu)與傳統(tǒng)的二氧化硅或氮化硅側(cè)墻結(jié)構(gòu)相比，由于空氣的相對介電常數(shù)為I，可以極大地減小柵極與上有源區(qū)之間的寄生電容，由于本發(fā)明將上有源區(qū)作為器件的漏端，而優(yōu)化漏端的寄生電容能極大地改善器件的頻率特性；
[0068]2)本發(fā)明將下有源延伸區(qū)重?fù)诫s，作為器件的源端，能減小源端電阻，減少器件開態(tài)電流的退化，而上有源延伸區(qū)是由溝道一側(cè)輕摻雜過渡到上有源區(qū)一側(cè)的重?fù)诫s，將其作為漏端可以減小漏端電場對溝道區(qū)的穿透，同時(shí)又維持了較低的漏端電阻；
[0069]3)與現(xiàn)有的通過刻蝕形成垂直納米線溝道的方法相比，本發(fā)明提出的刻蝕通孔、外延溝道材料的集成方法，能精確地控制器件溝道的長度、截面積大小和形貌，避免了現(xiàn)有方法中溝道形成過程中的刻蝕損傷，提高了器件的性能；
[0070]4)本發(fā)明能夠靈活實(shí)現(xiàn)多種材料溝道或源漏的混合集成，這是現(xiàn)有的通過刻蝕形成垂直納米線溝道的方法難以做到的；
[0071]5)本發(fā)明提出的側(cè)壁替代柵(后柵工藝)方案，解決了現(xiàn)有通過刻蝕形成垂直納米線溝道的方法中難以實(shí)現(xiàn)替代柵的問題，提高了器件特性。
【附圖說明】
[0072]圖1-14為SOI襯底上制備空氣側(cè)墻結(jié)構(gòu)垂直納米線NM0SFET的各關(guān)節(jié)工藝的示意圖。各圖中，(a)為俯視圖，(b)為(a)中沿A-A’的剖面圖。
[0073]其中:
[0074]圖1在SOI襯底上形成器件的隔離；
[0075]圖2對器件的下有源區(qū)進(jìn)行N型重?fù)诫s；
[0076]圖3依次淀積SDE掩膜層1、假柵材料、SDE掩膜層2;
[0077]圖4光刻、刻蝕形成器件的溝道窗口；
[0078]圖5外延N型重?fù)诫s單晶硅，形成器件的下有源延伸區(qū)；
[0079]圖6外延輕摻雜P型單晶硅，作為器件的溝道，平坦化；
[0080]圖7對溝道上端進(jìn)行N型離子注入，形成高斯摻雜分布，作為器件的上有源延伸區(qū)；
[0081]圖8形成N型重?fù)诫s上的有源區(qū)；
[0082]圖9淀積頂部掩膜層，光刻定義柵極區(qū)域，刻蝕至SDE掩膜層2上表面；
[0083]圖10各向同性刻蝕假柵層；
[0084]圖11淀積HK、MG疊層并形成柵電極；
[0085]圖12各向同性刻蝕SDE掩膜層2和頂部掩膜層；
[0086]圖13各向異性淀積層間介質(zhì)，實(shí)現(xiàn)平坦化；
[0087]圖14刻蝕接觸孔，并填充金屬，平坦化；
[0088]圖15為圖1?圖14的圖例。
【具體實(shí)施方式】
[0089]下面結(jié)合附圖和具體實(shí)例對本發(fā)明進(jìn)行詳細(xì)說明。
[0090]根據(jù)下列步驟可以實(shí)現(xiàn)SOI襯底上空氣側(cè)墻結(jié)構(gòu)垂直納米線NM0SFET:
[0091]I)在(10)P型輕摻雜SOI襯底上將利用HNA溶液將頂層硅膜減薄至20nm，通過光刻、RIE刻蝕定義器件的下有源區(qū)，去膠，如圖1所示；
[0092]2)進(jìn)行As+注入摻雜形成器件的下有源區(qū)(作器件的源端)，注入能量lOKeV，注入劑量 5E15cnf2;
[0093]3)LPCVD S12 40nm，通過化學(xué)機(jī)械拋光進(jìn)行表面平坦化，露出重?fù)诫s下有源區(qū)的上表面，形成STI，如圖2所示；
[0094]4)通過ALD依次淀積1nm Si02(作SDE掩膜層I，其厚度定義了器件的下有源區(qū)側(cè)墻的寬度為10nm)、14nm Si3N4(作假柵層，其厚度定義了器件的溝道長度Lg= 14nm)、1nmSiC(作SDE掩膜層2，其厚度定義了器件的上有源區(qū)側(cè)墻的寬度為10nm)，如圖3所示；
[0095]5)通過光刻、ICP刻蝕形成器件溝道窗口(窗口為直徑15nm的圓柱體，窗口底部露出器件的重?fù)诫s下有源區(qū))，去膠，如圖4所示；
[0096]6)在溝道窗口內(nèi)，通過原位As+摻雜外延1nm單晶硅，形成重?fù)诫s的器件下有源延伸區(qū)，如圖5所示；
[0097]7)在溝道窗口內(nèi)，通過原位B+摻雜外延30nm單晶硅，溝道窗口內(nèi)被溝道材料填滿，通過化學(xué)機(jī)械拋光去除淀積超出SDE掩膜層2上表面的P型單晶硅，實(shí)現(xiàn)平坦化，如圖6所示；
[0098]8)通過對溝道上端進(jìn)行As+離子注入，注入能量5KeV，注入劑量5E14cm—2，形成峰值位于溝道上端的高斯摻雜分布，離子注入的結(jié)深為10nm，至此形成器件的上有源延伸區(qū)，如圖7所示；
[0099]9)LPCVD淀積多晶硅30nm，并進(jìn)行As+注入摻雜，注入能量15KeV，注入劑量5E15cm一2，通過光刻、RIE刻蝕多晶硅30nm，形成N+重?fù)诫s多晶硅上有源區(qū)(作為器件的漏端)，去膠，如圖8所示；
[0100]10)通過RTA退火1000 °C，I Os，激活器件的源、漏；
[0101 ] 11 )LPCVD淀積50nm SiC作為頂部掩膜層，通過光刻定義柵電極，ICP刻蝕未被光刻膠覆蓋的50nm SiC(頂部掩膜層)、1nm SiC(SDE掩膜層2)、14nm Si3N4(假柵層)，露出SDE掩膜層I的上表面，去膠，如圖9所示；
[0102]12)通過各向同性刻蝕，去除整個(gè)Si3N4假柵層，如圖10所示；
[0103]13)通過ALD依次淀積高K (HK)介質(zhì)和金屬柵(MG)材料；
[0104]14)ICP刻蝕去除不被頂部掩膜層覆蓋的HK、MG疊層材料，露出SDE掩膜層I的上表面，如圖11所示；
[0105]15)通過各向同性刻蝕，去除50nm SiC(頂部掩膜層)、1nm SiC(SDE掩膜層2)，如圖12所示；
[0106]16)通過PECVD淀積200nm S12作為層間介質(zhì)，上有源區(qū)形成空氣側(cè)墻，通過化學(xué)機(jī)械拋光實(shí)現(xiàn)層間介質(zhì)平坦化，如圖13所示；
[0107]17)通過光刻、ICP刻蝕形成器件柵、源、漏各端的接觸孔，去膠；
[0108]18)濺射500nm金屬鎢，器件柵、源、漏各端的接觸孔被金屬鎢填充；
[0109]19)通過對金屬鎢進(jìn)行化學(xué)機(jī)械拋光，實(shí)現(xiàn)器件之間的導(dǎo)電層分離，達(dá)到器件隔離的效果，如圖14所示；
[0110]20)后續(xù)按已公開的后端工藝完成器件集成。
[0111]本發(fā)明實(shí)施例并非用以限定本發(fā)明。任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動(dòng)和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種空氣側(cè)墻結(jié)構(gòu)的垂直納米線器件的集成方法，包括如下步驟: A.提供一半導(dǎo)體襯底，實(shí)現(xiàn)器件隔離； B.形成重?fù)诫s的下有源區(qū)； C.淀積假柵疊層； 具體實(shí)現(xiàn)步驟如下: Cl.淀積一層介質(zhì)作第一 SDE掩膜層，其厚度定義了器件的下有源區(qū)側(cè)墻的寬度； C2.淀積一層介質(zhì)作假柵層，其厚度定義了器件的溝道長度； C3.淀積一層介質(zhì)作第二 SDE掩膜層，其厚度定義了器件的上有源區(qū)側(cè)墻的寬度； D.通過刻蝕通孔、外延溝道形成垂直溝道結(jié)構(gòu)； 具體實(shí)現(xiàn)步驟如下: Dl.通過光刻定義溝道截面的形狀、大?。?D2.通過各向異性刻蝕形成溝道窗口，窗口底部露出器件的重?fù)诫s下有源區(qū)，去膠； D3.通過原位重?fù)诫s的圖形化外延技術(shù)在窗口內(nèi)形成器件的下有源延伸區(qū)，下有源延伸區(qū)的厚度不超過第一 SDE掩膜層的厚度； D4.通過圖形化外延技術(shù)形成器件的溝道，溝道窗口內(nèi)被溝道材料填滿； D5.通過化學(xué)機(jī)械拋光去除淀積超出第二 SDE掩膜層上表面的溝道材料，實(shí)現(xiàn)平坦化； D6.通過對溝道上端進(jìn)行離子注入，形成從上至下濃度由高變低的摻雜分布，離子注入的結(jié)深不超過第二 SDE掩膜層的厚度，至此形成器件的上有源延伸區(qū)； E.通過淀積、刻蝕形成器件的重?fù)诫s上有源區(qū)； 具體實(shí)現(xiàn)步驟如下: E 1.淀積一層有源材料； E2.通過離子注入技術(shù)對有源材料進(jìn)行重?fù)诫s； E3.通過光刻技術(shù)定義上有源區(qū)窗口； E4.通過各向異性刻蝕至第二SDE掩膜層的上表面，形成上有源區(qū)，去膠； E5.通過退火工藝激活源漏雜質(zhì)； F.去除假柵，淀積HK、MG并形成柵電極； 具體實(shí)現(xiàn)步驟如下: Fl.淀積一層介質(zhì)作頂部掩膜層； F2.通過光刻定義柵電極； F3.通過各向異性刻蝕，露出第一 SDE掩膜層的上表面，去膠； F4.通過各向同性刻蝕，去除整個(gè)假柵層； F5.依次淀積高K介質(zhì)和金屬柵材料； F6.通過各向異性刻蝕，去除不被頂部掩膜層覆蓋的HK、MG材料，露出第一 SDE掩膜層的上表面； G.去除第二 SDE掩膜層和頂部掩膜層，形成上有源區(qū)空氣側(cè)墻； 具體實(shí)現(xiàn)步驟如下: Gl.通過各向同性刻蝕，去除整個(gè)第二SDE掩膜層和頂部掩膜層； G2.通過各向異性淀積一層層間介質(zhì)，上有源區(qū)空氣側(cè)墻形成； G3.對層間介質(zhì)進(jìn)行化學(xué)機(jī)械平坦化； H.形成器件各端的金屬接觸； 具體實(shí)現(xiàn)步驟如下: Hl.通過光刻、各向異性刻蝕形成器件各端的接觸孔，去膠； H2.在各接觸孔中填充金屬M(fèi)etal O; H3.通過對金屬M(fèi)etal O進(jìn)行化學(xué)機(jī)械平坦化，實(shí)現(xiàn)器件之間的導(dǎo)電層分離，達(dá)到器件隔離的效果； 1.最后進(jìn)入常規(guī)后端工藝，完成器件集成。2.如權(quán)利要求1所述的方法，其特征在于，第一SDE掩膜層、第二 SDE掩膜層和假柵層三者材料相異，并且假柵層材料對第一 SDE掩膜層和第二 SDE掩膜層的各向同性刻蝕選擇比均大于5:1。3.如權(quán)利要求1所述的方法，其特征在于，所述步驟Fl中所述頂部掩膜層材料與第二SDE掩膜層材料相同，且頂部掩膜層和第二 SDE掩膜層對第一 SDE掩膜層和HK、MG疊層的各向同性刻蝕選擇比大于5:1。4.如權(quán)利要求1所述的方法，其特征在于，所述步驟A中所述半導(dǎo)體襯底包括體硅襯底、SOI襯底、體鍺襯底、GOI襯底和化合物半導(dǎo)體襯底，對于體襯底使用阱隔離加淺槽隔離;對于SO1、G0I襯底使用淺槽隔離。5.如權(quán)利要求1所述的方法，其特征在于，所述步驟B中所述下有源區(qū)通過注入形成，或通過圖形化的原位摻雜外延形成。6.如權(quán)利要求1所述的方法，其特征在于，所述步驟C、E、F、G和H中非金屬材料的各向同性淀積方法采用低壓化學(xué)氣相淀積LPCVD、原子層淀積ALD中的一種，各向異性淀積方法采用等離子體增強(qiáng)化學(xué)氣相淀積PECVD、電感耦合等離子體增強(qiáng)化學(xué)氣相淀積ICPECVD中的一種。7.如權(quán)利要求1所述的方法，其特征在于，所述步驟E中退火方式采用快速熱退火、尖峰退火、閃耀退火和激光退火中的一種。8.如權(quán)利要求1所述的方法，其特征在于，所述步驟H中所述作為導(dǎo)電層的填充金屬M(fèi)etal O為W或Cu。9.如權(quán)利要求1所述的方法，其特征在于，所述步驟H中填充金屬采用蒸發(fā)、濺射、電鍍和化學(xué)氣相淀積CVD中的一種。
【文檔編號】H01L29/06GK106057682SQ201610648293
【公開日】2016年10月26日
【申請日】2016年8月9日 公開號201610648293.3, CN 106057682 A, CN 106057682A, CN 201610648293, CN-A-106057682, CN106057682 A, CN106057682A, CN201610648293, CN201610648293.3
【發(fā)明人】黎明, 陳珙, 楊遠(yuǎn)程, 黃如
【申請人】北京大學(xué)