半導體器件及其制造方法
【專利摘要】一種半導體器件及其制造方法，該方法包括：在襯底上形成硬掩模層和犧牲層；在犧牲層上形成包括沿第一方向延伸且沿第二方向彼此間隔開的第一至第三上子心軸的上心軸，第一上子心軸的寬度小于第二和第三上子心軸的寬度；在每個上子心軸的側(cè)壁上形成第一間隔件；去除上心軸；以第一間隔件為蝕刻掩模蝕刻犧牲層，以形成包括多個子心軸的下心軸；在下子心軸的側(cè)壁上形成第二間隔件；去除下心軸；以第二間隔件為蝕刻掩模圖案化硬掩模層和襯底，以形成彼此并排沿第一方向延伸且沿第二方向彼此間隔開的第一至第十鰭；去除第一、第二、第五和第八鰭；形成與第三、第四、第六和第七鰭交叉的第一柵電極和與第六、第七、第九和第十鰭交叉的第二柵電極。
【專利說明】半導體器件及其制造方法
[0001]相關申請的交叉引用
[0002]本申請要求于2015年4月15日在韓國知識產(chǎn)權局提交的韓國專利申請N0.10-2015-0053027的優(yōu)先權，該申請的全部內(nèi)容以引用方式并入本文中。
技術領域
[0003]本發(fā)明構思涉及半導體器件及其制造方法。
【背景技術】
[0004]包括具有鰭或納米線形狀的多溝道有源圖案的多柵極晶體管用于提高半導體器件的集成密度。由于多柵極晶體管使用三維溝道，因此可容易按比例縮小。此外，可在不增大多柵極晶體管的柵極長度的情況下提高電流控制能力。此外，可有效地抑制溝道區(qū)的電位受漏極電壓影響的短溝道效應。

【發(fā)明內(nèi)容】

[0005]本發(fā)明構思的一方面提供了一種具有改進的操作特性的半導體器件。
[0006]本發(fā)明構思的另一方面提供了一種制造具有改進的操作特性的半導體器件的方法。
[0007]本公開的各方面不限于上述方面，并且本領域技術人員將從以下描述中清楚地理解未提及的其它方面。
[0008]根據(jù)本發(fā)明構思的一方面，提供了一種制造半導體器件的方法，所述方法包括:在襯底上按次序形成硬掩模層和第一犧牲層;在第一犧牲層上形成至少包括第一上子心軸至第三上子心軸的上心軸(mandrel)，第一上子心軸至第三上子心軸各自沿著第一方向延伸，并且沿著與第一方向交叉的第二方向彼此間隔開，第一上子心軸沿著第二方向的寬度小于第二上子心軸和第三上子心軸沿著第二方向的寬度;在第一上子心軸至第三上子心軸中的每一個的兩個側(cè)壁上形成第一間隔件;去除上心軸；以第一間隔件作為蝕刻掩模來蝕刻第一犧牲層，以形成至少包括第一下子心軸至第三下子心軸的下心軸;在第一下子心軸至第三下子心軸的兩個側(cè)壁上形成第二間隔件;去除下心軸；以第二間隔件作為蝕刻掩模來圖案化硬掩模層和襯底，以形成鰭式圖案，所述鰭式圖案包括彼此并排沿著第一方向延伸并且沿著第二方向彼此間隔開的第一鰭至第十鰭;去除第一鰭、第二鰭、第五鰭和第八鰭；以及形成第一柵電極和第二柵電極，第一柵電極沿著第二方向延伸以與第三鰭、第四鰭、第六鰭和第七鰭交叉，并且第二柵電極沿著第二方向延伸以與第六鰭、第七鰭、第九鰭和第十鰭交叉而不與第三鰭和第四鰭交叉，并且沿著第一方向與第一柵電極間隔開。
[0009]在本發(fā)明構思的一些實施例中，形成上心軸包括:在第一犧牲層上形成第二犧牲層；以及通過蝕刻第二犧牲層形成上心軸。
[0010]在本發(fā)明構思的一些實施例中，所述方法還可包括:在第一犧牲層與第二犧牲層之間形成防反射層。
[0011]在本發(fā)明構思的一些實施例中，第二上子心軸的寬度與第三上子心軸的寬度不同。
[0012]在本發(fā)明構思的一些實施例中，第一上子心軸與第二上子心軸之間的間隔小于第二上子心軸與第三上子心軸之間的間隔。
[0013]在本發(fā)明構思的一些實施例中，通過原子層沉積工藝形成第一間隔件。
[0014]在本發(fā)明構思的一些實施例中，各下子心軸沿著第二方向均具有相同的寬度。
[0015]在本發(fā)明構思的一些實施例中，硬掩模層包含含硅材料、含碳材料或金屬中的至少一個。
[0016]在本發(fā)明構思的一些實施例中，所述方法還可包括:在去除第一鰭、第二鰭、第五鰭和第八鰭之后形成元件隔離膜，其中，第三鰭、第四鰭、第六鰭、第七鰭、第九鰭和第十鰭突出至元件隔離膜的上表面上方。
[0017]在本發(fā)明構思的一些實施例中，形成元件隔離膜包括:通過蝕刻第一鰭和第二鰭形成溝槽;以及在溝槽中形成元件隔離膜。
[0018]在本發(fā)明構思的一些實施例中，去除第一鰭、第二鰭、第五鰭和第八鰭包括:通過蝕刻第一鰭和第二鰭形成第一溝槽;通過蝕刻第五鰭形成第二溝槽以及通過蝕刻第八鰭形成第三溝槽。
[0019]根據(jù)本發(fā)明構思的另一方面，提供了一種制造半導體器件的方法，所述方法包括:在襯底上按次序形成硬掩模層和犧牲層;在犧牲層上形成第一偽心軸和第一有源心軸，第一偽心軸的寬度與第一有源心軸的寬度不同；形成以第一偽心軸的寬度間隔開的第二偽心軸和以第一有源心軸的寬度間隔開的第二有源心軸;形成以第二偽心軸的寬度彼此間隔開的多個第一偽鰭以及以第二有源心軸的寬度彼此間隔開的有源鰭和第二偽鰭;通過蝕刻第一偽鰭和第二偽鰭形成彼此并排沿著第一方向延伸并且沿著與第一方向交叉的第二方向按次序彼此間隔開的第一有源鰭至第六有源鰭；以及形成第一柵電極和第二柵電極，第一柵電極沿著第二方向延伸并且與第一有源鰭至第四有源鰭交叉，并且第二柵電極沿著第二方向延伸，與第三有源鰭至第六有源鰭交叉而不與第一有源鰭和第二有源鰭交叉，并沿著第一方向與第一柵電極間隔開。
[0020]在本發(fā)明構思的一些實施例中，蝕刻第一偽鰭包括:在蝕刻第一偽鰭的同時形成溝槽。
[0021]在本發(fā)明構思的一些實施例中，所述方法還可包括:形成填充溝槽的元件隔離膜。
[0022]在本發(fā)明構思的一些實施例中，第二偽心軸的寬度和第二有源心軸的寬度彼此相等。
[0023]在本發(fā)明構思的一些實施例中，第一有源鰭和第二有源鰭與第一柵電極交叉以限定第一晶體管，第三有源鰭與第一柵電極交叉以限定第二晶體管，并且第四有源鰭與第二柵電極交叉以限定第三晶體管。
[0024]在本發(fā)明構思的一些實施例中，第一晶體管的導電類型與第二晶體管和第三晶體管的導電類型不同。
[0025]在本發(fā)明構思的一些實施例中，第一晶體管的導電類型是N型，而第二晶體管和第三晶體管的導電類型是P型。
[0026]根據(jù)本發(fā)明構思的另一方面，提供了一種制造半導體器件的方法，所述方法包括以下步驟:在襯底上按次序形成硬掩模層和第一犧牲層;在第一犧牲層上形成包括多個上子心軸的上心軸;在上子心軸的側(cè)壁上形成第一間隔件;去除上心軸；以第一間隔件作為蝕刻掩模來蝕刻第一犧牲層，以形成包括多個下子心軸的下心軸;在下子心軸的側(cè)壁上形成第二間隔件;去除下心軸;通過以第二間隔件作為蝕刻掩模來圖案化硬掩模層和襯底，以形成彼此并排沿著第一方向延伸并且沿著與第一方向交叉的第二方向彼此間隔開的第一有源鰭至第六有源鰭；以及形成第一柵電極和第二柵電極，第一柵電極沿著第二方向延伸以與第一有源鰭至第四有源鰭交叉，并且第二柵電極沿著第二方向延伸以與第三有源鰭至第六有源鰭交叉，第二柵電極不與第一有源鰭和第二有源鰭交叉并且沿著第一方向與第一柵電極間隔開。
[0027]在本發(fā)明構思的一些實施例中，所述多個上子心軸至少包括第一上子心軸和第二上子心軸，并且第一上子心軸的寬度和第二上子心軸的寬度彼此不同。
[0028]在本發(fā)明構思的一些實施例中，第一有源鰭與第二有源鰭之間的間隔小于40nm。
[0029]在本發(fā)明構思的一些實施例中，第三有源鰭的一部分沿著第二方向與第四有源鰭的一部分重疊。
[0030]在本發(fā)明構思的一些實施例中，所述方法還可包括以下步驟:在第一有源鰭至第六有源鰭的兩側(cè)上形成溝槽；以及填充溝槽以形成元件隔離膜，其中第一有源鰭至第六有源鰭突出至元件隔離膜的上表面上方。
[0031]根據(jù)本發(fā)明構思的一方面，提供了一種半導體器件，該半導體器件包括:第一有源鰭至第六有源鰭，它們彼此并排沿著第一方向延伸;第一柵電極，其沿著與第一方向交叉的第二方向延伸，第一柵電極與第一有源鰭至第四有源鰭交叉；以及第二柵電極，其沿著第二方向延伸以與第三有源鰭至第六有源鰭交叉，第二柵電極不與第一有源鰭和第二有源鰭交叉，第二柵電極沿著第一方向與第一柵電極間隔開，其中，第一有源鰭與第二有源鰭之間的第一間隔與第五有源鰭與第六有源鰭之間的第二間隔相同，并且其中第二有源鰭與第三有源鰭之間的第三間隔與第一間隔不同并且不是第一間隔的整數(shù)倍。
[0032]在本發(fā)明構思的一些實施例中，所述半導體器件還可包括第二有源鰭與第三有源鰭之間的第一溝槽和第四有源鰭與第五有源鰭之間的第二溝槽。
[0033]在本發(fā)明構思的一些實施例中，第一溝槽的側(cè)壁與第二有源鰭和第三有源鰭的側(cè)壁不連續(xù)。
[0034]在本發(fā)明構思的一些實施例中，第一有源鰭和第二有源鰭的長度與第三有源鰭和第四有源鰭的長度不同。
[0035]在本發(fā)明構思的一些實施例中，第一有源鰭與第二有源鰭之間的間隔小于40nm。
[0036]在本發(fā)明構思的一些實施例中，通過自對準四重圖案成形(SAQP)技術形成第一有源鰭至第六有源鰭。
[0037]在本發(fā)明構思的一些實施例中，第三間隔大于第一間隔。
[0038]在本發(fā)明構思的一些實施例中，第三有源鰭的一部分沿著第二方向與第四有源鰭的一部分重疊。
[0039]在本發(fā)明構思的一些實施例中，第一有源鰭和第二有源鰭與第一柵電極交叉以限定第一晶體管，第三有源鰭與第一柵電極交叉以限定第二晶體管，并且第四有源鰭與第二柵電極交叉以限定第三晶體管。
[0040]在本發(fā)明構思的一些實施例中，第一晶體管的導電類型與第二晶體管和第三晶體管的導電類型不同。
[0041]在本發(fā)明構思的一些實施例中，第一晶體管的導電類型是N型導電性，并且第二晶體管和第三晶體管的導電類型是P型導電性。
[0042]在本發(fā)明構思的一些實施例中，所述半導體器件還可包括第一有源鰭至第六有源鰭上的摻有雜質(zhì)的外延層，其中摻有雜質(zhì)的外延層在第一有源鰭和第二有源鰭以及第五有源鰭和第六有源鰭上的那些部分的導電類型與摻有雜質(zhì)的外延層在第三有源鰭和第四有源鰭上的那些部分的導電類型不同。
[0043]在本發(fā)明構思的一些實施例中，所述半導體器件還可包括存儲器單元陣列區(qū)和外圍區(qū)，其中存儲器單元陣列區(qū)包括多個存儲器單元區(qū)，并且存儲器單元區(qū)中的每一個包括第一有源鰭至第六有源鰭以及第一柵電極和第二柵電極。
[0044]根據(jù)本發(fā)明構思的另一方面，提供了一種制造半導體器件的方法，所述方法包括以下步驟:在襯底上形成硬掩模層;在硬掩模層上與襯底相對地形成第一犧牲層;在第一犧牲層上形成至少包括第一上子心軸和第二上子心軸的上心軸，第一上子心軸和第二上子心軸各自沿著第一方向延伸，并且沿著與第一方向交叉的第二方向彼此間隔開;在第一上子心軸和第二上子心軸的側(cè)壁上形成第一間隔件;選擇性地去除上心軸；以第一間隔件作為蝕刻掩模來蝕刻第一犧牲層，以形成至少包括第一下子心軸至第四下子心軸的下心軸;在第一下子心軸至第四下子心軸的側(cè)壁上形成第二間隔件;去除下心軸；以第二間隔件作為蝕刻掩模來圖案化硬掩模層和襯底以形成鰭式圖案，鰭式圖案包括彼此并排沿著第一方向延伸并且沿著第二方向彼此間隔開的第一鰭至第八鰭；去除第三鰭和第六鰭；以及形成第一柵電極和第二柵電極，第一柵電極沿著第二方向延伸以與第一鰭、第二鰭、第四鰭和第五鰭交叉，并且第二柵電極沿著第二方向延伸以與第四鰭、第五鰭、第七鰭和第八鰭交叉而不與第一鰭和第二鰭交叉，并沿著第一方向與第一柵電極間隔開。
[0045]在本發(fā)明構思的一些實施例中，第一鰭與第二鰭之間的第一間隔可與第七鰭與第八鰭之間的第二間隔相同，第二鰭與第四鰭之間的第三間隔與第一間隔不同并且可以不是第一間隔的整數(shù)倍。
[0046]在本發(fā)明構思的一些實施例中，第一鰭與第二鰭之間的間隔可小于40nm。
[0047]在本發(fā)明構思的一些實施例中，第一鰭和第二鰭與第一柵電極可交叉以限定第一晶體管，第四鰭可與第一柵電極交叉以限定第二晶體管，并且其中，第五鰭可與第二柵電極交叉以限定第三晶體管。
[0048]在本發(fā)明構思的一些實施例中，第一晶體管的導電類型可與第二晶體管和第三晶體管的導電類型不同。
【附圖說明】
[0049]通過參照附圖詳細描述本發(fā)明構思的示例性實施例，本發(fā)明構思的以上和其它方面和特征將變得更加清楚，其中:
[0050]圖1是根據(jù)本發(fā)明構思的實施例的半導體器件的構思示意圖；
[0051]圖2是圖1的存儲器單元陣列區(qū)的構思示意圖；
[0052]圖3是圖2的SRAM存儲器單元區(qū)的電路圖；
[0053]圖4是圖2的SRAM存儲器單元區(qū)的布局圖；
[0054]圖5是示出圖4的下拉晶體管的透視圖；
[0055]圖6是示出圖4的上拉晶體管的透視圖；
[0056]圖7是根據(jù)本發(fā)明構思的另一實施例的半導體器件的構思示意圖；
[0057]圖8是包括根據(jù)本發(fā)明構思的實施例的半導體器件的SoC系統(tǒng)的框圖；
[0058]圖9是包括根據(jù)本發(fā)明構思的實施例的半導體器件的電子系統(tǒng)的框圖；
[0059]圖10至圖12是可應用根據(jù)本發(fā)明構思的實施例的半導體器件的示例性半導體系統(tǒng)；
[0060]圖13至圖25是示出根據(jù)本發(fā)明構思的實施例的制造半導體器件的方法的剖視圖；以及
[0061]圖26是用于解釋根據(jù)本發(fā)明構思的另一實施例的制造半導體器件的方法的剖視圖。
【具體實施方式】
[0062]現(xiàn)在，將在下文中參照其中示出了本發(fā)明構思的實施例的附圖更完全地描述本發(fā)明構思。然而，本發(fā)明構思可按照許多不同形式實現(xiàn)，并且不應理解為限于本文闡述的實施例。相反，提供這些實施例以使得本公開將是徹底和完整的，并且將把本發(fā)明構思的范圍完全傳遞給本領域技術人員。相同的附圖標記在說明書中始終指示相同的組件。在附圖中，為了清楚起見，可能會夸大層和區(qū)的厚度。
[0063]應該理解，當元件或?qū)颖环Q作“連接至”或“親接至”另一元件或?qū)踊颉拔挥凇绷硪辉驅(qū)印吧稀睍r，其可直接連接至或耦接至另一元件或?qū)踊蛭挥诹硪辉驅(qū)由?，或者可存在中間元件或?qū)?。相反，當元件被稱作“直接連接至”或“直接耦接至”另一元件或?qū)踊蛘摺爸苯游挥凇绷硪辉驅(qū)印吧稀睍r，不存在中間元件或?qū)?。如本文所用，術語“和/或”包括相關所列項之一或多個的任何和所有組合。
[0064]應該理解，雖然本文中可使用術語例如第一、第二等來描述多個元件，但是這些元件不應被這些術語限制。這些術語僅用于將一個元件與另一元件區(qū)分開。因此，例如，在不脫離本發(fā)明構思的教導的情況下，下面討論的第一元件、第一組件或第一部分可被稱作第二元件、第二組件或第二部分。
[0065]除非本文中指明不是這樣或通過上下文明顯產(chǎn)生矛盾，否則應該理解，在描述本發(fā)明構思的上下文(尤其是在所附權利要求的上下文)中使用的術語“一個”、“一”、“該”和相似指示詞語包括單數(shù)和復數(shù)兩種形式。應該理解，除非另外指明，否則術語“包含”、“具有”、“包括”和“含有”將被解釋為開放性術語(即，意指“包括，但不限于”)。
[0066]除非另外限定，否則本文使用的所有技術術語和科學術語具有與本發(fā)明構思所屬領域的普通技術人員通常理解的含義相同的含義。應該注意，除非另有說明，否則本文提供的任何和所有示例或者示例性術語的使用僅旨在更好地示出本發(fā)明構思而非限制本發(fā)明構思的范圍。
[0067]圖1是根據(jù)本發(fā)明構思的實施例的半導體器件I的構思示意圖。圖2是圖1的存儲器單元陣列區(qū)的構思示意圖。
[0068]參照圖1，半導體器件I可包括存儲器單元陣列區(qū)MR和外圍電路區(qū)PR。存儲器單元陣列區(qū)MR和外圍電路區(qū)PR可布置在半導體器件I的襯底50上。
[0069]存儲器元件可布置在存儲器單元陣列區(qū)MR中。作為存儲器元件的示例，可采用靜態(tài)隨機存取存儲器(SRAM)、動態(tài)隨機存取存儲器(DRAM)、NAND或NOR閃速存儲器、磁性隨機存取存儲器(MRAM)、相變隨機存儲器(PRAM)、電阻式隨機存取存儲器(RRAM)等等，但是本發(fā)明構思不限于此。
[0070]用于驅(qū)動布置在存儲器單元陣列區(qū)MR中的存儲器元件的元件可布置在外圍電路區(qū)PR中。這些元件的示例包括輸入和輸出緩沖器(I/O緩沖器)、讀取電路、寫入電路等，但是本發(fā)明構思不限于這些示例。
[0071]參照圖2，存儲器單元陣列區(qū)MR可包括多個存儲器單元區(qū)。
[0072]下文中，將描述一種構造，作為存儲器單元陣列區(qū)MR包括多個SRAM存儲器單元區(qū)SMCl、SMC2 (各自包括布置在其中的多個SRAM元件)的示例，但是本發(fā)明構思不限于此。
[0073]多個SRAM存儲器單元區(qū)SMCUSMC2可按照示出的柵格形狀布置，以具有陣列形式。SRAM單元可布置在SRAM存儲器單元區(qū)SMCl、SMC2中的每一個中。
[0074]下面，將參照圖3至圖6更詳細地描述SRAM單元。
[0075]圖3是圖2的SRAM存儲器單元區(qū)的電路圖。圖4是圖2的SRAM存儲器單元區(qū)的布局圖。圖5是示出圖4的下拉晶體管的透視圖。圖6是示出圖4的上拉晶體管的透視圖。
[0076]首先，參照圖3，半導體器件I可包括在電源節(jié)點Vcc與接地節(jié)點Vss之間并聯(lián)的一對反相器INV1、INV2以及連接至對應的反相器INV2、INV1的輸出節(jié)點的第一傳輸晶體管PSl和第二傳輸晶體管PS2。
[0077]第一傳輸晶體管PSl和第二傳輸晶體管PS2可分別連接至位線BL和互補位線BL/。第一傳輸晶體管PSl和第二傳輸晶體管PS2的柵極可連接至字線WL。
[0078]第一反相器INVl可包括在電源節(jié)點Vcc與接地節(jié)點Vss之間串聯(lián)的第一上拉晶體管PUl和第一下拉晶體管roi，并且第二反相器INV2可包括在電源節(jié)點Vcc與接地節(jié)點Vss之間串聯(lián)的第二上拉晶體管PU2和第二下拉晶體管TO2。
[0079]在實施例中，第一上拉晶體管PUl和第二上拉晶體管PU2可為PFET晶體管，而第一下拉晶體管roi和第二下拉晶體管TO2可為NFET晶體管。
[0080]此外，為了使第一反相器INVl和第二反相器INV2構成鎖存電路，第一反相器INVl的輸入節(jié)點可連接至第二反相器INV2的輸出節(jié)點，并且第二反相器INV2的輸入節(jié)點可連接至第一反相器INVl的輸出節(jié)點。
[0081 ] 參照圖3至圖7，第一有源鰭Fl、第二有源鰭F2、第三有源鰭F3、第四有源鰭F4、第五有源鰭F5和第六有源鰭F6沿著第一方向X彼此間隔開，并且這些有源鰭Fl至F6中的每一個沿著第二方向Y延伸。
[0082]在一些實施例中，如圖所示，第三有源鰭F3和第四有源鰭F4可比其余有源鰭F1、F2、F5、F6 更短。
[0083]第一有源鰭Fl和第二有源鰭F2可彼此以第一間隔Pl間隔開。第二有源鰭F2和第三有源鰭F3可彼此以第二間隔P2間隔開。第三有源鰭F3和第四有源鰭F4可彼此以第三間隔P3間隔開。第四有源鰭F4和第五有源鰭F5可彼此以第四間隔P4間隔開。第五有源鰭F5和第六有源鰭F6可彼此以第五間隔P5間隔開。在一些實施例中，第五間隔P5可與第一間隔Pl相同。
[0084]第二間隔P2可大于第一間隔P1。因此，與第三有源鰭F3和第四有源鰭F4相比，第一有源鰭Fl和第二有源鰭F2彼此可更加靠近，并且與第三有源鰭F3和第四有源鰭F4相比，第五有源鰭F5和第六有源鰭F6彼此可更加靠近。
[0085]此外，第三間隔P3可大于第一間隔P1。第四間隔P4也可大于第一間隔Pl。在一些實施例中，第四間隔P4可與第二間隔P2相同。然而，在其它實施例中，第四間隔P4可與第二間隔P2不同。
[0086]第三間隔P3可與第二間隔P2和第四間隔P4不同。然而，本發(fā)明構思的實施例不限于此。
[0087]第一柵電極251、第二柵電極252、第三柵電極253和第四柵電極254可沿著第一方向X延伸。
[0088]第一柵電極251可沿著第一方向X與第四柵電極254間隔開，并且可沿著第二方向Y與第二柵電極252和第三柵電極253間隔開。第二柵電極252可沿著第一方向X與第三柵電極253間隔開，并且可沿著第二方向Y與第一柵電極251和第四柵電極254間隔開。
[0089]第一柵電極251可與第一有源鰭至第四有源鰭(F1、F2、F3、F4)交叉。第二柵電極252可與第一有源鰭Fl和第二有源鰭F2交叉。第三柵電極253可與第三有源鰭至第六有源鰭(F3、F4、F5、F6)交叉。第四柵電極254可與第五有源鰭F5和第六有源鰭F6交叉。
[0090]具體地說，第一柵電極251可與第一有源鰭至第三有源鰭(Fl、F2、F3)完全交叉，并且可與第四有源鰭F4的終端端部部分重疊。第三柵電極253可與第四有源鰭至第六有源鰭(F4、F5、F6)完全交叉，并且可與第三有源鰭F3的終端端部部分重疊。
[0091]參照圖4和圖5，第一下拉晶體管roi可限定在第一柵電極251與第一有源鰭Fl和第二有源鰭F2之間的交叉區(qū)處。
[0092]第一下拉晶體管PDl可包括第一有源鰭Fl和第二有源鰭F2、第一柵電極251、第一功函數(shù)調(diào)整層292、柵極絕緣膜132、間隔件115以及第一雜質(zhì)外延層130。
[0093]第一有源鰭Fl和第二有源鰭F2可沿著第三方向Z從襯底100突出，并且可沿著第二方向Y延伸。
[0094]在一些實施例中，襯底100可包括半導體材料。例如，半導體材料可包括選自由S1、66、5166、6&?、6&厶8、51(:、5166(:、11^8和11^組成的組中的一種或多種材料。
[0095]然而，本發(fā)明構思的實施例不限于這些示例。例如，在一些其它實施例中，襯底100可為絕緣襯底。也就是說，例如，襯底100可為絕緣體上硅(SOI)襯底。因此，如果襯底100是SOI，則可提高半導體器件的響應速度。
[0096]第一有源鰭Fl和第二有源鰭F2可分別具有長邊和短邊。
[0097]在圖4中，第一有源鰭Fl和第二有源鰭F2的長邊沿著第二方向Y延伸，并且第一有源鰭Fl和第二有源鰭F2的短邊沿著第一方向X延伸，但是本公開不限于此。
[0098]在一些其它實施例中，第一有源鰭Fl和第二有源鰭F2的長邊可沿著第一方向X延伸，并且第一有源鰭Fl和第二有源鰭F2的短邊可沿著第二方向Y延伸。
[0099]第一有源鰭Fl和第二有源鰭F2可為襯底100的一部分和/或可包括從襯底100生長的外延層。
[0100]在一些實施例中，第一有源鰭Fl和第二有源鰭F2可包括半導體材料。在這種情況下，例如，第一有源鰭Fl和第二有源鰭F2可包含S1、SiGe等。
[0101]在一些實施例中，第一有源鰭Fl和第二有源鰭F2可包含與襯底100的材料相同的材料。例如，當襯底100包括Si時，第一有源鰭Fl和第二有源鰭F2也可包括Si。
[0102]然而，本公開不限于此，并且襯底100以及第一有源鰭Fl和第二有源鰭F2也可包含彼此不同的材料。
[0103]例如，當襯底100包含Si時，第一有源鰭Fl和第二有源鰭F2可包含與Si不同的半導體材料。在這種情況下，例如，第一有源鰭Fl和第二有源鰭F2可通過外延生長工藝形成在襯底100上。
[0104]元件隔離膜103可形成在襯底100上以覆蓋第一有源鰭Fl和第二有源鰭F2的側(cè)壁的一些部分，并暴露出第一有源鰭Fl和第二有源鰭F2的上部。也就是說，如圖所示，元件隔離膜103可覆蓋第一有源鰭Fl和第二有源鰭F2的下部。
[0105]在一些實施例中，例如，元件隔離膜103可包括氧化物膜、氧氮化物膜或氮化物膜中的任一個，但是本發(fā)明構思的實施例不限于此。
[0106]與第一有源鰭Fl和第二有源鰭F2交叉的柵極絕緣膜132、第一功函數(shù)調(diào)整層292和第一柵電極251可布置在第一有源鰭Fl和第二有源鰭F2上。
[0107]如圖5所示，柵極絕緣膜132可形成在第一有源鰭Fl和第二有源鰭F2的上表面上，并且可形成為具有沿著間隔件115的側(cè)壁從襯底100突出的形狀。柵極絕緣膜132的這種形狀可基于例如通過柵極置換工藝形成根據(jù)該實施例的第一下拉晶體管roi的事實。
[0108]柵極絕緣膜132也可沿著元件隔離膜103的上表面以及第一有源鰭Fl和第二有源鰭F2的上表面和側(cè)表面形成。
[0109]柵極絕緣膜132可包含介電常數(shù)高于硅氧化物膜的介電常數(shù)的高介電常數(shù)材料。例如，柵極絕緣膜132可包含HfO2、ZrO2、AP2O3或Ta2O5，但是本發(fā)明構思的實施例不限于此。
[0110]第一功函數(shù)調(diào)整層292可形成在柵極絕緣膜132上。第一功函數(shù)調(diào)整層292可調(diào)整第一下拉晶體管roi的功函數(shù)，并且第一柵電極251可傳送從外部施加的柵極電壓。另外，第一柵電極251可填充通過第一功函數(shù)調(diào)整層292形成的空間。
[0?11 ] 在一些實施例中，第一功函數(shù)調(diào)整層292可包含第一金屬，并且第一柵電極251可包含第二金屬。
[0112]如圖5所示，第一功函數(shù)調(diào)整層292可沿著柵極絕緣膜132的上表面和第一柵電極251的側(cè)表面向上延伸。由于例如通過柵極置換工藝形成根據(jù)該實施例的第一下拉晶體管PDl，因此第一功函數(shù)調(diào)整層292可具有這種形狀。
[0113]此外，如圖5所示，第一功函數(shù)調(diào)整層292可沿著元件隔離膜103的上部以及第一有源鰭Fl和第二有源鰭F2的側(cè)壁和上部共形地布置。
[0114]例如，第一功函數(shù)調(diào)整層292可包括N型功函數(shù)調(diào)整層。例如，第一功函數(shù)調(diào)整層292可包含TiN、TaN、TiC、TiAlC和TaC中的至少一個。
[0115]例如，第一柵電極251可包含W或Al。然而，本發(fā)明的實施例不限于此，并且第一功函數(shù)調(diào)整層292和第一柵電極251的構造可基于上述構造進行修改。
[0116]同時，在一些其它實施例中，例如，第一柵電極251可包含S1、SiGe等而非金屬。
[0117]間隔件115可形成在第一柵電極251的至少一側(cè)上。在本發(fā)明構思的一些實施例中，間隔件115可形成在第一柵電極251的兩側(cè)上。
[0118]雖然附圖中示出了列間隔件115，但是本公開不限于此。在其它實施例中，間隔件115可具有不同形狀。
[0119]在該實施例中，例如，間隔件115可包括氮化物膜。具體地說，間隔件115可包括氮化硅膜。然而，本發(fā)明構思的實施例不限于此，并且可使用其它材料來形成間隔件115。例如，在一些其它實施例中，間隔件115可包括氧化物膜或氧氮化物膜。
[0120]第一雜質(zhì)外延層130可形成在間隔件115的兩側(cè)上的第一有源鰭Fl和第二有源鰭F2上。
[0121]在一些實施例中，第一雜質(zhì)外延層130可形成在其中第一有源鰭Fl和第二有源鰭F2部分地被蝕刻的區(qū)中。第一雜質(zhì)外延層130可通過例如外延生長工藝形成在第一有源鰭Fl和第二有源鰭F2上。
[0122]在一些實施例中，第一雜質(zhì)外延層130可為提升的源極區(qū)或漏極區(qū)。也就是說，第一雜質(zhì)外延層130的上表面可比第一有源鰭Fl和第二有源鰭F2的上表面更高。
[0123]第一雜質(zhì)外延層130可包含半導體材料。在一些實施例中，例如，第一雜質(zhì)外延層130可包含Si，但是本發(fā)明構思的實施例不限于此。
[0124]在一些實施例中，第一雜質(zhì)外延層130可包含與襯底100的材料相同的材料或者張應力材料。例如，當襯底100包含Si時，第一雜質(zhì)外延層130可包含Si，或者可包含晶格常數(shù)小于S i的晶格常數(shù)的材料(例如，S i C、S i P)。
[0125]張應力材料可通過將張應力施加至在第一有源鰭Fl和第二有源鰭F2中限定的溝道區(qū)來提高溝道區(qū)的載流子的迀移率。
[0126]參照圖4和圖6，第一上拉晶體管PUl可限定在其中第一柵電極251與第三有源鰭F3交叉的區(qū)中。
[0127]第一上拉晶體管HJl可包括第三有源鰭F3、第一柵電極251、第二功函數(shù)調(diào)整層294、柵極絕緣膜132、間隔件115和第二雜質(zhì)外延層140。
[0128]由于第三有源鰭F3、第一柵電極251、柵極絕緣膜132和間隔件115的解釋與上述的實質(zhì)上相同，因此將不重復對其的描述。
[0129]第二功函數(shù)調(diào)整層294可調(diào)整第一上拉晶體管PUl的功函數(shù)。在一些實施例中，第二功函數(shù)調(diào)整層294可包括與包含在第一功函數(shù)調(diào)整層292中的第一金屬不同的第三金屬。
[0130]例如，第二功函數(shù)調(diào)整層294可包括P型功函數(shù)調(diào)整層。例如，第二功函數(shù)調(diào)整層294可包含TiN、TaN、TiC、TiAlC和TaC中的至少一個。
[0131]第二雜質(zhì)外延層140可包含壓應力材料。例如，壓應力材料可為諸如SiGe之類的晶格常數(shù)大于Si的晶格常數(shù)的材料。
[0132]壓應力材料可通過將壓應力施加至在第三有源鰭F3中限定的溝道區(qū)來提高溝道區(qū)中的載流子的迀移率。
[0133]由于第一有源鰭FI與第二有源鰭F2之間的間隔PI較窄，因此這些鰭之間的襯底100的上表面可相對高。由于第三有源鰭F3與第四有源鰭F4之間的間隔P3較寬，因此這些鰭之間的襯底100的上表面可相對低。
[0134]因此，在該實施例中，針對第一有源鰭Fl和第二有源鰭F2中的NFET晶體管實現(xiàn)的溝道區(qū)可小于針對第三有源鰭F3和第四有源鰭F4中的PFET晶體管實現(xiàn)的溝道區(qū)。
[0135]由于將電子用作NFET晶體管中的載流子并且將空穴用作PFET晶體管中的載流子，因此當NFET晶體管和PFET晶體管的溝道區(qū)相同時，NFET和PFET的操作特性可由于載流子的迀移率的差異而改變。
[0136]再參照圖4，第二上拉晶體管PU2可限定在其中第三柵電極253與第四有源鰭F4交叉的區(qū)中。第二下拉晶體管TO2可限定在其中第三柵電極253與第五有源鰭F5和第六有源鰭F6交叉的區(qū)中。
[0137]由于第二上拉晶體管PU2可具有與上面討論的第一上拉晶體管PUl的構造實質(zhì)上相同的構造，并且第二下拉晶體管PD2可具有與上面討論的第一下拉晶體管roi的構造實質(zhì)上相同的構造，因此將省略對第二上拉晶體管PU2和第二下拉晶體管TO2的進一步描述。
[0138]如圖4所示，半導體器件I可包括:第一區(qū)，其中限定有第一下拉晶體管PDl和第二下拉晶體管PD2，它們可實現(xiàn)為例如NFET晶體管;和第二區(qū)，其中限定有第一上拉晶體管HJl和第二上拉晶體管PU2，它們可實現(xiàn)為例如PFET晶體管。布置在第一區(qū)中的有源鰭(例如，F(xiàn)1、F2、F5、F6)之間的間隔PI可小于布置在第二區(qū)中的有源鰭(例如，F(xiàn)3、F4)之間的間隔P3。因此，布置在第一區(qū)中的有源鰭(例如，F(xiàn)l、F2、F5、F6)從元件隔離膜(例如，103)突出相對小的量，并且布置在第二區(qū)中的有源鰭(例如，F(xiàn)3、F4)從元件隔離膜(例如，103)突出相對大的量。
[0139]第一傳輸晶體管PSl可限定在其中第二柵電極252與第一有源鰭Fl和第二有源鰭F2交叉的區(qū)中。第二傳輸晶體管PS2可限定在其中第四柵電極254與第五有源鰭F5和第六有源鰭F6交叉的區(qū)中。
[0140]雖然未清楚地示出，但是大量觸點250可形成在其中第一柵電極251至第四柵電極254與第一有源鰭至第六有源鰭$1、？2小3、？4小5、？6)交叉的區(qū)的兩側(cè)上。
[0141]第一共享觸點261可將第三有源鰭F3、第三柵電極253和導線271電連接。第二共享觸點262可將第四有源鰭F4、第一柵電極251和導線272電連接。
[0142]圖7是根據(jù)本發(fā)明構思的另一實施例的半導體器件的構思示意圖。以下討論將描述與上述實施例的不同之處。
[0143]參照圖7，根據(jù)該實施例的半導體器件4可包括邏輯區(qū)10和SRAM形成區(qū)20。操作半導體器件4所需的邏輯元件可形成在邏輯區(qū)10中，并且SRAM元件可形成在SRAM形成區(qū)20中。
[0144]在一些實施例中，根據(jù)本發(fā)明構思的上述實施例的半導體器件中的任一個可布置在SRAM形成區(qū)20中。在本發(fā)明構思的其它實施例中，可將根據(jù)本發(fā)明構思的上述實施例的不止一個不同的半導體器件彼此結合地布置在SRAM形成區(qū)20中。
[0145]雖然圖7以示例方式示出了邏輯區(qū)10和SRAM形成區(qū)20，但是圖7不限于此。例如，可在形成有與邏輯區(qū)1不同的存儲器(例如，DRAM,MRAM、RRAM、PRAM等)的區(qū)中實現(xiàn)根據(jù)本發(fā)明構思的實施例的半導體器件。
[0146]圖8是包括根據(jù)本發(fā)明構思的實施例的半導體器件的SoC系統(tǒng)的框圖。
[0147]參照圖8，SoC系統(tǒng)1000包括應用處理器1001和DRAM 1060。
[0148]應用處理器1001可包括中央處理單元1010、多媒體系統(tǒng)1020、多級互連總線1030、存儲器系統(tǒng)1040和外圍電路1050。
[0149]中央處理單元1010可執(zhí)行用于驅(qū)動SoC系統(tǒng)1000所需的操作。在本發(fā)明構思的一些實施例中，中央處理單元1010可為包括多個核的多核環(huán)境。
[0150]在實施例中，例如，中央處理單元1010可包括SRAM高速緩沖存儲器。高速緩沖存儲器可包括LI高速緩沖存儲器和L2高速緩沖存儲器。例如，可采用根據(jù)本發(fā)明構思的上述實施例的半導體器件作為高速緩沖存儲器的組件。
[0151]多媒體系統(tǒng)1020可用于在SoC系統(tǒng)1000中執(zhí)行多種多媒體功能。多媒體系統(tǒng)1020可包括3D引擎模塊、視頻編解碼器、顯示系統(tǒng)、相機系統(tǒng)、后處理器等。
[0152]多級互連總線1030可用于中央處理單元1010、多媒體系統(tǒng)1020、存儲器系統(tǒng)1040與外圍電路1050之間的通信。在本發(fā)明構思的一些實施例中，多級互連總線1030可具有多層結構。具體地說，作為多級互連總線1030的示例，可使用多層AHB(多層先進高性能總線)或者多層AXI(多層先進可擴展接口)，但是本發(fā)明構思的實施例不限于此。
[0153]存儲器系統(tǒng)1040可提供其中應用處理器1001連接至外部存儲器(例如，DRAM1060)的必要環(huán)境，以執(zhí)行高速操作。在本發(fā)明構思的一些實施例中，存儲器系統(tǒng)1040可包括用于控制外部存儲器(例如，DRAM 1060)的另一控制器(例如，DRAM控制器)。
[0154]外圍電路1050可用于將SoC系統(tǒng)1000平滑地連接至外部裝置(例如，主板)。外圍電路1050可包括用于將外部裝置連接至SoC系統(tǒng)1000的各種接口。
[0155]DRAM 1060可用作用于應用處理器1001的操作存儲器。在本發(fā)明構思的一些實施例中，如圖所示，DRAM 1060可在應用處理器1001以外。例如，DRAM 1060可按照PoP(層疊封裝)的形式與應用處理器1001—起封裝。
[0156]SoC系統(tǒng)1000的組件中的至少一個可包括根據(jù)本發(fā)明構思的上述實施例的半導體器件中的至少一個。
[0157]圖9是包括根據(jù)本發(fā)明構思的實施例的半導體器件的電子系統(tǒng)的框圖。
[0158]參照圖9，根據(jù)本發(fā)明構思的實施例的電子系統(tǒng)1100可包括控制器1110、輸入/輸出裝置(I/O) 1120、存儲器裝置1130、接口 1140和總線1150?？刂破?110、輸入/輸出裝置1120、存儲器裝置1130和/或接口 1140可通過總線1150耦接在一起?？偩€1150對應于數(shù)據(jù)通過其移動的路徑。
[0159]控制器1110可包括微處理器、數(shù)字信號處理器、微控制器和/或能夠與所述裝置執(zhí)行相似的功能的邏輯元件中的至少一個。輸入/輸出裝置1120可包括鍵區(qū)、鍵盤、顯示裝置等。存儲器裝置1130可存儲數(shù)據(jù)和/或指令。接口 1140可將數(shù)據(jù)傳輸至通信網(wǎng)絡和/或從通信網(wǎng)絡接收數(shù)據(jù)。接口 1140可為有線接口或無線接口。例如，接口 1140可包括天線或有線和無線收發(fā)器。
[0160]雖然未示出，但是電子系統(tǒng)1100還可包括作為操作存儲器的高速DRAM和/或SDRAM，以用于改進控制器1110的操作。例如，當電子系統(tǒng)1100包括高速SRAM時，在這種高速SRAM中可采用根據(jù)本發(fā)明構思的實施例的半導體器件。
[0161]根據(jù)本發(fā)明構思的上述實施例的半導體器件可設置在存儲器裝置1130內(nèi)，或者可設為控制器1110、輸入/輸出裝置(1/0)1120或其它類似裝置的一部分。
[0162]電子系統(tǒng)1100可應用于個人數(shù)字助理(PDA)、便攜式計算機、網(wǎng)絡平板、無線電話、移動電話、數(shù)字音樂播放器、存儲卡或可在無線環(huán)境下發(fā)送和/或接收信息的任何其它電子
τ?: 口廣PR ο
[0163]圖10至圖12是可應用根據(jù)本發(fā)明構思的實施例的半導體器件的示例性半導體系統(tǒng)。
[0164]圖10是示出平板PC1200的圖，圖11是示出筆記本計算機1300的圖，而圖12是示出智能電話1400的圖?？稍谄桨錚C 1200、筆記本計算機1300、智能電話1400等中使用通過根據(jù)本發(fā)明構思的上述實施例的制造半導體器件的方法制造的半導體器件。
[0165]此外，本領域技術人員應該清楚，根據(jù)本發(fā)明構思的上述實施例的半導體器件也可應用于未示出的其它集成電路裝置。
[0166]也就是說，雖然上面僅描述了平板PC1200、筆記本計算機1300和智能電話1400作為根據(jù)該實施例的半導體系統(tǒng)的示例，但是根據(jù)本發(fā)明構思的實施例的半導體系統(tǒng)不限于此。
[0167]在本發(fā)明構思的一些實施例中，可通過計算機、超級移動PC(UMPC)、工作站、上網(wǎng)本、個人數(shù)字助理(PDA)、便攜式計算機、無線電話、移動電話、電子書、便攜式多媒體播放器(PMP)、便攜式游戲機、導航裝置、黑匣子、數(shù)碼相機、3維電視、數(shù)字音頻記錄器、數(shù)字音頻播放器、數(shù)字圖片記錄器、數(shù)字圖片播放器、數(shù)字視頻記錄器、數(shù)字視頻播放器等來實現(xiàn)半導體系統(tǒng)。
[0168]圖4和圖13至圖26是示出根據(jù)本發(fā)明構思的實施例的制造半導體器件的方法的剖視圖。
[0169]參照圖13，硬掩模層200、第一犧牲層300、第一防反射層310、第二犧牲層400和第二防反射層410按次序形成在襯底100上。
[0170]襯底100可為諸如硅晶圓的半導體襯底。此外，襯底100可為SOI(絕緣體上硅)襯底?？墒褂闷渌r底100。
[0171]硬掩模層200可包括多個層。所述多個層中的每一個可包括含硅材料(諸如氧化硅(S1x)、氧氮化硅(S1N)、氮化硅(SixNy)、TE0S(四乙基原硅酸鹽)或多晶硅)、含碳材料(諸如ACL(非晶碳層)或SOH(旋涂硬掩模))或者金屬中的至少一個。例如，所述多個層中的下面的層可包括氮化硅層，并且所述下面的層還可包括氮化硅層下方的薄氧化硅層。中間層可包括氧化硅。上層可包括多晶硅。然而，本發(fā)明構思的實施例不限于此。
[0172]第一犧牲層300和第二犧牲層400是用于在后續(xù)工藝(見圖15和圖18)中形成第一間隔件400s和第二間隔件300s的層。第一犧牲層300和第二犧牲層400可包含多晶硅、ACL(非晶碳層)或SOH(旋涂硬掩模)中的任一個。
[0173]第一防反射層310和第二防反射層410是可用于減小或防止由于在光刻工藝中的較低膜質(zhì)量導致的光的反射的層。第一防反射層310和第二防反射層410可包括氧氮化硅膜(S1N)0
[0174]硬掩模層200、第一犧牲層300和第二犧牲層400，以及第一防反射層310和第二防反射層410可通過諸如原子層沉積(ALD)工藝、化學氣相淀積(CVD)工藝或旋涂工藝之類的工藝形成，并且可根據(jù)材料添加烘焙工藝和固化工藝。
[0175]接著，形成光刻膠PR以覆蓋第二防反射層410，并且可通過光刻工藝按照線的形式形成第一光刻膠圖案500pl和第二光刻膠圖案500p2?？尚纬啥鄠€第一光刻膠圖案500pl和第二光刻膠圖案500p2中的每一個。第一光刻膠圖案500pl可形成在第二光刻膠圖案500p2之間。第一光刻膠圖案500pl可彼此間隔開。第二光刻膠圖案500p2也可彼此間隔開。
[0176]多個第一光刻膠圖案500pl中的每一個可具有寬度W1。也就是說，寬度可相同，從而構成SRAM的單元區(qū)的晶體管的間隔可彼此對稱。鄰近的第一光刻膠圖案500pl之間的間隔Wpl可大于寬度W1。然而，本發(fā)明構思的實施例不限于此?？烧{(diào)整第一光刻膠圖案500pl的寬度Wl或它們之間的間隔Wpl，以用于將在稍后形成的有源鰭的布置。
[0177]多個第二光刻膠圖案500p2中的每一個可具有寬度W2。第二光刻膠圖案500p2與鄰近的第一光刻膠圖案500pl之間的間隔Wp2可與彼此鄰近的第一光刻膠圖案500pl之間的間隔Wpl不同。具體地說，彼此鄰近的第一光刻膠圖案500pl之間的間隔Wpl可大于第二光刻膠圖案500p2與鄰近的第一光刻膠圖案500pl之間的間隔Wp2。然而，本發(fā)明構思的實施例不限于此。
[0178]參照圖14，通過以第一光刻膠圖案500pl和第二光刻膠圖案500p2作為蝕刻掩模各向異性地蝕刻第二防反射層410和第二犧牲層400，可在第一犧牲層300上形成上心軸(mandrel)，包括線的形式的多個上子心軸400pl、400p2。上子心軸400pl、400p2可包括上單元子心軸400pl和上偽子心軸400p2。
[ΟΙ79] 上單元子心軸400pl通過第一光刻膠圖案500pl形成，并且上偽子心軸400p2通過第二光刻膠圖案500p2形成。因此，上單元子心軸400pl的寬度與第一光刻膠圖案500pl的寬度Wl相同，并且上偽子心軸400p2的寬度與第二光刻膠圖案500p2的寬度W2相同。另外，鄰近的上單元子心軸400pl之間的間隔也與第一光刻膠圖案500pl之間的間隔Wpl相同，并且上單元子心軸400pl與鄰近的上偽子心軸400p2之間的間隔與第二光刻膠圖案500p2與第一光刻膠圖案500pl之間的間隔Wp2相同。因此，上單元子心軸400pl的寬度Wl可與上偽子心軸400p2的寬度W2不同。具體地說，上單元子心軸400pl的寬度Wl可大于上偽子心軸400p2的寬度W2。
[0180]參照圖15，第一間隔件400s形成在上子心軸400pl、400p2的側(cè)壁上。
[0181]具體地說，第一間隔件材料層可形成為共形地覆蓋上子心軸400p 1、400p2?？赏ㄟ^執(zhí)行回蝕工藝在上子心軸400pl、400p2的側(cè)壁上形成第一間隔件400s?？梢栽诳紤]鰭式圖案之間的間隔的情況下確定第一間隔件400s的寬度W3。鰭式圖案之間的間隔可比商業(yè)光刻設備的分辨率極限更窄。
[0182]第一間隔件400s可由相對于上子心軸400pl、400p2具有蝕刻選擇性的材料制成。例如，當上子心軸400pl、400p2由多晶硅、ACL(非晶碳層)或SOH(旋涂硬掩模)中的任一個制成時，第一間隔件材料層可由氧化硅或氮化硅制成。第一間隔件材料層可通過原子層沉積(ALD)工藝形成。
[0183]參照圖16，可選擇性地去除上子心軸400pl、400p2，以使得第一間隔件400s按照線的形式保留在第一犧牲層300上。由于第一間隔件400s在特定蝕刻條件下相對于上子心軸400pl、400p2具有蝕刻選擇性，因此可選擇性地去除上子心軸400pl、400p2。
[0184]參照圖17，包括多個下子心軸300p的下心軸可形成在硬掩模層200上。
[0185]通過以第一間隔件400s作為蝕刻掩模來蝕刻第一防反射層310和第一犧牲層300，可在硬掩模層200上形成下子心軸300p。各個下子心軸300P的寬度可與第一間隔件400s的寬度W3相同。如圖所示，所有下子心軸300p可具有相同的寬度W3。
[0186]參照圖18，第二間隔件300s可形成在下子心軸300p的側(cè)壁上。
[0187]具體地說，形成共形地覆蓋下子心軸300p的第二間隔件材料層，并且隨后執(zhí)行回蝕工藝以在下子心軸300p的側(cè)壁上形成第二間隔件300s?？梢栽诳紤]將在后續(xù)工藝中形成的鰭式圖案的線寬度的情況下確定各個第二間隔件的寬度W4。鰭式圖案的線寬度可小于商業(yè)光刻設備的分辨率的極限。
[0188]第二間隔件材料層可由相對于下子心軸300p具有蝕刻選擇性的材料制成。例如，當下子心軸300p由多晶硅、ACL(非晶碳層)或SOH(旋涂硬掩模)之一制成時，第二間隔件材料層可由氧化硅或氮化硅制成?？赏ㄟ^原子層沉積(ALD)工藝形成第二間隔件材料層。
[0189]參照圖19，可將下子心軸300p選擇性地去除，以在硬掩模層200上按照多條線的形式留下第二間隔件300s。由于第二間隔件300s在特定蝕刻條件下相對于下子心軸300p具有蝕刻選擇性，因此可選擇性地去除下子心軸300p。第二間隔件300s可具有不同的間距。
[0190]參照圖20，通過以第二間隔件300s作為蝕刻掩模來各向異性地蝕刻硬掩模層200和襯底100，可在襯底100上形成具有不同間距的鰭式圖案。
[0191]首先，通過以具有不同間距的第二間隔件300s作為蝕刻掩模來蝕刻硬掩模層，可形成具有不同間距的硬掩模圖案200p。接著，通過以硬掩模圖案200p作為蝕刻掩模來各向異性地蝕刻襯底100，可形成具有不同間距的鰭式圖案10p。在完成對襯底100的各向異性蝕刻之后，硬掩模圖案200p可保留在鰭式圖案10p的上部上。鰭式圖案10p可成對布置，其中每一對鰭式圖案通過距離或“間隔”分離。間隔W3可與第二間隔件300s的寬度相同。多對鰭式圖案10p可通過不同的間隔分離。所述不同的間隔可大于間隔W3。另外，所述不同的間隔可不為間隔W3的倍數(shù)。例如，間隔W3可為但不限于40nm或更小。
[0192]參照圖21，通過去除鰭式圖案10p的一部分，可形成元件隔離膜103以使得鰭式圖案10p的上部從元件隔離膜103突出。圖21是圖20的部分A-A的放大圖。
[0193]圖20的部分A-A中的八個鰭式圖案10p可變成SRAM的單元區(qū)。也就是說，八個鰭式圖案10p中的六個鰭式圖案10p可為第一鰭Fl至第六鰭F6?？蓪⒉贾迷诘诙扚2與第三鰭F3之間的鰭式圖案10p和布置在第四鰭F4與第五鰭F5之間的鰭式圖案10p去除。其中去除了圖案的一部分可為形成圖4的P2和P4的間隔的一部分。也就是說，可通過鰭式圖案10p的去除來形成下拉晶體管與上拉晶體管之間的間隔。
[0194]溝槽T1、T2可形成于在去除兩個鰭式圖案10p的過程中去除了鰭式圖案10p的位置處。溝槽Τ1、Τ2可與用于元件隔離膜的溝槽Τ3同時形成。然而，本發(fā)明構思的實施例不限于此。溝槽Tl至Τ3可形成在襯底100的上表面上以具有臺階。溝槽Tl至Τ3可具有與鰭式圖案I OOp的側(cè)表面不連續(xù)的側(cè)壁。
[0195]在形成填充通過各向異性地蝕刻襯底100形成在鰭式圖案10p之間的淺溝槽的絕緣層之后，可通過執(zhí)行平坦化工藝形成初級元件隔離層，使得硬掩模圖案200ρ出現(xiàn)。
[0196]接著，在形成深溝槽Tl至Τ3之后，形成填充深溝槽的絕緣層。接著，通過執(zhí)行平坦化工藝使得硬掩模圖案200ρ被暴露，來形成元件隔離膜103。然而，本發(fā)明構思的實施例不限于此，并且根據(jù)實施例，可不形成深溝槽Tl至Τ3。
[0197]絕緣層可由硼磷硅玻璃(BPSG)、高密度等離子體(HDP)、可流動氧化物(FOX)、東燃硅氮烷(tonen silazene，T0SZ)、旋涂玻璃(SOG)、未摻雜的石英玻璃(USG)、四乙基原硅酸鹽(TEOS)和低溫氧化物(LT0)中的至少一個制成。平坦化工藝可為化學機械拋光(CMP)工
-H-
O
[0198]接著，在去除保留在鰭式圖案10p的上部上的硬掩模圖案200p之后，可將元件隔離膜103蝕刻至預定深度，以使得鰭式圖案10p的上部突出至元件隔離膜103的頂表面之上。
[0199]第一鰭Fl至第六鰭F6的間隔Pl至P5可不同。第一鰭Fl與第二鰭F2之間的間隔Pl可與第五鰭F5與第六鰭F6之間的間隔P5相同。這是由第二間隔件300s各自具有相同寬度W4的事實導致的?？筛鶕?jù)上子心軸400pl、400p2的寬度來調(diào)整第二鰭F2與第三鰭F3之間的間隔P2和第四鰭F4與第五鰭F5之間的間隔P4。也就是說，由于上子心軸400pl、400p2的寬度相等地形成，第二鰭F2與第三鰭F3之間的間隔P2和第四鰭F4與第五鰭F5之間的間隔P4可彼此相等。
[0200]可根據(jù)相鄰的上子心軸400pl之間的間隔Wpl確定第三鰭F3與第四鰭F4之間的間隔P3。參照圖4，上拉晶體管可形成在第三鰭F3和第四鰭F4中的每一個中。在根據(jù)本發(fā)明構思的實施例的半導體器件中，隨著上子心軸400pl、400p2之間的間隔被調(diào)整，在第三鰭F3與第四鰭F4之間可不需要鰭切口，S卩，鰭式圖案的蝕刻。也就是說，通過簡單地加寬上子心軸400pl、400p2之間的間隔，可調(diào)整第三鰭F3與第四鰭F4之間的間隔。因此，溝槽可不形成在第三鰭F3與第四鰭F4之間。
[0201]圖22至圖25示出了通過參照圖13至圖21描述的工藝形成的器件。圖22至圖25是沿著圖4的線A-A和線B-B截取的剖視圖。參照圖22，襯底100可包括N阱區(qū)NW。除N阱區(qū)NW以外的區(qū)可為摻有P型雜質(zhì)的區(qū)。在形成鰭式圖案10p之前，N阱區(qū)NW可預先形成在襯底100上。
[0202]可形成犧牲柵極絕緣層610和犧牲柵電極620，以覆蓋通過元件隔離膜103暴露出來的第一鰭Fl至第六鰭F6。
[0203]首先，形成犧牲柵極絕緣層610、犧牲柵電極620和掩模層630。接著，在圖案化掩模層630之后，可使用圖案化的掩模層作為蝕刻掩模將犧牲柵電極620圖案化。
[0204]例如，犧牲柵極絕緣層610可包括氧化硅膜或氧氮化硅膜中的至少一個。犧牲柵電極層620可由多晶硅制成，但不限于此。
[0205]接著，柵極間隔件640可形成在犧牲柵電極620的側(cè)表面上，并且源極/漏極區(qū)635可形成在暴露于犧牲柵電極620的側(cè)表面的有源圖案中。
[0206]具體地說，在在犧牲柵電極620上共形地形成間隔件材料層之后，可通過執(zhí)行間隔件材料層的回蝕來形成柵極間隔件640。接著，可通過執(zhí)行雜質(zhì)的離子注入來形成源極/漏極區(qū)635。對于雜質(zhì)的活化，可在離子注入之后執(zhí)行熱處理工藝。
[0207]參照圖23，形成層間絕緣層650，層間絕緣層650包圍犧牲柵電極620和柵極間隔件640并且暴露出犧牲柵電極620的上表面。
[0208]在形成覆蓋犧牲柵電極620和柵極間隔件640的層間絕緣層650之后，可執(zhí)行平坦化工藝以暴露出犧牲柵電極620的上表面。例如，平坦化工藝可包括化學機械拋光工藝。可通過平坦化工藝完成層間絕緣層650。
[0209]參照圖24和圖25，通過去除犧牲柵電極620和犧牲柵極絕緣層610在層間絕緣層650中形成溝槽。柵極絕緣層660和柵電極670可共形地形成在溝槽中。接著，可執(zhí)行平坦化工藝以暴露出層間絕緣層650的上表面?？赏ㄟ^平坦化工藝完成柵電極670。
[0210]柵極絕緣層660可包括高介電常數(shù)膜。這里，術語“高介電常數(shù)膜”是指介電常數(shù)高于氧化硅膜的介電常數(shù)的一種或多種絕緣材料。所述高介電常數(shù)膜的示例包括氧化鉭膜、氧化鈦膜、氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化釔膜、氧化鈮膜、硅酸鉿膜和硅酸鋯膜。例如，可通過化學氣相淀積(CVD)或原子層沉積(ALD)形成柵極絕緣層660。
[0211]柵電極670可包括至少一個功函數(shù)調(diào)整膜和至少一個柵極金屬。功函數(shù)調(diào)整膜可為選自由!^了&1￥11^六1、11411了&(:或1^組成的組中的任一個。柵極金屬可為鋁(六1)、鎢(W)或鉬(Mo)中的至少一個。功函數(shù)調(diào)整膜可用作柵極金屬的防擴散膜。例如，可根據(jù)材料通過化學氣相沉積或原子層沉積來形成柵電極670。
[0212]N阱區(qū)NW中的功函數(shù)調(diào)整膜可與其它區(qū)(摻有P型雜質(zhì)的區(qū))中的功函數(shù)調(diào)整層不同，并且可需要額外工藝以在摻有P型雜質(zhì)的區(qū)中形成功函數(shù)調(diào)整膜。
[0213]根據(jù)本發(fā)明構思的實施例的制造半導體器件的方法可使用自對準四重圖案成形技術(SAQP)來形成小型SRAM單元?？尚枰舜艘蕴囟ㄩg隔間隔開的多個鰭式圖案以形成SRAM。過去使用了形成多個相同間隔的鰭以及去除中間鰭以增大一些鰭之間的間隔的方法。在這種方法中，SRAM中的元件可僅通過鰭間距的倍數(shù)彼此間隔開。也就是說，不可使各個鰭精確地以所需間隔間隔開，而是僅可使對應的鰭間隔開鰭間距的倍數(shù)。
[0214]相反，在根據(jù)本發(fā)明構思的實施例的制造半導體器件的方法中，可通過調(diào)整子心軸的寬度和間隔來實現(xiàn)需要的各個不同的鰭間距。因此，可制造具有期望的最佳間隔而非現(xiàn)有給定鰭間距的倍數(shù)的半導體器件。此外，通過調(diào)整子心軸之間的間隔，在間距相同的現(xiàn)有鰭式圖案中，可通過預先確保間隔來減少工藝浪費，而不需要去除即使在要求去除鰭的部分(兩個上拉晶體管元件之間的間隔)中的鰭，并且還可減小由于額外工藝造成的風險。
[0215]此外，通過引入SAQP方法，彼此緊密鄰近的多個鰭式圖案的單個切割工藝的難度可增加。也就是說，去除一個鰭式圖案的工藝的良率可降低。因此，可通過預先在各個鰭式圖案之間設置寬間隔來獨立地去除鰭式圖案。這可提高半導體器件的可靠性。
[0216]下面將參照圖26描述根據(jù)本發(fā)明構思的另一實施例的制造半導體器件的方法。將省略上述實施例的重復部分。
[0217]參照圖26，上單元子心軸500pl、500pl’可具有不同寬度W1、W1’。由于上單元子心軸500pl、500pl’具有不同寬度，因此將在稍后形成的第一間隔件400s、下子心軸300p、第二間隔件300s和鰭式圖案10p的所有間隔可改變。因此，在該實施例的制造半導體器件的方法中，可在所述工藝中考慮小誤差(minute error)的情況下執(zhí)行上拉晶體管和下拉晶體管的布置。
[0218]雖然已經(jīng)參照本發(fā)明構思的示例性實施例具體示出和描述了本發(fā)明構思，但是本領域普通技術人員應該理解，可在不脫離由所附權利要求限定的本發(fā)明構思的精神和范圍的情況下，在其中作出各種形式和細節(jié)上的改變。因此，要求本發(fā)明的實施例在所有方面被看作是示出性而非限制性的，參照所附權利要求而非以上描述來指明本發(fā)明構思的范圍。
【主權項】
1.一種制造半導體器件的方法，所述方法包括: 在襯底上按次序形成硬掩模層和第一犧牲層； 在所述第一犧牲層上形成至少包括第一上子心軸至第三上子心軸的上心軸，第一上子心軸至第三上子心軸各自沿著第一方向延伸，并且沿著與所述第一方向交叉的第二方向彼此間隔開，第一上子心軸沿著所述第二方向的寬度小于第二上子心軸和第三上子心軸沿著所述第二方向的寬度； 在第一上子心軸至第三上子心軸中的每一個的兩個側(cè)壁上形成第一間隔件； 去除所述上心軸； 使用所述第一間隔件作為蝕刻掩模來蝕刻所述第一犧牲層，以形成包括多個下子心軸的下心軸； 在所述下子心軸的兩個側(cè)壁上形成第二間隔件； 去除所述下心軸； 使用所述第二間隔件作為蝕刻掩模來圖案化所述硬掩模層和所述襯底，以形成鰭式圖案，所述鰭式圖案包括彼此并排沿著所述第一方向延伸并且沿著所述第二方向彼此間隔開的第一鰭至第十鰭； 去除第一鰭、第二鰭、第五鰭和第八鰭；以及 形成第一柵電極和第二柵電極，所述第一柵電極沿著所述第二方向延伸以與第三鰭、第四鰭、第六鰭和第七鰭交叉，所述第二柵電極沿著所述第二方向延伸以與第六鰭、第七鰭、第九鰭和第十鰭交叉而不與第三鰭和第四鰭交叉，并且所述第二柵電極沿著所述第一方向與所述第一柵電極間隔開。2.根據(jù)權利要求1所述的方法，其中，形成所述上心軸包括: 在所述第一犧牲層上形成第二犧牲層；以及 通過蝕刻所述第二犧牲層來形成所述上心軸。3.根據(jù)權利要求2所述的方法，還包括: 在所述第一犧牲層與所述第二犧牲層之間形成防反射層。4.根據(jù)權利要求1所述的方法，其中，所述第二上子心軸的寬度與所述第三上子心軸的寬度不同。5.根據(jù)權利要求1所述的方法，其中，所述第一上子心軸與所述第二上子心軸之間的間隔小于所述第二上子心軸與所述第三上子心軸之間的間隔。6.根據(jù)權利要求1所述的方法，其中，通過原子層沉積工藝來形成所述第一間隔件。7.根據(jù)權利要求1所述的方法，其中，所述下子心軸沿著所述第二方向均具有相同的寬度。8.根據(jù)權利要求1所述的方法，還包括: 在去除所述第一鰭、所述第二鰭、所述第五鰭和所述第八鰭之后形成元件隔離膜，其中，所述第三鰭、所述第四鰭、所述第六鰭、所述第七鰭、所述第九鰭和所述第十鰭突出至所述元件隔離膜的上表面上方。9.根據(jù)權利要求8所述的方法，其中，形成所述元件隔離膜包括: 通過蝕刻所述第一鰭和所述第二鰭來形成溝槽；以及 在所述溝槽中形成所述元件隔離膜。10.根據(jù)權利要求1所述的方法，其中，去除所述第一鰭、所述第二鰭、所述第五鰭和所述第八鰭包括: 通過蝕刻所述第一鰭和所述第二鰭來形成第一溝槽，通過蝕刻所述第五鰭來形成第二溝槽，以及通過蝕刻所述第八鰭來形成第三溝槽。11.一種制造半導體器件的方法，所述方法包括: 在襯底上按次序形成硬掩模層和第一犧牲層； 在所述第一犧牲層上形成包括多個上子心軸的上心軸； 在所述上子心軸的側(cè)壁上形成第一間隔件； 去除所述上心軸； 使用所述第一間隔件作為蝕刻掩模來蝕刻所述第一犧牲層，以形成包括多個下子心軸的下心軸； 在所述下子心軸的側(cè)壁上形成第二間隔件； 去除所述下心軸； 通過使用所述第二間隔件作為蝕刻掩模來圖案化所述硬掩模層和所述襯底，以形成彼此并排沿著第一方向延伸并且沿著與所述第一方向交叉的第二方向彼此間隔開的第一有源鰭至第六有源鰭；以及 形成第一柵電極和第二柵電極，所述第一柵電極沿著所述第二方向延伸以與第一有源鰭至第四有源鰭交叉，并且所述第二柵電極沿著所述第二方向延伸以與第三有源鰭至第六有源鰭交叉，所述第二柵電極不與第一有源鰭和第二有源鰭交叉，并且所述第二柵電極沿著所述第一方向與所述第一柵電極間隔開。12.根據(jù)權利要求11所述的方法，其中，所述多個上子心軸至少包括第一上子心軸和第二上子心軸，并且 第一上子心軸的寬度和第二上子心軸的寬度彼此不同。13.根據(jù)權利要求11所述的方法，其中，所述第一有源鰭與所述第二有源鰭之間的間隔小于40nmo14.根據(jù)權利要求11所述的方法，其中，所述第三有源鰭的一部分沿著所述第二方向與所述第四有源鰭的一部分重疊。15.根據(jù)權利要求11所述的方法，還包括: 在所述第一有源鰭至所述第六有源鰭的兩側(cè)上形成溝槽；以及填充所述溝槽以形成元件隔離膜，其中，所述第一有源鰭至所述第六有源鰭突出至所述元件隔離膜的上表面上方。16.—種制造半導體器件的方法，所述方法包括: 在襯底上形成硬掩模層； 在所述硬掩模層上與所述襯底相對地形成第一犧牲層； 在所述第一犧牲層上形成至少包括第一上子心軸和第二上子心軸的上心軸，所述第一上子心軸和所述第二上子心軸各自沿著第一方向延伸，并且沿著與所述第一方向交叉的第二方向彼此間隔開； 在所述第一上子心軸和所述第二上子心軸的側(cè)壁上形成第一間隔件； 選擇性地去除所述上心軸； 使用所述第一間隔件作為蝕刻掩模來蝕刻所述第一犧牲層，以形成至少包括第一下子心軸至第四下子心軸的下心軸； 在所述第一下子心軸至所述第四下子心軸的側(cè)壁上形成第二間隔件； 去除所述下心軸； 使用所述第二間隔件作為蝕刻掩模來圖案化所述硬掩模層和所述襯底以形成鰭式圖案，所述鰭式圖案包括彼此并排沿著所述第一方向延伸并且沿著所述第二方向彼此間隔開的第一鰭至第八鰭； 去除第三鰭和第六鰭；以及 形成第一柵電極和第二柵電極，所述第一柵電極沿著所述第二方向延伸以與第一鰭、第二鰭、第四鰭和第五鰭交叉，所述第二柵電極沿著所述第二方向延伸以與第四鰭、第五鰭、第七鰭和第八鰭交叉而不與第一鰭和第二鰭交叉，并且所述第二柵電極沿著所述第一方向與所述第一柵電極間隔開。17.根據(jù)權利要求16所述的方法，其中，所述第一鰭與所述第二鰭之間的第一間隔與所述第七鰭與所述第八鰭之間的第二間隔相同，并且其中，所述第二鰭與所述第四鰭之間的第三間隔與所述第一間隔不同并且不是所述第一間隔的整數(shù)倍。18.根據(jù)權利要求16所述的方法，其中，所述第一鰭與所述第二鰭之間的間隔小于40nmo19.根據(jù)權利要求16所述的方法，其中，所述第一鰭和所述第二鰭與所述第一柵電極交叉以限定第一晶體管， 其中，所述第四鰭與所述第一柵電極交叉以限定第二晶體管，并且 其中，所述第五鰭與所述第二柵電極交叉以限定第三晶體管。20.根據(jù)權利要求19所述的方法，其中，所述第一晶體管的導電類型與所述第二晶體管和所述第三晶體管的導電類型不同。
【文檔編號】H01L21/28GK106057869SQ201610108652
【公開日】2016年10月26日
【申請日】2016年2月26日 公開號201610108652.6, CN 106057869 A, CN 106057869A, CN 201610108652, CN-A-106057869, CN106057869 A, CN106057869A, CN201610108652, CN201610108652.6
【發(fā)明人】李東勛, 樸善欽
【申請人】三星電子株式會社