半導體結構及其形成方法
【專利摘要】提供了一種半導體結構及其形成方法。半導體結構包括：襯底；鰭結構，從襯底突出，鰭結構沿著第一方向延伸；隔離部件，設置在鰭結構的兩側上；柵極結構，位于鰭結構上方并且沿著垂直于第一方向的第二方向在隔離部件上延伸；以及其中，柵極結構包括第一部分和第二部分，第二部分位于第一部分上方并且第二部分在第一方向上的尺寸比第一部分在第一方向上的尺寸大。本發(fā)明實施例涉及半導體結構及其形成方法。
【專利說明】
半導體結構及其形成方法
技術領域
[0001] 本發(fā)明實施例大體地涉及半導體結構，并且更具體地涉及三維晶體管。
【背景技術】
[0002] 對集成電路制造商而言，為提高集成電路的集成度和降低集成電路的制造成本而 采用的若干策略之一是引入多柵極器件（例如，在單晶體管內(nèi)并入多于一個柵極的多柵極 場效應晶體管）。由于減小傳統(tǒng)的平面MOSFET的物理尺寸變得越來越困難，所以提出以諸 如鰭式場效應晶體管（FinFET)的多柵極器件來代替?zhèn)鹘y(tǒng)的平面M0SFET。
[0003] 然而，根據(jù)傳統(tǒng)的制造技術，隨著IC的尺寸變得越來越小，F(xiàn)inFET的柵極結構將 很有可能直接地相互接觸。因此，需要能夠防止鄰近的金屬柵極短路的FinFET結構。

【發(fā)明內(nèi)容】

[0004] 根據(jù)本發(fā)明的一些實施例，提供了一種半導體結構，包括：襯底；鰭結構，從所述 襯底突出，所述鰭結構沿著第一方向延伸；隔離部件，設置在所述鰭結構的兩側上；柵極結 構，位于所述鰭結構上方并且沿著垂直于所述第一方向的第二方向在所述隔離部件上延 伸；以及其中，所述柵極結構包括第一部分和第二部分，所述第二部分位于所述第一部分上 方并且所述第二部分在所述第一方向上的尺寸比所述第一部分在所述第一方向上的尺寸 大。
[0005] 根據(jù)本發(fā)明的另一些實施例，還提供了一種半導體結構，包括：半導體襯底；柵極 結構，在所述半導體襯底上方延伸，其中，所述柵極結構包括第一部分和第二部分，所述第 二部分位于所述第一部分上方并且所述第二部分在與所述柵極結構延伸的方向垂直的方 向上的尺寸比所述第一部分在與所述柵極結構延伸的方向垂直的方向上的尺寸大。
[0006] 根據(jù)本發(fā)明的又一些實施例，還提供了一種用于形成半導體結構的方法，包括：在 半導體襯底上沿著第一方向形成鰭結構；在所述半導體襯底和所述鰭結構上方沉積第一 層；以及在所述第一層上方沉積第二層，其中，沉積所述第一層包括原位生長摻雜有III族 或V族元素的硅層。
【附圖說明】
[0007] 當結合附圖進行閱讀時，從以下詳細描述可最佳理解本發(fā)明的各方面。應該強調(diào)， 根據(jù)工業(yè)中的標準實踐，各種部件未按比例繪制。實際上，為了清楚討論，各個部件的尺寸 可以任意地增大或縮小。
[0008] 圖1是根據(jù)本發(fā)明的一個實施例的示出了半導體結構的示意圖。
[0009] 圖2是根據(jù)本發(fā)明的圖1的示出了半導體結構的截面圖。
[0010] 圖3是根據(jù)本發(fā)明的圖1的示出了半導體結構的截面圖。
[0011] 圖4A是根據(jù)本發(fā)明的一個實施例的示出了半導體結構的示意圖。
[0012] 圖4B是根據(jù)本發(fā)明的一個實施例的示出了半導體結構的示意圖。
[0013] 圖5A至圖5J示意性地示出了根據(jù)本發(fā)明的一個實施例的形成半導體結構的方 法。
【具體實施方式】
[0014] 以下公開內(nèi)容提供了許多用于實現(xiàn)所提供主題的不同特征的不同實施例或實例。 下面描述了組件和布置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例，而不旨在限制本 發(fā)明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二 部件形成為直接接觸的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外 的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發(fā)明可在各個實 例中重復參考標號和/或字母。該重復是為了簡單和清楚的目的，并且其本身不指示所討 論的各個實施例和/或配置之間的關系。
[0015] 而且，為便于描述，在此可以使用諸如"在…之下"、"在…下方"、"下部"、"在…之 上"、"上部"等的空間相對術語，以便于描述如圖所示的一個元件或部件與另一個（或另一 些）元件或部件的關系。除了圖中所示的方位外，空間相對術語旨在包括器件在使用或操 作中的不同方位。裝置可以以其他方式定向（旋轉90度或在其他方位上），而在此使用的 空間相對描述符可以同樣地作相應的解釋。
[0016] 下面詳細討論本實施例的制作和使用。然而，應當理解，本發(fā)明提供了可以體現(xiàn)在 各種具體環(huán)境中的許多可應用的發(fā)明概念。討論的具體實施例僅僅說明了制造和使用本發(fā) 明的具體方式，并且不限制本發(fā)明的范圍。
[0017] 根據(jù)在制造 MOSFET、FinFET或其他類型的場效應晶體管中使用的現(xiàn)有的金屬柵 極制造技術，由于多晶硅柵極結構的均勻蝕刻的難度，不容易獲得金屬柵極結構的均勻的 底切輪廓（例如，具有垂直側壁而不是向外傾斜的側壁的金屬柵極結構）。因此，金屬柵極 基腳經(jīng)常存在導致鄰近的金屬柵極短路的問題。此外，對FinFET器件而言，傳統(tǒng)的金屬柵 極制造技術往往會導致由一些蝕刻工藝引起的不期望的鰭頂部損壞。因此，需要能夠防止 鄰近的金屬柵極的短路并且也防止不期望的鰭頂部損壞的FinFET結構。
[0018] 為了解決上述問題，本發(fā)明提供了在與襯底/鰭的界面處（例如，在界面處存在均 勻底切）具有縮進的柵極部分的半導體結構（及其形成方法）以防止鄰近的金屬柵極的短 路。此外，根據(jù)本發(fā)明，也可以通過具有相對高導電性的額外的層，解決不期望的鰭頂部破 壞的問題。
[0019] 參照附圖，圖1是根據(jù)本發(fā)明的一個實施例的示出了半導體結構100的示意圖。 半導體結構100可以是多柵極的非平面場效應晶體管（例如，F(xiàn)inFET)。如圖1所示，半導 體結構100包括：襯底101、鰭結構102、柵極結構103、高k介電層104、介電側壁105a和 105b、間層介電（ILD) 106和隔離部件107。
[0020] 襯底101是向半導體結構100提供支撐的下面的層。襯底101可以是塊狀硅襯底、 外延硅襯底、硅鍺襯底、碳化硅襯底、硅鍺襯底或其他III-V族化合物襯底。
[0021] 鰭結構102形成為從襯底101突出的薄的、平面結構并且沿著第一方向（圖1中 的X方向）延伸，以及可以由與襯底101相同的材料形成。鰭結構102可以包括源極區(qū)、漏 極區(qū)和溝道區(qū)（未示出）。源極區(qū)和漏極區(qū)通過溝道區(qū)分隔開，溝道區(qū)由柵極結構103包裹 圍繞。柵極結構103的寬度（在圖1中以X方向測量）確定了半導體結構100的有效溝道 長度。包裹圍繞的柵極結構103提供更好的電控制并且因此有助于減少泄漏電流和克服其 他短溝道效應。
[0022] 設置在鰭結構102的兩側上的隔離部件107可以是淺溝槽隔離（STI)部件，并且 隔離部件107可以防止鄰近的鰭結構102 (或鄰近的半導體結構100)之間的電流泄漏。 隔離部件107可通過下列步驟形成：在襯底101中蝕刻溝槽的圖案，沉積一種或多種介 電材料（諸如二氧化硅）以填充溝槽，并且去除過量的電介質(zhì)，從而暴露出鰭結構102的 頂部?？梢酝ㄟ^濕或干熱氧化、物理汽相沉積（PVD)、原子層沉積（ALD)、高密度等離子體 CVD (HDPCVD)、其他合適的方法和/或它們的組合來形成隔離部件107。在一個實施例中，可 以由二氧化硅形成隔離部件107。隔離部件107可以具有多層結構，例如，形成在襯墊上方 的具有氧化硅或氮化硅的熱氧化物襯墊層。
[0023] 柵極結構（柵電極）103布置在隔離部件107上以跨越鰭結構102并且在基本上 垂直于第一方向的第二方向（圖1中的y方向）上延伸，鰭結構102沿著第一方向（圖1 中的X方向）延伸。柵極結構103可以由任何合適的柵電極材料形成。在一個示例性實 施例中，柵極結構103可以是通過由諸如但不限于銅、釕、鈀、鉑、鈷、鎳、氧化釕、鎢、鋁、鈦、 鉭、氮化鈦、氮化鉭、鉿、鋯、金屬碳化物或導電金屬氧化物形成的金屬柵電極。應當理解，柵 極結構103不必是單一的材料，但是也可以包括薄膜的復合堆疊件。
[0024] 高K介電層104設置在鰭結構102和柵極結構103之間并且設置在隔離部件107 和柵極結構103之間。高K介電層104可以由任何的柵極介電材料形成。在一個實施例中， 高K介電層104包括二氧化硅介電層、氮氧化硅介電層或氮化硅介電層。高K介電層104 的厚度可以在約5A至約20A之間。高K介電層104的k值可以大于約7. 0,并且可以包 括批31、2廠1^、1%、8&、11、？13以及它們的組合的氧化物或硅酸鹽。高1(介電層104的示 例性材料包括 MgOx、BaTix0y、BaSrxTi y0z、PbTix0y、PbZrxTi yOz等，其中，值 X、Y、Z 介于 0 和 1 之間?？梢酝ㄟ^分子束沉積（MBD)、原子層沉積（ALD)、物理汽相沉積（PVD)等形成高k介 電層104。
[0025] ILD層106用于電分離，并且具有低介電常數(shù)K的特征以最小化電容耦合?？梢酝?過化學汽相沉積（CVD)、高密度等離子體CVD (HDP-CVD)、旋涂沉積、物理汽相沉積（PVD或濺 射）或其他合適的方法形成ILD層106。ILD層106可以包括氧化硅、氮氧化硅、低k材料 和/或其他合適的電介質(zhì)。ILD層106可以形成在柵極結構103和鰭結構102上并且圍繞 柵極結構103和鰭結構102。
[0026] 根據(jù)本發(fā)明的一個實施例，柵極結構103包括第一部分103a和第二部分103b。第 二部分103b位于第一部分103a上方并且通過第一部分103a與下面的鰭結構102和隔離部 件107分隔開?？梢允褂孟嗤牟牧匣蛳嗤圃旃に噥硇纬蓶艠O結構103的第一部分103a 和第二部分103b。在一個實施例中，第一部分103a夾在介電側壁105a之間并且第二部分 103b夾在介電側壁105b之間。在一個實施例中，介電側壁105a可以是摻雜有III族或V 族元素（III族元素/摻雜劑可以包括砷（As)、磷（P)或銻（Sb)而III族摻雜劑可以包括 硼（B))的氧化硅側壁。介電側壁105a中III族或V族元素的濃度在從約1E19至約1E22 原子/cm 3的范圍內(nèi)。在一個實施例中，介電側壁105b可以是摻雜有碳或氮的氧化硅側壁， 其中，碳或氮的濃度在從約5E18至約1E21原子/cm 3的范圍內(nèi)。
[0027] 根據(jù)本發(fā)明的一個實施例，第一部分103a和第二部分103b被配置為使得第二部 分103b在第一方向（圖1中的X方向）上測量的尺寸大于第一部分103a在第一方向上 測量的尺寸，或者，換言之，第一部分l〇3a的寬度小于第二部分103b的寬度。這樣的配置 /布置可以有效地防止柵極基腳輪廓，而柵極基腳輪廓引起鄰近的柵極結構（例如，跨越相 同的鰭結構的鄰近的柵極）之間的短路。柵極基腳是金屬柵極制造工藝中的常見缺陷。
[0028] 圖2是示出了從圖1中的平面交叉線A-A截取的圖1中的半導體結構100的截面 圖，圖2詳細地示出了第一部分103a和第二部分103b的幾何配置。在圖2中，參數(shù)1。 33代 表第一部分103a的寬度并且參數(shù)Wlim代表第二部分103b的寬度。由于參數(shù)W 1(^選擇為大 于參數(shù)Ww3a，底切區(qū)域（未示出）將呈現(xiàn)在第一部分103a的兩側上。如上所述，底切區(qū)域 可以防止鄰近的柵極結構之間的短路。在一個實施例中，參數(shù)W w3a和參數(shù)W 1(]3b選擇為使得 1_比W 1(]3a大約2nm至約6nm。在一個實施例中，參數(shù)W 1(]3a和參數(shù)W 1(]3b選擇為使得W 1(^比 W103a大約3nm至約5nm。在一個實施例中，參數(shù)W 1Q3a和參數(shù)W 1Q3b選擇為使得W廳比W職大 約4nm。參數(shù)W差代表在第一部分103a的一側上的第一部分103a和第二部分103b之間的 寬度差（即，底切區(qū)域的寬度）。在一個實施例中，參數(shù)％在從約Inm至約3nm的范圍內(nèi)。 在一個實施例中，參數(shù)W i為約2nm。此外，參數(shù)Hw3a代表第一部分103a的高度和參數(shù)H 1(]3b 代表第二部分l〇3b的高度。在一個實施例中，參數(shù)H103a在從約5nm至約50nm的范圍內(nèi)。 在一個實施例中，參數(shù)H w3a在從約5nm至約20nm的范圍內(nèi)。在一個實施例中，參數(shù)H 1(]33在 從約5nm至約IOnm的范圍內(nèi)。在一個實施例中，氏_與H 1Q3a的比率在從約2至約6的范圍 內(nèi)。在一個實施例中，氏_與H 1Q3a的比率在從約3至約5的范圍內(nèi)。在一個實施例中，H 1Q3b 與H103a的比率是約4。
[0029] 圖3是示出了從圖1中的平面交叉線B-B截取的圖1的半導體結構100的截面圖 (注意，圖1中的線B-B延伸穿過恰好位于右側上的介電側壁105b之上的區(qū)域）。圖3示 出了介電側壁l〇5a基本上覆蓋鰭結構102。
[0030] 圖4A是根據(jù)本發(fā)明的一個實施例的示出了半導體結構400A的示意圖。半導體結 構400A包括：襯底101、鰭結構102、柵極結構103、高K介電層104、介電側壁105a和105b 以及ILD層106。
[0031] 襯底101可以是至少包括掩埋氧化物（BOX)層IOla和基底襯底層IOlb的絕緣體 上半導體（SOI)襯底。BOX層IOla的材料可以是Si0 2。BOX層IOla的厚度可以大于100nm。 基底襯底層IOlb可以由硅、鍺或III-V族化合物（例如，碳化硅、鎵、砷化銦或磷化銦）形 成。
[0032] 鰭結構102是在襯底101的BOX層IOla上形成的薄的平面結構并且在第一方向 上延伸（圖4中的X方向）。柵極結構103形成在襯底101的BOX層IOla上并且布置為 跨越鰭結構102。柵極結構103在基本上垂直于第一方向（圖4中的X方向）的第二方向 (圖4中的y方向）上延伸。高K介電層104設置在鰭結構102和柵極結構103之間并且 設置在BOX層IOla和柵極結構103之間。柵極結構103包括第一部分103a和位于第一部 分103a上方的第二部分103b。第一部分103a夾在介電側壁105a之間并且第二部分103b 夾在介電側壁l〇5b之間。在一個實施例中，介電側壁105a可以是摻雜有III族或V族元 素的硅側壁并且介電側壁105b可以是摻雜有碳或氮的硅側壁。半導體結構400A的ILD層 106可以形成在柵極結構103和鰭結構102上并且圍繞柵極結構103和鰭結構102。
[0033] 半導體結構400A的鰭結構102與半導體結構100的鰭結構102的區(qū)別主要在于 前者是形成在半導體結構400A的襯底101上方的BOX層IOla上而后者穿透隔離結構107 并且連接至半導體結構100的襯底101。
[0034] 對半導體結構400A而言，第一部分103a的寬度選擇為小于第二部分103b的寬度 以防止鄰近的柵極結構之間的短路。由于半導體結構400A的截面圖與半導體結構100的 截面圖基本上相同，所以下文提到的半導體結構400A的尺寸參數(shù)將參照圖2( 即，示出了從 圖1中的平面交叉線A-A截取的圖1的半導體結構100的截面圖）中示出的尺寸參數(shù)進行 論述。對半導體結構400A而言，第二部分W lim的寬度比第一部分Ww3J]寬度大約2nm至 約6nm。在一個實施例中，評娜比W 1Q3a大約3nm至約5nm。在一個實施例中，W 1()31)比W職大 約4nm。在一個實施例中，第一部分103a和第二部分103b之間的在第一部分103a的一側 上的寬度差（W s)在從約Inm至約3nm的范圍內(nèi)。在一個實施例中，參數(shù)Ws為約2nm。在 一個實施例中，第一部分l〇3a的高度H 103a在從約5nm至約50nm的范圍內(nèi)。在一個實施例 中，H1Q3a在從約5nm至約20nm的范圍內(nèi)。在一個實施例中，H 1(第二部分103b的高度） 與Hw3a的比率在從約2至約6的范圍內(nèi)。在一個實施例中，H _與H 1(]3a的比率在從約3至 約5的范圍內(nèi)。在一個實施例中，氏_與Hw3a的比率為約4。
[0035] 圖4B是根據(jù)本發(fā)明的一個實施例的示出了半導體結構400B的示意圖。半導體結 構400B包括：襯底101、鰭結構103、高K介電層104、介電側壁105a和介電側壁105b以及 ILD層106。在一個實施例中，半導體結構400B是平面M0SFET，其中，在襯底101內(nèi)形成源 極區(qū)、漏極區(qū)和溝道區(qū)（未示出）。
[0036] 對半導體結構400B而言，第一部分103a的寬度選擇為小于第二部分103b的寬度 以防止鄰近的柵極結構之間的短路。同樣地，由于半導體結構400B的截面圖與半導體結構 100的截面圖基本上相同，半導體結構400B的尺寸參數(shù)與圖2中示出的那些尺寸參數(shù)基本 上相同。
[0037] 圖5A至圖5J示意性地示出了根據(jù)本發(fā)明的一個實施例的形成半導體結構（例 如，F(xiàn)inFET)的方法。在圖5A(操作5A)中，提供襯底101。襯底101可以是至少包括BOX 層和基底襯底層（未示出）的SOI襯底。BOX層的材料可以是5102并且基底襯底層可以由 硅、鍺或III-V族化合物形成。在其他實施例中，襯底101可以是硅襯底。
[0038] 在圖5B(操作5B)中，在襯底101的表面上形成平面鰭結構102。沿著第一方向 (X方向）在襯底101上形成鰭結構102。在一個實施例中，襯底101是包括頂部硅層、BOX 層和基底襯底層（未示出）的SOI襯底，其中，在襯底101上形成鰭結構102包括蝕刻掉頂 部硅層的部分以限定BOX層上的鰭結構102 (即，頂部硅層的剩余部分）。在一個實施例中， 襯底101是塊狀硅襯底并且在襯底101上形成鰭結構102包括蝕刻掉襯底101的部分以在 襯底101上形成平行的溝槽以便在襯底101上限定鰭結構102。
[0039] 在圖5C (操作5C)中，在鰭結構102上方形成第一硅層105a'。在一個實施例中， 在形成第一硅層l〇5a'之前，在鰭結構102上方形成柵極氧化物層（未示出）。即，首先在 鰭結構102上方形成柵極氧化物層和然后在柵極氧化物層上方形成第一硅層105a'。在一 個實施例中，在從約450攝氏度至約650攝氏度的溫度下，例如，從約480攝氏度至約620 攝氏度的溫度下形成第一娃層l〇5a'。在一個實施例中，在從約0. 2托至約5. 0托的壓力下 形成第一硅層l〇5a'。在一個實施例中，形成第一硅層105a'包括在原位生長摻雜有III族 或V族元素的硅層，其中，原位摻雜操作包括生長硅層，同時引入摻雜劑氣體。在一個實施 例中，摻雜劑氣體包括III族或V族元素。例如，在用于原位形成第一硅層105a'的CVD操 作中，生長氣體包括硅烷（SiH4)、乙硼烷（B2H6)和氏，其中，SiH 4用于生長第一硅層而B2H6提 供用于第一硅層的摻雜劑。在一個實施例中，第一硅層l〇5a'中的III族或V族元素的濃 度在從約1E18至約5E22原子/cm 3的范圍內(nèi)。在一個實施例中，第一硅層105a'中的III 族或V族元素的濃度在從約1E19至約5E22原子/cm3的范圍內(nèi)。在一個實施例中，第一硅 層105a'中的III族或V族元素的濃度在從約1E19至約1E22原子/cm 3的范圍內(nèi)。在第 一硅層105a'中的III族或V族元素的濃度為在從約1E19至約1E22原子/cm3的范圍內(nèi) 的情況下，與未引入摻雜劑的硅層相比，第一硅層l〇5a'是導電性相對更強的層。
[0040] 在一個實施例中，在鰭結構102上方形成第一硅層105a'包括：在非原位形成摻雜 有III族或V族元素的第一娃層105a'，即，在摻雜III族或V族元素之前，形成第一娃層 105a' 。
[0041] 在圖(操作OT)中，在第一硅層105a'上方形成第二硅層105b'。在一些實施例 中，第二硅層105b'是不具有典型的III族和/或V族摻雜劑的摻雜的硅層。例如，第二硅 層105b'可以包括碳或氮。在其他實施例中，第二硅層105b'是具有典型的III族和/或 V族摻雜劑的摻雜的硅層，但是在第二硅層l〇5b'中測量的摻雜劑濃度低于第一硅層105a' 中的摻雜劑濃度。在一個實施例中，用于沉積第一硅層l〇5a'和第二硅層105b'的溫度和壓 力基本上相同。在一個實施例中，在從約450攝氏度至約650攝氏度的溫度下，例如，從約 480攝氏度至約620攝氏度的溫度下形成第二硅層105b'。在一個實施例中，在從約0. 2托 至約5. 0托的壓力下形成第二硅層105b'。在形成第二硅層105b'期間，也引入包括SiH4、 C2H4和/或H2的氣體。在一個實施例中，形成第二硅層105b'包括在原位生長（或者在非 原位，即，在形成硅層之后實施碳和/或氮的注入操作）摻雜有碳或氮的硅層。在一個實施 例中，在第二硅層l〇5b'中的碳和/或氮的濃度在從約1E18至約5E22原子/cm 3的范圍內(nèi)。 在一個實施例中，在第二硅層l〇5b'中的碳和/或氮的濃度在從約1E19至約5E22原子/ cm3的范圍內(nèi)。在一個實施例中，在第二硅層105b'中的碳和/或氮的濃度在從約5E18至 約1E21原子/cm 3的范圍內(nèi)。第一硅層105a'和第二硅層105b'形成為使得第一硅層105a' 的氧化速率基本上大于第二硅層l〇5b'的氧化速率。
[0042] 在圖5E(操作5E)中，圖案化第一硅層105a'和第二硅層105b'以在鰭結構102 上方形成偽柵極堆疊件（圖5E中的105a' /105b'堆疊件）并且偽柵極堆疊件沿著垂直于 第一方向的第二方向延伸，其中，鰭結構102沿著第一方向延伸。圖案化第一硅層105a'和 第二硅層105b'包括蝕刻掉第一硅層105a'和第二硅層105b'的部分，從而使得剩余部分 在鰭結構102上方形成偽柵極堆疊件（圖5E中的105a' /105b'堆疊件）。蝕刻工藝可以 包括濕蝕刻和干蝕刻。對濕蝕刻工藝而言，當浸沒在液相（"濕"）蝕刻劑的溶池中時，將被 蝕刻的層的暴露表面溶解，必須攪拌溶池以實現(xiàn)良好的工藝控制，其中，濕蝕刻劑通常是各 向同性的。對干蝕刻工藝而言，通過離子轟擊襯底的暴露表面（通常為反應氣體的等離子 體，諸如碳氟化合物、氧、氯、三氯化硼；有時添加氮、氬、氦和其他氣體）。與在濕蝕刻中使 用的許多濕化學蝕刻劑不同，干蝕刻工藝通常定向地蝕刻或各向異性地蝕刻。干蝕刻工藝 包括離子銑削（濺射蝕刻）、反應離子蝕刻（RIE)、深反應離子蝕刻（DRIE)等。在一些實施 例中，在干蝕刻操作之后進行濕蝕刻操作以清洗圖案之間的底角。
[0043] 在圖5F (操作5F)中，進一步氧化偽柵極堆疊件（105a' /105b'堆疊件）。在一個 實施例中，在從約400攝氏度至約1000攝氏度的溫度下，優(yōu)選地從500攝氏度至950攝氏度 的溫度下，氧化偽柵極堆疊件（l〇5a' /105b'堆疊件）。在一個實施例中，在從約1托至約 120托的壓力下，優(yōu)選地從約2托至約100托的壓力下，氧化偽柵極堆疊件（105a'/105b'堆 疊件）。在引入具有從約0. 4%至約40%的H2的百分比，優(yōu)選地，具有從約0. 5%至約33% 的的H2的百分比的!12/02的條件下，實施氧化工藝。由于第一硅層105a'的氧化速率基本 上大于第二硅層l〇5b'的氧化速率，所以第一硅層105a'的氧化部分（即，氧化部分105a， 對應于圖1中的介電側壁105a)將比第二硅層105b'的氧化部分（即，氧化部分105b，對 應于圖1中的介電側壁l〇5b)更厚/更寬（在X方向上測量）。換句話說，第一硅層105a' 的未氧化部分（對應于圖1和圖2中的第一部分103a)將比第二硅層105b'的未氧化部分 (對應于圖1和圖2中的第二部分103b)更窄。由于圖5F的配置與圖2的配置基本上相 同，下文提到的圖5F的尺寸參數(shù)將參照圖2中示出的尺寸參數(shù)進行論述。在圖5F中，第二 硅層105b'的未氧化部分（對應于圖2中的第二部分103b)的寬度比第一硅層105a'的未 氧化部分（對應于圖2中的第一部分103a)大約2nm至約6nm。在一個實施例中，第二娃層 105b'的未氧化部分的寬度比第一硅層105a'的未氧化部分的寬度大約3nm至約5nm。在 一個實施例中，第二硅層l〇5b'的未氧化部分的寬度比第一硅層105a'的未氧化部分的寬 度大約4nm。在一個實施例中，第一硅層105a'的未氧化部分的寬度與第二硅層105b'的 未氧化部分的寬度在一側上（第一娃層l〇5a'的未氧化部分的）的差在從約Inm至約3nm 的范圍內(nèi)，優(yōu)選地，寬度差為約2nm。在一個實施例中，第一硅層105a'的高度在從約5nm至 約50nm的范圍內(nèi)。在一個實施例中，第一硅層105a'的高度在從約5nm至約20nm的范圍 內(nèi)。在一個實施例中，第二硅層105b'的高度與第一硅層105a'的高度的比率在從約2至 約6的范圍內(nèi)。在一個實施例中，第二硅層105b'的高度與第一硅層105a'的高度的比率 在從約3至約5的范圍內(nèi)。在一個實施例中，第二硅層105b'的高度與第一硅層105a'的 高度的比率為約4。
[0044] 在圖5G (操作5G)中，在鰭結構102上方并且在偽柵極堆疊件（105a' /105b'堆 疊件）周圍形成ILD層。ILD層106用于電分離，并且具有低介電常數(shù)K的特征以最小化 電容親合。ILD層106可以包括氧化娃、氮氧化娃、低k材料和/或其他合適的電介質(zhì)。在 一個實施例中，沉積ILD層還包括使用CMP工藝以暴露出偽柵極堆疊件（105a'/105b'堆疊 件）。
[0045] 在圖5H(操作5H)中，蝕刻掉第一硅層105a'的未氧化部分和第二硅層105b'的 未氧化部分以限定開口。需要注意的是，由于蝕刻工藝的高選擇性，氧化部分l〇5a和氧化 部分105b基本上保持完整，即，將僅蝕刻掉未氧化部分或多晶硅。由于在這個操作中可以 去除初始柵極氧化物，所以鰭頂部直接暴露于干/濕蝕刻劑。然而，由于第一硅層l〇5a'是 導電層，所以下面的鰭結構102可以受到保護而免受干蝕刻工藝（等離子體蝕刻）或濕蝕 刻期間的旋涂工藝引起的損壞（例如，靜電電荷的積累引起的損害）。
[0046] 在圖51(操作51)中，在開口中和在鰭結構102上設置薄的高K介電層104?？梢?由任何柵極介電材料形成高K介電層104。在一個實施例中，高K介電層104包括二氧化硅 介電層、氮氧化硅介電層或氮化硅介電層。高K介電層104的厚度可以在約5人至約2()Λ 之間。高K介電層104的K值可以大于約7.0。
[0047] 在圖5J(操作5J)中，在開口內(nèi)沉積金屬以形成柵極結構103。諸如CVD、PVD、ALD、 濺射、電鍍或化學鍍的金屬沉積工藝可以用于沉積柵極結構103。柵極結構103可以是金屬 柵電極，諸如，但不限制于銅、釕、鈀、鉑、鈷、鎳、氧化釕、鎢、鋁、鈦、鉭、氮化鈦、氮化鉭、鉿、 鋯、金屬碳化物或導電金屬氧化物。應當理解，柵極結構103不必是單一的材料，但是可以 包括薄膜的復合堆疊件。在一個實施例中，在開口內(nèi)沉積金屬還包括：使用CMP工藝以平坦 化沉積的金屬。
[0048] 因此，基于在圖5A至圖5J中示出的方法制造的半導體結構將有利地具有金屬柵 極結構103,金屬柵極結構103在與襯底/鰭結構的界面處具有縮進的柵極部分（例如，在 界面處的均勻的底切）。因此，可以有效地防止鄰近的金屬柵極的短路。相反，對于傳統(tǒng)的 制造工藝，由于多晶硅柵極結構的非均勻蝕刻，金屬柵極結構將具有向外傾斜的側壁（基 腳輪廓）。
[0049] 本發(fā)明的一個實施例提供了半導體結構，包括：襯底；鰭結構，從襯底突出，鰭結 構，沿著第一方向延伸；隔離部件，設置在鰭結構的兩側上；柵極結構，位于鰭結構上方并 且沿著垂直于第一方向的第二方向在隔離部件上延伸；以及其中，柵極結構包括第一部分 和第二部分，第二部分位于第一部分上方并且第二部分在第一方向上的尺寸比第一部分在 第一方向上的尺寸大。
[0050] 在一個實施例中，第一部分的尺寸和第二部分的尺寸之間的差在從約2nm至約 6mnm的范圍內(nèi)。
[0051 ] 在一個實施例中，半導體結構還包括：高K介電層，位于鰭結構和柵極結構的第一 部分之間。
[0052] 在一個實施例中，柵極結構包括金屬柵極。
[0053] 在一個實施例中，第一部分的高度在從約5nm至約50nm的范圍內(nèi)。
[0054] 在一個實施例中，第二部分的高度與第一部分的高度的比在從約2至約6的范圍 內(nèi)。
[0055] 在一個實施例中，第一部分夾在摻雜有III族或V族元素的介電側壁之間。
[0056] 本發(fā)明的一個實施例提供了一種半導體結構，包括：半導體襯底；柵極結構，在半 導體襯底上方延伸，其中，柵極結構包括第一部分和第二部分，第二部分位于第一部分上方 并且第二部分在與柵極結構延伸的方向垂直的方向上的尺寸比第一部分在與柵極結構延 伸的方向垂直的方向上的尺寸大。
[0057] 在一個實施例中，第一部分的尺寸和第二部分的尺寸之間的在一側上的差在從約 Inm至約3nm的范圍內(nèi)。
[0058] 在一個實施例中，第二部分的高度與第一部分的高度的比在從約2至約6的范圍 內(nèi)。
[0059] 本發(fā)明的一個實施例提供了一種用于形成半導體結構的方法，包括：在半導體襯 底上沿著第一方向形成鰭結構；在半導體襯底和鰭結構上方沉積第一層；以及在第一層上 方沉積第二層，其中，沉積第一層包括在原位生長摻雜有III族或V族元素的硅層。
[0060] 在一個實施例中，III族元素包括硼。
[0061] 在一個實施例中，第一硅層中的III族或V族元素的濃度在從約1E19至約1E22 原子/cm 3的范圍內(nèi)。
[0062] 在一個實施例中，沉積第二層包括：生長摻雜有碳或氮的硅層。
[0063] 在一個實施例中，用于沉積第一層和第二層的溫度和壓力基本上相同。
[0064] 在一個實施例中，該方法還包括圖案化第一層和第二層以在鰭結構上方形成偽柵 極堆疊件，并且偽柵極堆疊件沿著與第一方向垂直的第二方向延伸。
[0065] 在一個實施例中，該方法還包括氧化偽柵極堆疊件的第一層和第二層。
[0066] 在一個實施例中，在從約2托至約100托的范圍內(nèi)的壓力下實施氧化。
[0067] 在一個實施例中，第一層的氧化速率大于第二層的氧化速率。
[0068] 在一個實施例中，該方法還包括：去除偽柵極堆疊件的未氧化部分。
[0069] 在上面的實例和說明書中已經(jīng)充分地描述了本發(fā)明的方法和特征。應當理解，不 背離本發(fā)明的精神的任何修改或變化將被涵蓋在本發(fā)明的保護范圍中。
[0070] 根據(jù)本發(fā)明的一些實施例，提供了一種半導體結構，包括：襯底；鰭結構，從所述 襯底突出，所述鰭結構沿著第一方向延伸；隔離部件，設置在所述鰭結構的兩側上；柵極結 構，位于所述鰭結構上方并且沿著垂直于所述第一方向的第二方向在所述隔離部件上延 伸；以及其中，所述柵極結構包括第一部分和第二部分，所述第二部分位于所述第一部分上 方并且所述第二部分在所述第一方向上的尺寸比所述第一部分在所述第一方向上的尺寸 大。
[0071] 在上述半導體結構中，所述第一部分的尺寸和所述第二部分的尺寸之間的差在從 約2nm至約6nm的范圍內(nèi)。
[0072] 在上述半導體結構中，還包括：高K介電層，位于所述鰭結構和所述柵極結構的所 述第一部分之間。
[0073] 在上述半導體結構中，所述柵極結構包括金屬柵極。
[0074] 在上述半導體結構中，所述第一部分的高度在從約5nm至約50nm的范圍內(nèi)。
[0075] 在上述半導體結構中，所述第二部分的高度與所述第一部分的高度的比在從約2 至約6的范圍內(nèi)。
[0076] 在上述半導體結構中，所述第一部分夾在摻雜有III族或V族元素的介電側壁之 間。
[0077] 根據(jù)本發(fā)明的另一些實施例，還提供了一種半導體結構，包括：半導體襯底；柵極 結構，在所述半導體襯底上方延伸，其中，所述柵極結構包括第一部分和第二部分，所述第 二部分位于所述第一部分上方并且所述第二部分在與所述柵極結構延伸的方向垂直的方 向上的尺寸比所述第一部分在與所述柵極結構延伸的方向垂直的方向上的尺寸大。
[0078] 在上述半導體結構中，所述第一部分的尺寸和所述第二部分的尺寸之間的在一側 上的差在從約Inm至約3nm的范圍內(nèi)。
[0079] 在上述半導體結構中，所述第二部分的高度與所述第一部分的高度的比在從約2 至約6的范圍內(nèi)。
[0080] 根據(jù)本發(fā)明的又一些實施例，還提供了一種用于形成半導體結構的方法，包括：在 半導體襯底上沿著第一方向形成鰭結構；在所述半導體襯底和所述鰭結構上方沉積第一 層；以及在所述第一層上方沉積第二層，其中，沉積所述第一層包括原位生長摻雜有III族 或V族元素的硅層。
[0081] 在上述方法中，所述III族元素包括硼。
[0082] 在上述方法中，所述第一硅層中的所述III族或所述V族元素的濃度在從約1E19 至約1E22原子/cm3的范圍內(nèi)。
[0083] 在上述方法中，沉積所述第二層包括：生長摻雜有碳或氮的硅層。
[0084] 在上述方法中，用于沉積所述第一層和所述第二層的溫度和壓力基本上相同。
[0085] 在上述方法中，還包括圖案化所述第一層和所述第二層以在所述鰭結構上方形成 偽柵極堆疊件，并且所述偽柵極堆疊件沿著與所述第一方向垂直的第二方向延伸。
[0086] 在上述方法中，還包括：氧化所述偽柵極堆疊件的所述第一層和所述第二層。
[0087] 在上述方法中，在從約2托至約100托的范圍內(nèi)的壓力下實施所述氧化。
[0088] 在上述方法中，所述第一層的氧化速率大于所述第二層的氧化速率。
[0089] 在上述方法中，還包括：去除所述偽柵極堆疊件的未氧化部分。
[0090] 此外，本申請的范圍并不僅限于本說明書中描述的工藝、機器、制造、材料組分、裝 置、方法和步驟的特定實施例。作為本領域普通技術人員根據(jù)本發(fā)明應很容易理解，通過本 發(fā)明，現(xiàn)有的或今后開發(fā)的用于執(zhí)行與根據(jù)本發(fā)明所采用的所述相應實施例基本相同的功 能或獲得基本相同結果的工藝、機器、制造，材料組分、裝置、方法或步驟根據(jù)本發(fā)明可以被 使用。因此，所附權利要求預期在其范圍內(nèi)包括這樣的工藝、機器、制造、材料組分、裝置、方 法或步驟。此外，每條權利要求構成單獨的實施例，并且多個權利要求和實施例的組合在本 發(fā)明的范圍內(nèi)。
【主權項】
1. 一種半導體結構，包括： 襯底； 鰭結構，從所述襯底突出，所述鰭結構沿著第一方向延伸； 隔離部件，設置在所述鰭結構的兩側上； 柵極結構，位于所述鰭結構上方并且沿著垂直于所述第一方向的第二方向在所述隔離 部件上延伸；以及 其中，所述柵極結構包括第一部分和第二部分，所述第二部分位于所述第一部分上方 并且所述第二部分在所述第一方向上的尺寸比所述第一部分在所述第一方向上的尺寸大。2. 根據(jù)權利要求1所述的半導體結構，其中，所述第一部分的尺寸和所述第二部分的 尺寸之間的差在從約2nm至約6nm的范圍內(nèi)。3. 根據(jù)權利要求1所述的半導體結構，還包括：高K介電層，位于所述鰭結構和所述柵 極結構的所述第一部分之間。4. 根據(jù)權利要求1所述的半導體結構，其中，所述柵極結構包括金屬柵極。5. 根據(jù)權利要求1所述的半導體結構，其中，所述第一部分的高度在從約5nm至約 50nm的范圍內(nèi)。6. 根據(jù)權利要求1所述的半導體結構，其中，所述第二部分的高度與所述第一部分的 高度的比在從約2至約6的范圍內(nèi)。7. 根據(jù)權利要求1所述的半導體結構，其中，所述第一部分夾在摻雜有III族或V族元 素的介電側壁之間。8. -種半導體結構，包括： 半導體襯底； 柵極結構，在所述半導體襯底上方延伸， 其中，所述柵極結構包括第一部分和第二部分，所述第二部分位于所述第一部分上方 并且所述第二部分在與所述柵極結構延伸的方向垂直的方向上的尺寸比所述第一部分在 與所述柵極結構延伸的方向垂直的方向上的尺寸大。9. 根據(jù)權利要求8所述的半導體結構，其中，所述第一部分的尺寸和所述第二部分的 尺寸之間的在一側上的差在從約lnm至約3nm的范圍內(nèi)。10. -種用于形成半導體結構的方法，包括： 在半導體襯底上沿著第一方向形成鰭結構； 在所述半導體襯底和所述鰭結構上方沉積第一層；以及 在所述第一層上方沉積第二層， 其中，沉積所述第一層包括原位生長摻雜有III族或V族元素的硅層。
【文檔編號】H01L21/336GK106057871SQ201510760358
【公開日】2016年10月26日
【申請日】2015年11月10日
【發(fā)明人】吳政達, 李奕賢, 游偉明, 王廷君
【申請人】臺灣積體電路制造股份有限公司