具有半導體鰭結(jié)構(gòu)的隧穿場效應晶體管的制作方法
【專利摘要】本發(fā)明涉及具有半導體鰭結(jié)構(gòu)的隧穿場效應晶體管。在支撐襯底上由半導體材料鰭形成一種隧穿場效應晶體管。該半導體材料鰭包括源極區(qū)、漏極區(qū)和介于該源極區(qū)與該漏極區(qū)之間的溝道區(qū)。柵極電極在該溝道區(qū)處跨坐于鰭之上。在該柵極電極的每一側(cè)上提供多個側(cè)壁間隔物。該晶體管的源極由從該鰭的源極區(qū)生長出來并且摻雜有第一導電類型的外延含鍺源極區(qū)制成。該晶體管的漏極由從該鰭的漏極區(qū)生長出來并且摻雜有第二導電類型的外延含硅漏極區(qū)制成。
【專利說明】
具有半導體鰭結(jié)構(gòu)的隧穿場效應晶體管
技術(shù)領域
[0001]本發(fā)明涉及集成電路，并且具體涉及一種隧穿場效應晶體管(TFET)型半導體晶體管器件。
【背景技術(shù)】
[0002]現(xiàn)在參照示出了常規(guī)隧穿場效應晶體管(TFET)1器件的配置的圖1。半導體襯底12輕摻雜有第一導電類型(在本示例中是η型)摻雜物。該半導體襯底可以例如由硅材料制成，并且可以是或者體襯底或者絕緣體上硅(SOI)襯底。源極區(qū)14和漏極區(qū)16在襯底12中提供在溝道區(qū)18的每一側(cè)上，其中，溝道區(qū)由輕摻雜的第一導電類型半導體材料制成。與源極和漏極摻雜有與溝道所使用的摻雜物相反的同一導電類型摻雜物(例如，P型)的常規(guī)MOSFET器件不同，TFET被構(gòu)造成使得源極區(qū)14重摻雜有第二導電類型(在本示例中是P型)摻雜物，并且漏極區(qū)16重摻雜有第一導電類型摻雜物。柵極氧化物層20提供在溝道區(qū)18之上，而柵極電極22提供在柵極氧化物層20之上。
[0003]圖2Α示出了曲線圖，展示了TFET器件在截止(OFF)狀態(tài)下的工作，其中所施加的柵極電壓產(chǎn)生不足以允許隧穿的能帶彎曲。在這種狀態(tài)下，晶體管的泄漏電流非常低，因為任何這種泄漏僅是由于少數(shù)載流子漂移引起的。圖2B示出了曲線圖，展示了TFET器件在導通(ON)狀態(tài)下的工作，其中所施加的柵極電壓引起足以產(chǎn)生隧穿勢皇寬度減小的能帶彎曲。這引起電子(參考號24)從源極區(qū)14的價帶帶間隧穿(BTBT)至漏極區(qū)16的導帶。
[0004]本領域的技術(shù)人員進一步認識到，鍺(Ge)的提供、或者較少程度上硅鍺(SiGe)(如P++型摻雜源極區(qū)14中所使用的半導體材料)改進了隧穿電流和導通電流(1n)與截止電流(1ff)的比率。圖2A和圖2B中以用于鍺的導帶和價帶的實線與示出了使用p++型摻雜硅
(Si)源極區(qū)的工作的點劃線相比較示出了這一內(nèi)容。鍺源極區(qū)14的使用引起的價帶帶隙(Ev)增加進一步使隧穿勢皇寬度減小/變窄。
[0005]雖然前述性能得到改進，但本領域中仍舊需要提供一種展現(xiàn)出改進的驅(qū)動電流能力的TFET器件。

【發(fā)明內(nèi)容】

[0006]在實施例中，一種隧穿場效應晶體管包括:支撐襯底。半導體材料鰭，該鰭包括源極區(qū)、漏極區(qū)和介于該源極區(qū)與該漏極區(qū)之間的溝道區(qū)；在該溝道區(qū)處跨坐于該鰭之上的柵極電極;位于該柵極電極的每一側(cè)上的多個側(cè)壁間隔物;從該鰭的該源極區(qū)生長出來并且摻雜有第一導電類型的外延含鍺源極區(qū)；以及從該鰭的該漏極區(qū)生長出來并且摻雜有第二導電類型的外延含硅漏極區(qū)。
[0007]在實施例中，一種方法包括:在支撐襯底上限定半導體材料鰭，該半導體材料鰭包括源極區(qū)、漏極區(qū)和介于該源極區(qū)與該漏極區(qū)之間的溝道區(qū)；形成在該溝道區(qū)處跨坐于該鰭之上的柵疊層;形成位于該柵疊層的每一側(cè)上的多個側(cè)壁間隔物;從該鰭的該源極區(qū)以外延方式生長出含鍺源極區(qū)，該含鍺源極區(qū)摻雜有第一導電類型;并且從該鰭的該漏極區(qū)以外延方式生長出含硅漏極區(qū)，所述含硅漏極區(qū)摻雜有第二導電類型。
【附圖說明】
[0008]為了更好地理解實施例，現(xiàn)在將僅以示例方式參考附圖，在附圖中:
[0009]圖1展示了現(xiàn)有技術(shù)隧穿場效應晶體管(TFET)器件的配置；
[0010]圖2A和圖2B展示了圖1的TFET器件的工作；
[0011]圖3至圖17展示了形成TFET器件的工藝步驟;并且
[0012]圖18至圖30展示了形成TFET器件的工藝步驟。
【具體實施方式】
[0013]現(xiàn)在參照圖3至圖17，這些圖展示了形成隧穿場效應晶體管(TFET)器件的工藝步驟。將理解的是，附圖不一定示出按比例繪制的特征。
[0014]圖3示出了在疊層中包括半導體襯底112、絕緣層114和硅半導體層116的絕緣體上娃(SOI)半導體襯底110。娃半導體層116可以根據(jù)應用而摻雜，或者可替代地在SOI襯底110是“全耗盡”型的情況下可以不摻雜。半導體層116可以例如具有4-16nm的厚度。絕緣層114在本領域中常被稱為掩埋氧化物(BOX)層。
[0015]本領域中已知的外延生長工藝于是用于在半導體層116的頂部生長出由硅鍺(SiGe)或鍺(Ge)制成的半導體層118。層118可以例如具有20-40nm的厚度。外延生長工藝基于本領域的技術(shù)人員已知的SiH4或DTS。圖4中示出了結(jié)果。
[0016]于是，執(zhí)行凝聚技術(shù)來將鍺原子從層118驅(qū)動到層116中。凝聚工藝可以例如包括氧化工藝，在該氧化工藝中，沉積S12層并且接著將晶片與氧氣一起置于熔爐中，從而引起SiGe頂部區(qū)氧化并且驅(qū)動鍺進入硅層116。圖5中示出了本操作的結(jié)果，從而在絕緣層114的頂部產(chǎn)生具有超過80%的高鍺含量并且例如20-40nm厚度的半導體層120。
[0017]作為替代方案，體硅半導體晶片110’可以被用作該工藝的起點。本領域中已知的外延生長工藝于是用于在體晶片110’的頂部生長出由硅鍺(SiGe)或鍺(Ge)制成的半導體層120’。層120’可以例如具有20-40nm的厚度。外延生長工藝基于本領域的技術(shù)人員已知的SiH4或DTS。圖6中示出了結(jié)果，其中層120’優(yōu)選地具有超過80%的高鍺含量。
[0018]現(xiàn)在參照圖7。在本圖中，參考號130泛指可以例如包括半導體襯底112和與SOI襯底110(見圖3至圖5)絕緣的層114的支撐襯底?？商娲?，具有參考號130的支撐襯底反而可以包括體硅半導體晶片110’(見圖6)。此外，參考號132泛指高鍺含量半導體層120或120’之一。因而，將理解的是，下述制造TFET器件的其余工藝步驟可以或者將襯底用作起點。
[0019]使用本領域的技術(shù)人員已知的常規(guī)平版印刷圖案化技術(shù)，形成掩模來暴露區(qū)134。第一導電類型(例如，P型)的摻雜物注入?yún)^(qū)134內(nèi)的含鍺半導體層132中通過掩模來進行。P型摻雜物可以例如包括以I X 102()至5 X 102()at/cm3的摻雜濃度注入的硼、二氟化硼(BF2)或銦。
[0020]使用本領域的技術(shù)人員已知的常規(guī)平版印刷圖案化技術(shù)，形成掩模來暴露區(qū)136。第二導電類型(例如，η型)的摻雜物注入?yún)^(qū)136內(nèi)的含鍺半導體層132中于是通過該掩模來進行。η型摻雜物可以例如包括以5 X 119至I X 102()at/cm3的摻雜濃度注入的砷或磷。
[0021]接著執(zhí)行低溫退火來活化區(qū)134和136中注入的摻雜物并且使高鍺含量半導體層132重結(jié)晶以提供p型摻雜區(qū)140和η型摻雜區(qū)142。退火可以例如使用〈650 °C的溫度持續(xù)30-60秒時間和/或使用<700°C的尖峰持續(xù)1-100毫秒時間。區(qū)140和142由高鍺含量半導體層132的摻雜有第二導電類型(η型)摻雜物的部分144分開。圖8中示出了結(jié)果。
[0022]包括二氧化硅(S12)層232和氮化硅(SiN)層234的硬掩模230于是沉積在高鍺含量半導體層132(以及區(qū)140、142和144)上。二氧化硅層232可以例如使用化學氣相沉積(CVD)工藝以例如大致3-10nm的厚度沉積。氮化硅層234可以例如使用化學氣相沉積(CVD)工藝以例如大致20-40nm的厚度沉積。圖9中示出了結(jié)果。
[0023]然后使用本領域已知的平版印刷工藝來從含鍺半導體層132中限定多個鰭300。圖案化硬掩模230，以在這些鰭300的期望位置留下掩模材料236。接著執(zhí)行蝕刻操作，穿透該掩模以在每個鰭300的每一側(cè)上開出多個孔302。在SOI襯底的優(yōu)選實施例中，例如，限定了鰭300的蝕刻延伸至到達絕緣層114的深度。這些鰭300可以具有6-12nm的寬度和24-50nm的間距(其中相鄰鰭之間間隔10-40nm)。正交橫截面圖1OA和圖1OB中示出了用于形成鰭的蝕刻工藝的結(jié)果。每個鰭300包括由P型摻雜區(qū)140形成的源極區(qū)150、由η型摻雜區(qū)142形成的漏極區(qū)152以及由區(qū)144形成的溝道區(qū)154。然后去除掩模材料236。
[0024]該工藝接下來移至TFET器件的柵疊層材料的沉積。柵疊層材料包括高介電常數(shù)電介質(zhì)層160、可選勢皇層162、金屬層164、鐵電材料層166、多晶娃層168和硬掩模層170。圖11中示出了結(jié)果。高介電常數(shù)電介質(zhì)層160可以例如包括使用原子層沉積技術(shù)沉積至l-3nm厚度以便用作柵極氧化物層的氧化鉿(HfO2)?？蛇x勢皇層162可以例如包括使用原子層沉積技術(shù)沉積至l_3nm厚度的氧化鑭(La2O3)。金屬層164可以例如包括使用化學氣相沉積技術(shù)沉積至3-8nm厚度以便作為柵極電極的功函數(shù)金屬使用的氮化鈦(TiN)。鐵電材料層166可以例如包括使用化學氣相沉積技術(shù)沉積至10-20nm厚度以便用于針對柵極電極引起負容量效應的鋯鈦酸鉛(PbZrT13)、被稱為“PZT”的壓電材料。多晶硅層168例如使用化學氣相沉積技術(shù)沉積至20-60nm厚度并且可以根據(jù)應用需要來摻雜。硬掩模層170可以例如包括使用化學氣相沉積技術(shù)沉積至20-40nm厚度的氮化娃(SiN)。
[0025]然后使用本領域已知的平版印刷工藝來從柵疊層材料中限定柵疊層304。圖案化硬掩模170，以在柵疊層304的期望位置留下掩模材料172。接著執(zhí)行蝕刻操作，穿透該掩模以由這些層160-170形成柵疊層304。柵疊層304可以具有20-50nm的寬度。圖12A中示出了用于形成柵疊層的蝕刻工藝的結(jié)果。圖12B和圖12C分別示出了鰭300的源極區(qū)和漏極區(qū)的橫截面。盡管沒有在圖12B和圖12C中明確示出，但將理解的是，柵疊層304相對于鰭式FET晶體管并且如圖12D中概括所示以本領域已知的配置垂直于鰭300延伸并且跨坐于其之上。圖12A中應注意的是，在配置中，柵疊層從溝道區(qū)偏移，其中該柵疊層還部分地覆蓋在源極區(qū)上，從而使得該柵極能夠控制位于P++型摻雜源極區(qū)與η型溝道區(qū)之間的界面處的溝道區(qū)。
[0026]使用原子層沉積技術(shù)進行氮化娃(SiN)層180的保形沉積。層180可以具有6-12nm的厚度。然后，形成遮蔽掩模182來保護鰭300的漏極側(cè)。然后，執(zhí)行諸如反應離子刻蝕(RIE)等定向蝕刻在柵疊層304的源極側(cè)限定側(cè)壁間隔物184。圖13中示出了結(jié)果。
[0027]然后，使用本領域已知的外延生長工藝從鰭300的源極區(qū)150的暴露表面生長出硅鍺源極區(qū)190。硅鍺源極區(qū)190可以例如使用I XlO2t3至5 X 102()at/Cm3的摻雜濃度的硼摻雜物在原位摻雜有第一導電類型(P型)。圖14A和圖14B中示出了結(jié)果。源極區(qū)190連同源極區(qū)150的存在是優(yōu)選的，因為區(qū)190能夠提供對減小接觸電阻有益的更高的活性摻雜濃度并且可以進一步提高結(jié)銳度以實現(xiàn)更好的隧穿。
[0028]然后，使用原子層沉積技術(shù)進行氮化硅(SiN)層186的保形沉積以保護硅鍺區(qū)190。層182可以具有3-6nm的厚度。去除遮蔽掩模182。然后，執(zhí)行諸如反應離子刻蝕(RIE)等定向蝕刻在柵疊層304的漏極側(cè)限定側(cè)壁間隔物188。圖15中示出了結(jié)果。
[0029]然后，使用干法蝕刻工藝使鰭300的漏極區(qū)152凹陷至約5-10nm的厚度以提供凹陷含鍺漏極區(qū)152’。然后，使用本領域已知的外延生長工藝從鰭300的凹陷式漏極區(qū)152’的暴露表面生長出硅漏極區(qū)192。硅漏極區(qū)192可以例如用I XlO2t3至5X102()at/Cm3的摻雜濃度在原位摻雜有第二導電類型(η型)摻雜物(例如，磷摻雜物)。圖16A和圖16B中示出了結(jié)果。使用外延硅用于漏極區(qū)192的優(yōu)點是降低TFET結(jié)構(gòu)的帶間隧穿的柵極導致漏極泄漏(GIDL)，外延硅有效地將漏極區(qū)材料從鍺含量(Ge或SiGe)變化成硅含量(Si)。另外，區(qū)192能夠提供對減小接觸電阻有益的更高的活性摻雜濃度。
[0030]然后，執(zhí)行常規(guī)中段制程(MOL)和后段制程(BEOL)工藝來使預金屬化電介質(zhì)(PMD)層220沉積和平坦化并且分別形成與TFET結(jié)構(gòu)的源極、漏極和柵極的金屬接觸222、224和226。圖17中示出了結(jié)果。硅化區(qū)可以提供在每個金屬接觸222、224和226的底部。一個或多個金屬化層(未明確示出)可以提供在PMD層220上方來幫助形成到接觸222、224和226的電路互連。
[0031]所產(chǎn)生的TFET結(jié)構(gòu)相應地包括P型摻雜高鍺含量(Ge或SiGe)源極區(qū)150/190和η型摻雜高鍺含量(Ge或SiGe)溝道區(qū)154以及η型摻雜硅漏極區(qū)1923FET的柵極電極由功函數(shù)金屬(層164)、鐵電材料區(qū)(層166)和多晶硅區(qū)(層168)形成，并且此柵極電極通過高介電常數(shù)電介質(zhì)區(qū)(層160)與溝道區(qū)154絕緣。響應于向柵極電極施加適當?shù)碾妷?，在源極區(qū)150的位于柵疊層304下面的那部分中發(fā)生帶間隧穿(BTBT)。
[0032]現(xiàn)在參照圖18至圖30，這些圖展示了形成隧穿場效應晶體管(TFET)器件的工藝步驟。將理解的是，附圖不一定示出按比例繪制的特征。
[0033]圖18示出了在疊層中包括半導體襯底412、絕緣層414和拉伸應變硅半導體層416的絕緣體上硅(SOI)半導體襯底410。半導體層416可以根據(jù)應用而摻雜，或者可替代地在SOI襯底110是“全耗盡”型的情況下可以不摻雜。半導體層416可以例如具有35-50nm的厚度。絕緣層414在本領域中常被稱為掩埋氧化物(BOX)層。
[0034]作為替代方案，體硅半導體晶片410’可以被用作該工藝的起點。本領域中已知的外延生長工藝于是用于在體晶片410’的頂部生長出由硅鍺(SiGe)制成的厚半導體層418。層120’可以例如具有>500nm的厚度。此SiGe層418起初受到壓縮應力，但隨著該層生長，應力松懈直至材料成為完全弛豫的SiGe。本領域中已知的外延生長工藝于是用于在SiGe層418的頂部生長出由硅(Si)制成的半導體層416’。半導體層416’可以根據(jù)應用而摻雜。因為硅層416’的晶格必須與SiGe層418的晶格匹配，硅層416 ’被拉伸應變。圖19中示出了結(jié)果，其中層416”具有例如35-50nm的厚度
[0035]現(xiàn)在參照圖20。在本圖中，參考號430泛指可以例如包括半導體襯底412和與拉伸應變SOI襯底410(見圖18)絕緣的層414的支撐襯底?？商娲?，具有參考號430的支撐襯底包括SiGe層418和體硅半導體晶片410’(見圖19)。此外，參考號432泛指拉伸應變硅半導體層416或416’之一。因而，將理解的是，下述制造TFET器件的其余工藝步驟可以或者將襯底用作起點。
[0036]包括二氧化硅(S12)層232和氮化硅(SiN)層234的硬掩模230于是沉積在受拉伸應力的半導體層432上。二氧化硅層232可以例如使用化學氣相沉積(CVD)工藝以例如大致3-10nm的厚度沉積。氮化硅層234可以例如使用化學氣相沉積(CVD)工藝以例如大致20-40nm的厚度沉積。圖21中示出了結(jié)果。
[0037]然后使用本領域已知的平版印刷工藝來從受拉伸應力的半導體層432中限定多個鰭500。圖案化硬掩模230，以在這些鰭500的期望位置留下掩模材料236。接著執(zhí)行蝕刻操作，穿透該掩模以在每個鰭500的每一側(cè)上開出多個孔502。在SOI襯底的優(yōu)選實施例中，例如，限定了鰭500的蝕刻延伸至到達絕緣層414的深度。這些鰭500可以具有6-12nm的寬度和24-50nm的間距(其中相鄰鰭之間間隔10_40nm)。圖22A和圖22B中示出了用于形成鰭的蝕刻工藝的結(jié)果。然后去除掩模材料236。
[0038]該工藝接下來移至本領域的技術(shù)人員已知的假柵疊層材料的沉積以便結(jié)合替換金屬柵極(RMG)制造使用。假柵疊層材料包括多晶硅層510和硬掩模層512。多晶硅層510例如使用化學氣相沉積技術(shù)沉積至20-60nm厚度并且可以根據(jù)應用需要來摻雜。硬掩模層512可以例如包括使用化學氣相沉積技術(shù)沉積至20-40nm厚度的氮化硅(SiN)。
[0039]然后使用本領域已知的平版印刷工藝來從假柵疊層材料中限定假柵疊層520。圖案化硬掩模512，以在柵疊層304的期望位置留下掩模材料514。接著執(zhí)行蝕刻操作，穿透該掩模以由這些層510-512形成假柵疊層520。假柵疊層520可以具有20-50nm的寬度。圖23A和圖23B中示出了用于形成假柵疊層的蝕刻工藝的結(jié)果。將理解的是，柵疊層520相對于鰭FET晶體管和圖23B概括所示以本領域已知的配置垂直于鰭500延伸并且跨坐于其之上。
[0040]然后，使用原子層沉積技術(shù)進行低介電常數(shù)材料(例如，SiBCN)層530的保形沉積。層530可以具有6-12nm的厚度。然后，執(zhí)行諸如反應離子刻蝕(RIE)等定向蝕刻在假柵疊層520的每一側(cè)上限定多個側(cè)壁間隔物534。圖24中示出了結(jié)果。
[0041]然后，使用干法蝕刻工藝使鰭500的受拉伸應力的硅半導體材料在假柵疊層520的將假柵疊層和側(cè)壁間隔物534用作掩模的每一側(cè)凹陷至約5-10nm的厚度。圖25A至圖25C中示出了這種凹陷工藝的結(jié)果。受拉伸應力的半導體材料溝道區(qū)600保持在假柵疊層和側(cè)壁間隔物534下面。這個區(qū)600可以例如摻雜η型摻雜物結(jié)合著形成層432。厚度減小、受拉伸應力的半導體材料源極區(qū)602保持在溝道區(qū)600的一側(cè)，而厚度減小、受拉伸應力的漏極區(qū)604保持在溝道區(qū)600的另一側(cè)。
[0042]使用原子層沉積技術(shù)進行氮化硅(SiN)層610的保形沉積。層610可以具有3-5nm的厚度。本領域已知的平版印刷工藝于是用于假柵疊層和側(cè)壁間隔物534的一側(cè)上(例如，在源極側(cè)上)的層。圖26中示出了結(jié)果。
[0043]然后，使用本領域已知的外延生長工藝從鰭500的厚度減小、受拉伸應力的半導體材料源極區(qū)602的暴露表面生長出硅鍺源極區(qū)190。硅鍺源極區(qū)190可以例如使用I XlO2t3至5X102<3at/cm3的摻雜濃度的硼摻雜物在原位摻雜有第一導電類型(P型)。圖27A和圖27B中示出了結(jié)果。源極區(qū)602上存在源極區(qū)190能夠提供對減小接觸電阻有益的更高的活性摻雜濃度。
[0044]然后，使用原子層沉積技術(shù)進行氮化硅(SiN)層612的保形沉積以保護硅鍺源極區(qū)190和受拉伸應力的源極區(qū)602。層612可以具有3-5nm的厚度。本領域已知的平版印刷工藝于是用于假柵疊層和側(cè)壁間隔物534的一側(cè)上(例如，在源極側(cè)上)的層。圖28中示出了結(jié)果O
[0045]然后，使用本領域已知的外延生長工藝從鰭500的厚度減小、受拉伸應力的半導體材料漏極區(qū)604的暴露表面生長出硅漏極區(qū)192。硅漏極區(qū)192可以例如使用I XlO2t3至5X102<3at/cm3摻雜濃度的磷摻雜物在原位摻雜有第二導電類型(η型)。圖29A和圖29B中示出了結(jié)果。使用外延硅用于漏極區(qū)192的優(yōu)點是降低TFET器件的帶間隧穿的柵致漏極泄漏(GIDL)。漏極區(qū)604上存在漏極區(qū)192能夠提供對減小接觸電阻有益的更高的活性摻雜濃度。
[0046]使用眾所周知的加工技術(shù)，于是用包括高介電常數(shù)電介質(zhì)層650、功函數(shù)金屬層652和金屬(例如，鎢)填充物654的替換金屬柵極(RMG)替換假柵極。將進一步理解的是，填充物654可以包括鐵電材料區(qū)(見上述參考號166)連同上面覆蓋的鎢(或其他接觸金屬)沉積物。然后，執(zhí)行常規(guī)中段制程(MOL)和后段制程(BEOL)工藝來使預金屬化電介質(zhì)(PMD)層220沉積和平坦化并且分別形成與TFET結(jié)構(gòu)的源極、漏極和柵極的金屬接觸222、224和226。圖30中示出了結(jié)果。硅化區(qū)可以提供在每個金屬接觸222、224和226的底部。一個或多個金屬化層(未明確示出)可以提供在PMD層220上方來幫助形成到接觸222、224和226的電路互連。
[0047]所產(chǎn)生的TFET結(jié)構(gòu)相應地包括P型摻雜含鍺(SiGe)源極區(qū)(由鰭應變硅區(qū)602上的硅鍺源極區(qū)190提供)、應變硅(η型)溝道區(qū)600和η型摻雜硅漏極區(qū)(由應變硅區(qū)604上的硅漏極區(qū)192提供)JFET的柵極電極由功函數(shù)金屬(層652)和和金屬填充物654(也許還包括鐵電材料以供用于針對柵極電極引起負電容效應)形成，并且通過高電介質(zhì)常數(shù)電介質(zhì)區(qū)(層650)與溝道區(qū)154絕緣。響應于向柵極電極施加適當?shù)碾妷?，在源極區(qū)的位于替換金屬柵極下面的那部分中發(fā)生帶間隧穿(BTBT)。
[0048]已經(jīng)通過示例性且非限制性的示例提供了前面的描述，是對本發(fā)明示例性實施例的完整且信息性描述。然而，對于相關領域的技術(shù)人員而言，鑒于前面的描述，當結(jié)合附圖和所附權(quán)利要求書來閱讀本說明書時，各種修改和適配會變得明顯。然而，對本發(fā)明教導的所有這樣和類似的修改將仍然落入如所附權(quán)利要求書所限定的本發(fā)明的范圍之內(nèi)。
【主權(quán)項】
1.一種隧穿場效應晶體管，包括: 支撐襯底； 半導體材料鰭，所述半導體材料鰭包括源極區(qū)、漏極區(qū)和介于所述源極區(qū)與所述漏極區(qū)之間的溝道區(qū)； 在所述溝道區(qū)處跨坐于所述鰭之上的柵極電極； 位于所述柵極電極的每一側(cè)上的側(cè)壁間隔物； 從所述鰭的所述源極區(qū)生長出來并且摻雜有第一導電類型的外延含鍺源極區(qū)；以及 從所述鰭的所述漏極區(qū)生長出來并且摻雜有第二導電類型的外延含硅漏極區(qū)。2.如權(quán)利要求1所述的隧穿場效應晶體管，其中，所述源極區(qū)摻雜有所述第一導電類型而所述漏極區(qū)摻雜有所述第二導電類型。3.如權(quán)利要求2所述的隧穿場效應晶體管，其中，所述半導體材料鰭的所述源極區(qū)和所述溝道區(qū)具有第一厚度，并且其中，所述半導體材料鰭的所述漏極區(qū)具有小于所述第一厚度的第二厚度。4.如權(quán)利要求2所述的隧穿場效應晶體管，其中，所述半導體材料鰭具有超過80%的鍺含量。5.如權(quán)利要求4所述的隧穿場效應晶體管，其中，所述半導體材料鰭由鍺制成。6.如權(quán)利要求4所述的隧穿場效應晶體管，其中，所述半導體材料鰭由硅鍺制成。7.如權(quán)利要求2所述的隧穿場效應晶體管，其中，所述溝道區(qū)摻雜有所述第二導電類型。8.如權(quán)利要求1所述的隧穿場效應晶體管，其中，所述半導體材料鰭的所述溝道區(qū)具有第一厚度，并且其中，所述半導體材料鰭的所述源極區(qū)和所述漏極區(qū)具有小于所述第一厚度的第二厚度。9.如權(quán)利要求1所述的隧穿場效應晶體管，其中，所述半導體材料鰭由拉伸應變硅制成。10.如權(quán)利要求1所述的隧穿場效應晶體管，其中，所述柵極電極包括:功函數(shù)金屬和鐵電材料。11.如權(quán)利要求1所述的隧穿場效應晶體管，其中，所述柵極電極包括:功函數(shù)金屬和金屬填充物。12.如權(quán)利要求1所述的隧穿場效應晶體管，其中，所述支撐襯底包括絕緣體上硅襯底。13.如權(quán)利要求1所述的隧穿場效應晶體管，其中，所述支撐襯底包括體襯底。14.如權(quán)利要求1所述的隧穿場效應晶體管，其中，所述柵極電極進一步在所述半導體材料鰭的所述源極區(qū)的一部分處跨坐于所述半導體材料鰭之上。15.一種方法，包括: 在支撐襯底上限定半導體材料鰭，所述半導體材料鰭包括源極區(qū)、漏極區(qū)和介于所述源極區(qū)與所述漏極區(qū)之間的溝道區(qū)； 形成在所述溝道區(qū)處跨坐于所述鰭之上的柵疊層； 形成位于所述柵疊層的每一側(cè)上的側(cè)壁間隔物； 從所述鰭的所述源極區(qū)以外延方式生長出含鍺源極區(qū)，所述含鍺源極區(qū)摻雜有第一導電類型;并且 從所述鰭的所述漏極區(qū)以外延方式生長出含硅漏極區(qū)，所述含硅漏極區(qū)摻雜有第二導電類型。16.如權(quán)利要求15的方法，其中，限定半導體材料鰭包括: 形成半導體材料層； 在所述半導體材料層內(nèi)用所述第一導電類型摻雜所述源極區(qū)； 在所述半導體材料層內(nèi)用所述第二導電類型摻雜所述漏極區(qū)；并且 圖案化所述半導體材料層以限定所述鰭。17.如權(quán)利要求16所述的方法，進一步包括減小所述半導體材料鰭的所述漏極區(qū)的厚度至小于所述源極區(qū)和所述溝道區(qū)的厚度。18.如權(quán)利要求16所述的方法，其中，形成所述半導體材料層包括以超過80%的鍺含量形成所述層。19.如權(quán)利要求18所述的方法，其中，所述半導體材料層由鍺制成。20.如權(quán)利要求18所述的方法，其中，所述半導體材料層由硅鍺制成。21.如權(quán)利要求15所述的方法，其中，所述溝道區(qū)摻雜有所述第二導電類型。22.如權(quán)利要求15的方法，其中，限定半導體材料鰭包括: 形成拉伸應變硅半導體材料層;并且 圖案化所述半導體材料層以限定所述鰭。23.如權(quán)利要求22所述的方法，進一步包括減小所述半導體材料鰭的所述源極區(qū)和所述漏極區(qū)的厚度至小于所述溝道區(qū)的厚度。24.如權(quán)利要求15所述的方法，其中，形成所述柵疊層包括:沉積功函數(shù)金屬并且沉積鐵電材料。25.如權(quán)利要求15所述的方法，其中，形成所述柵疊層包括: 提供假柵疊層;并且 用替換金屬柵極替換所述假柵疊層，所述替換金屬柵極包括:功函數(shù)金屬和金屬填充物。26.如權(quán)利要求15所述的方法，其中，所述支撐襯底包括絕緣體上硅襯底。27.如權(quán)利要求15所述的方法，其中，所述支撐襯底包括體襯底。28.如權(quán)利要求15所述的方法，其中，形成所述柵疊層進一步包括形成在所述半導體材料鰭的所述源極區(qū)的一部分處進一步跨坐于所述半導體材料鰭之上的柵疊層。
【文檔編號】H01L21/336GK106098771SQ201510997295
【公開日】2016年11月9日
【申請日】2015年12月25日
【發(fā)明人】柳青, S·M·塞利克
【申請人】意法半導體公司