垂直導電集成電子器件的制作方法
【專利摘要】本實用新型涉及垂直導電集成電子器件。一種垂直導電集成電子器件，包括：半導體本體(12)；溝槽(22)，其延伸穿過半導體本體的部分并且定界半導體本體的一部分(24)，其形成具有第一導電類型的第一導電區(qū)(16)和被布置在第一導電區(qū)上面的具有第二導電類型的體區(qū)(40)；導電材料的柵極區(qū)(30)，其在溝槽內延伸；介電材料的絕緣區(qū)(39a)，其在溝槽內延伸并且被布置在柵極區(qū)與體區(qū)之間；和第二導電區(qū)(20)，其覆蓋體區(qū)。第二導電區(qū)由導體形成。
【專利說明】
垂直導電集成電子器件
技術領域
[0001]本實用新型涉及被保護抵抗所謂的“閂鎖”現(xiàn)象的垂直導電集成電子器件;此外，本實用新型涉及相應的制造工藝。
【背景技術】
[0002]如已知的，能夠傳導高電流并承受高電壓的諸如例如MOSFET或絕緣柵雙極型晶體管(IGBT)等的電子器件如今是可得到的。然而，這些器件可能會經受所謂的閂鎖現(xiàn)象。
[0003]例如，如參照IGBTI在圖1中示出的，該晶體管具有寄生電路，其包括分別是PNP型和NPN型的第一寄生晶體管2和第二寄生晶體管3。另外，第一寄生晶體管2的集電極被連接至第二寄生晶體管3的基極，第二寄生晶體管3的集電極被連接至第一寄生晶體管2的基極，而第一、第二寄生晶體管2、3的發(fā)射極被分別連接至IGBT I的漏極端子和源極端子。這就是說，在閂鎖的條件下，第一、第二寄生晶體管2、3形成閉合路徑，在其中流動的是自持的電流，而與控制IGBT I的電壓的值無關。同樣，在功率MOSFET(未示出)的情況中，在閂鎖的條件下，也在柵極端子被設定處于零電壓時的情況中發(fā)現(xiàn)了電流在相應的體區(qū)內、并因此在源極與漏極之間流動，這在實踐中勢必造成關斷MOSFET的不可能性。
【實用新型內容】
[0004]本實用新型的目的是提供至少部分解決已知技術的缺點的集成電子器件。
[0005]根據(jù)本實用新型，提供了一種垂直導電集成電子器件，包括:
[0006]-半導體本體；
[0007]-溝槽，其延伸穿過所述半導體本體的部分并且定界所述半導體本體的一部分，半導體本體的所述一部分形成具有第一導電類型的第一導電區(qū)和被布置在所述第一導電區(qū)上面的具有第二導電類型的體區(qū)；
[0008]-導電材料的柵極區(qū)，其在所述溝槽內延伸；
[0009]-介電材料的絕緣區(qū)，其在所述溝槽內延伸并且被布置在所述柵極區(qū)與所述體區(qū)之間；和
[0010]-第二導電區(qū)，被布置在所述體區(qū)上面；
[0011 ]并且其中所述第二導電區(qū)由導體制成。
[0012]根據(jù)一個實施例，所述絕緣區(qū)由接觸所述體區(qū)的側表面定界;所述器件進一步包括:介電材料的間隔體，其涂覆所述側表面的頂部部分并且接觸所述體區(qū)的周緣部分，所述間隔體進一步包圍所述第二導電區(qū)的被布置成與所述體區(qū)的中央部分接觸的一部分。
[0013]根據(jù)一個實施例，所述體區(qū)由正表面定界，所述器件進一步包括:具有所述第二導電類型的富集區(qū)，其從所述正表面開始在所述體區(qū)內延伸并且相對于所述間隔體在側向上交錯，所述富集區(qū)具有高于所述體區(qū)的摻雜水平的摻雜水平。
[0014]根據(jù)一個實施例，所述柵極區(qū)和所述第二導電區(qū)至少部分地在側向上重疊。
[0015]根據(jù)一個實施例，所述器件形成M0SFET;并且其中所述半導體本體包括:
[0016]-具有所述第一導電類型的底部半導體區(qū)；和
[0017]-具有所述第二導電類型的頂部半導體區(qū)，其被布置成與所述底部半導體區(qū)和所述第二導電區(qū)接觸；
[0018]并且其中所述溝槽延伸穿過所述頂部半導體區(qū)和所述底部半導體區(qū)的部分。
[0019]根據(jù)一個實施例，所述半導體本體包括:
[0020]-具有所述第二導電類型的襯底；
[0021]-具有所述第一導電類型的底部半導體區(qū)，其被布置成與所述襯底接觸;和
[0022]-具有所述第二導電類型的頂部半導體區(qū)，其被布置成與所述底部半導體區(qū)和所述第二導電區(qū)接觸；
[0023]并且其中所述溝槽延伸穿過所述頂部半導體區(qū)和所述底部半導體區(qū)的部分。
[0024]本實用新型的實施例所提供的垂直導電集成電子器件能夠避免所謂的閂鎖現(xiàn)象。
【附圖說明】
[0025]為了更好地理解本實用新型，現(xiàn)在純粹通過非限制性示例的方式參照附圖來描述其優(yōu)選實施例，其中:
[0026]-圖1示出IGBT和相應的寄生晶體管的電路圖；
[0027]-圖2、圖21、圖23和圖24是本電子器件的實施例的示意性截面圖(未按比例繪制)；
[0028]-圖3至圖18是圖2中示出的實施例的在制造工藝的連續(xù)步驟期間的示意性截面圖(未按比例繪制)；
[0029]-圖19至圖20是圖21中示出的實施例的在制造工藝的連續(xù)步驟期間的示意性截面圖(未按比例繪制)；
[0030]-圖22是圖23中示出的實施例的在制造工藝的步驟期間的示意性截面圖(未按比例繪制)。
【具體實施方式】
[0031 ]圖2示出具有垂直電流流動的作為溝槽MOSFET的晶體管10。
[0032]詳細地，晶體管1包括由例如硅制成的半導體本體12，并且包括N++型的襯底14，在其上延伸的是N型的外延層16。此外，半導體本體12包括P型的區(qū)域18，這將在下文中被稱作頂部半導體區(qū)18。頂部半導體區(qū)18在其與之直接接觸的外延層16上延伸。
[0033]存在于頂部半導體區(qū)18上且與后者直接接觸的是諸如例如金屬材料等的導電材料的源極區(qū)20。
[0034]如先前所提到的，晶體管10包括溝槽22，其在俯視圖中具有環(huán)形形狀。特別地，溝槽22延伸穿過源極區(qū)20的底部部分、以及穿過頂部半導體區(qū)18和外延層16的頂部部分。結果，溝槽22未在襯底14內延伸;此外，溝槽22包圍有源區(qū)24。
[0035]存在于溝槽22內的是柵極區(qū)30，其在俯視圖中因此具有環(huán)形形狀。柵極區(qū)30由諸如例如多晶硅等的導電材料制成。
[0036]此外存在于溝槽22內的是絕緣區(qū)32，其由介電材料制成并且包圍柵極區(qū)30。特別地，絕緣區(qū)3 2包括覆蓋柵極區(qū)30且由例如沉積的氧化硅(TEOS)制成的第一絕緣子區(qū)36和在側面和下方包圍柵極區(qū)30且由例如氧化硅制成的第二絕緣子區(qū)38。
[0037]詳細地，頂部半導體區(qū)18形成被布置在有源區(qū)24中(并因此由溝槽22包圍)的體區(qū)40和被布置在溝槽22的外側的周緣半導體區(qū)19。體區(qū)40和周緣半導體區(qū)19因此由于溝槽22的介入而相互分開。此外，在體區(qū)40下方延伸的是外延層16的一部分。
[0038]更詳細地，半導體本體12分別在頂部和底部處通過分別由頂部半導體區(qū)18和襯底14形成的頂表面SjP底表面Sb被定界。
[0039]又更詳細地，圖2示出第二絕緣子區(qū)38的第一頂部部分39a，其相對于柵極區(qū)30在側向上布置、接觸體區(qū)40并且大致上被垂直于頂表面Sa定向。第一頂部部分39a涂覆溝槽22的內側壁并且通過分別接觸i)體區(qū)40和源極區(qū)20與ii)柵極區(qū)30的第一側表面ScdP第二側表面Sc2在側向上被定界。此外，圖2還示出第二絕緣子區(qū)38的第二頂部部分39b，其在一段距離處包圍第二絕緣子區(qū)38的上述第一頂部部分39a并且通過分別接觸i)周緣半導體區(qū)19和源極區(qū)20與ii)柵極區(qū)30的第三側表面Sc3和第四側表面Sc4在側向上被定界。在實踐中，第二、第四側表面Sc2、Sc4面對柵極區(qū)30，而第一、第三側表面Scl、Sc3分別面對體區(qū)40和周緣半導體區(qū)19。
[0040]這就是說，假定垂直于上述表面SjPSb定向并且從底表面Sb朝向頂表面Sa指向的參考系統(tǒng)，頂表面33延伸至比柵極區(qū)30的與第二側表面Sc2接觸地布置的一部分的高度低的高度。換言之，如果我們用h30表示柵極區(qū)30的與第二側表面Sd接觸的一部分的最大高度，則體區(qū)40并且特別是體區(qū)40的與第一側表面Scl接觸的一部分延伸直到低于高度h30的相應的最大高度。等同地，源極區(qū)20的接觸體區(qū)40和第一側表面Scl的一部分在底部延伸直到低于高度h30的高度。在這方面，圖2純粹通過示例的方式示出其中柵極區(qū)30具有非均一的高度的實施例。特別地，柵極區(qū)30的高度從最靠近頂部半導體區(qū)18的周緣部分開始朝向柵極區(qū)30的中央部分減小。換言之，在截面圖中柵極區(qū)30展現(xiàn)出尖角狀輪廓，其中尖角面向下，該尖角在俯視圖中被布置在柵極區(qū)30的近似中間處。然而，可能的是其中柵極區(qū)30具有例如在平行于頂表面Sa的方向上大體均一的最大高度的實施例。
[0041]在實踐中，在柵極區(qū)30與源極區(qū)20之間創(chuàng)建有側向重疊。在使用中，外延層16形成晶體管10的漏極，而第二絕緣子區(qū)38的第一頂部部分39a起柵極氧化物的作用。結果，當柵極區(qū)30被偏置處于高于晶體管10的閾值電壓的電壓時，在體區(qū)40的被布置成與第一側表面
觸的一部分中，形成晶體管10的(垂直)導電溝道。柵極區(qū)30與源極區(qū)20之間的側向重疊保證了源極被電耦合至溝道。
[0042]為了實用的目的，因為源極區(qū)20由導電材料制成，所以在晶體管10中不存在NPN型的寄生晶體管，并且結果不可能發(fā)生閂鎖。
[0043]晶體管10可以利用在下文中所描述的制造工藝來獲得。
[0044]最初，如圖3中所示，提供半導體本體12，其包括襯底14、外延層16和用以形成頂部半導體區(qū)18的區(qū)域18’，這將在下文中被稱作初步頂部半導體區(qū)18’。形成在初步頂部半導體區(qū)18 ’上的是介電材料(例如，氧化硅或TEOS)的層44，這將在下文中被稱作臨時層44。例如，臨時層44通過熱氧化或通過化學沉積而形成。
[0045]接下來，如圖4中所示，執(zhí)行光刻工藝和隨后的各向異性蝕刻以便選擇性地去除臨時層44的一部分，用于形成臨時層44中的環(huán)形形狀的窗口 46。
[0046]接下來，如圖5中所示，在隨后的蝕刻中使用窗口46，使得能夠實現(xiàn)初步頂部半導體區(qū)18’的一部分和下面的外延層16的一部分的選擇性去除，以形成溝槽22。該操作勢必造成在初步頂部半導體區(qū)18’內的用以形成體區(qū)40的區(qū)域40’與用以形成周緣半導體區(qū)19的區(qū)域19’的分開，區(qū)域40’和區(qū)域19’將在下文中被分別稱作初步體區(qū)40’和初步周緣半導體區(qū) 19，。
[0047]接下來，如圖6中所示，將臨時層44的剩余部分去除。
[0048]接下來，如圖7中所示，以本身已知的方式形成的是介電材料的層50，這將在下文中被稱作薄介電層50。例如，薄介電層50由氧化硅制成并且通過熱氧化獲得，要不然由TEOS氧化物制成、通過沉積形成。此外，薄介電層50具有例如至50nm的厚度。
[0049]更詳細地，薄介電層50在初步頂部半導體區(qū)18’上以及在溝槽22內延伸，用于涂覆后者的底部和側壁。
[0050]接下來，如圖8中所示，形成在薄介電層50上的是進一步的介電層52，這將在下文中被稱作厚介電層52。
[0051 ]厚介電層52例如由氮化硅(Si3N4)制成并且具有例如被包括在70nm與10nm之間的厚度。薄介電層50的存在使得能夠實現(xiàn)在制造工藝的隨后步驟期間在半導體本體12中引起的機械應力的減小。
[0052]接下來，如圖9所示，執(zhí)行(例如，通過各向異性化學蝕刻)薄介電層50的和厚介電層52的被布置在初步體區(qū)40’和初步周緣半導體區(qū)19’上的因此在溝槽22外側的一部分以及薄介電層50的和厚介電層52的涂覆溝槽22的底部的一部分的選擇性去除。在這方面，在下文中被分別稱作溝槽22的第一側壁Pi和第二側壁P2的是溝槽22的內側壁和外側壁，以及溝槽22的底壁P3。在先前描述的操作之后，溝槽22的底壁P3被露出，而溝槽22的第一、第二側壁P1、P2分別被由薄介電層50的殘留部分形成的第一涂層56和第二涂層58涂覆;進而，第一、第二涂層56、58分別被由厚介電層52的殘留部分形成的第一間隔體60和第二間隔體62涂覆。
[0053]接下來，如圖10所示，執(zhí)行熱氧化的工藝，這勢必造成半導體材料的沒有被第一間隔體60或者被第二間隔體62涂覆的露出部分的氧化。該操作勢必造成在初步體區(qū)40’上的相應介電區(qū)的形成，這將在下文中被稱作中央介電區(qū)66。此外，該操作勢必造成在周緣半導體區(qū)19上的相應介電區(qū)68的形成，這將在下文中被稱作周緣介電區(qū)68;例如，中央介電區(qū)66和周緣介電區(qū)68具有被包括在0.2μπι與0.3μπι之間的厚度。另外，該氧化操作勢必造成由中央介電區(qū)66和周緣介電區(qū)68產生的朝向溝槽22延伸的相應突起的形成，以及勢必造成第一、第二間隔體60、62的頂部部分和底部部分的在溝槽22的方向上的彎曲。特別地，中央介電區(qū)66的和周緣介電區(qū)68的突起朝向溝槽22的相對于初步體區(qū)40 ’的內側突出。此外，所述氧化操作勢必造成在溝槽22的底部上的進一步的介電區(qū)70的形成，這將在下文中被稱作底部介電區(qū)70。
[0054]再一次參照圖10，在這里中央介電區(qū)66、周緣介電區(qū)68、底部介電區(qū)70和第一、第二涂層56、58為了清楚的原因被以不同的方式示出，即使它們可以由相同材料制成并因此可以形成例如由氧化物制成的單一個介電區(qū)。
[0055]接下來，如圖11中所示，進行各向同性蝕刻以去除第一、第二間隔體60、62。
[0056]接著，如圖12中所示，進行進一步的蝕刻(例如，在液體或噴霧環(huán)境中的各向同性化學蝕刻)以去除可能先前已經經受污染的第一、第二涂層56、58。盡管未示出，該操作也勢必造成中央介電區(qū)66的、周緣介電區(qū)68的和底部介電區(qū)70的厚度的少量減小。
[0057]接下來，如圖13中所示，執(zhí)行新的氧化工藝。以該方式，分別在溝槽22的第一、第二側壁Ρι、Ρ2上形成第一氧化物層72和第二氧化物層74，這將在下文中被稱作第一、第二氧化物層72、74。第一、第二氧化物層72、74接觸用于形成第二絕緣子區(qū)38的底部介電區(qū)70。
[0058]更詳細地，盡管未示出，但參照圖13描述的氧化工藝也勢必造成中央介電區(qū)66的、周緣介電區(qū)68的和底部介電區(qū)70的厚度上的少量增加。此外，即使在圖13中第一、第二氧化物層72、74被示出為相對于中央介電區(qū)66和周緣介電區(qū)68不同，但它們可以由與制成后者所用的材料相同的材料制成。
[0059]再一次參見圖13，該圖示出了如何由于第一、第二間隔體60、62的在先的使用而可能用具有比第一、第二氧化物層72、74的厚度大的厚度的絕緣區(qū)(在恰當?shù)那闆r中，是底部介電區(qū)70)涂覆溝槽22的底壁P3。以該方式，柵極區(qū)30的朝向漏極區(qū)的絕緣被改進，而這不會勢必造成晶體管1的閾值電壓的增加。
[0060]接下來，如圖14中所示，形成例如由多晶硅制成的導電區(qū)78。例如，導電區(qū)78可以通過層的連續(xù)沉積而形成。
[0061 ] 詳細地，導電區(qū)78覆蓋中央介電區(qū)66和周緣介電區(qū)68。另外，導電區(qū)78完全填充溝槽22。在這方面，不失一般性，溝槽22具有例如是各自的寬度的兩倍的深度。
[0062]接下來，如圖15中所示，進行各向異性蝕刻，以便降低導電區(qū)78的厚度使得導電區(qū)78的殘留部分形成柵極區(qū)30。換言之，在該蝕刻之后，導電區(qū)78的僅一部分留下，該部分從底部開始直到低于半導體本體12的最大高度的高度而占據(jù)溝槽22。例如，導電區(qū)78的殘留部分具有低于半導體本體12的最大高度的0.4μηι的最大高度。
[0063]更詳細地，并且不失一般性，導電區(qū)78的蝕刻可以通過同質的“回蝕刻”執(zhí)行，在該情況中柵極區(qū)30呈現(xiàn)上述尖角形狀。
[0064]接下來，如圖16中所示，沉積用于形成被布置在中央介電區(qū)66和周緣介電區(qū)68上面的頂部介電區(qū)80的介電材料(例如，氧化硅)。此外，頂部介電區(qū)80在溝槽22的頂部部分內延伸直到它接觸柵極區(qū)30。
[0065]接下來，如圖17中所示，進行新的各向異性蝕刻以便去除頂部介電區(qū)80、中央介電區(qū)66和周緣介電區(qū)68的頂部部分，用于使初步體區(qū)40’和初步周緣半導體區(qū)19’露出。另外，該蝕刻勢必造成頂部介電區(qū)80的被布置在溝槽22的內側的一部分的去除。以該方式，頂部介電區(qū)80的殘留部分形成第一絕緣子區(qū)36，其最大高度例如低于初步頂部半導體區(qū)18’的最大高度0.2μηι。
[0066]接下來，如圖18中所示，進行新的蝕刻(例如，在濕潤、液體或噴霧環(huán)境中的硅的化學蝕刻)以便降低初步體區(qū)40’的和初步周緣半導體區(qū)19’的厚度。初步體區(qū)40’的和初步周緣半導體區(qū)19’的殘留部分分別形成體區(qū)40和周緣半導體區(qū)19。
[0067]接下來，以未示出的方式，例如通過金屬材料的沉積形成源極區(qū)20。
[0068]根據(jù)先前所描述的制造工藝的變型，在參照圖18所描述的操作的執(zhí)行之后，可以執(zhí)行圖19中示出的操作。
[0069]詳細地，例如通過沉積形成在體區(qū)40、周緣半導體區(qū)19和第一絕緣子區(qū)36上的是氮化硅的進一步的層84，其將在下文中被稱作附加層84。
[0070]接下來，如圖20中所示，附加層84的在第一絕緣子區(qū)36上以及在體區(qū)40的中央部分上延伸的部分被例如用各向異性蝕刻選擇性地去除。附加層84的殘留部分形成第三間隔體86和第四間隔體88。第三間隔體86涂覆第二絕緣子區(qū)38的第一頂部部分39a的第一側表面Scl的頂部部分，直到它接觸體區(qū)40的周緣部分。體區(qū)40的中央部分而是與源極區(qū)20的由第三間隔體86包圍的一部分接觸。第四間隔體88而是涂覆第二絕緣子區(qū)38的第二頂部部分39b的第三側表面Sc3的頂部部分，直到它接觸周緣半導體區(qū)19。
[0071]在執(zhí)行圖20中所代表的操作的情況中，晶體管10呈現(xiàn)圖21中示出的形狀。此外，第三、第四間隔體86、88的存在使得能夠實現(xiàn)源極區(qū)20與柵極區(qū)30之間的電絕緣的改進。
[0072]可選地，在圖20中所代表的操作之后，并且在源極區(qū)20的形成之前，可以執(zhí)行在體區(qū)40的露出部分內、即在體區(qū)40的未被第三間隔體86覆蓋的一部分內的尚子注入。以該方式，如圖22中所示，形成了P+型的富集區(qū)90，其從頂表面Sa開始在體區(qū)40內延伸，而不接觸下面的外延層16。富集區(qū)90相對于第三間隔體86在側向上交錯。
[0073]在執(zhí)行圖22中所代表的操作的情況中，晶體管10呈現(xiàn)圖23中示出的形狀。富集區(qū)90的存在使得能夠實現(xiàn)通過體區(qū)40和下面的外延層16的一部分形成的二極管的電行為的改進，而不會影響晶體管10的溝道。
[0074]進一步可能的是與先前所描述的相應的實施例相同的實施例，但是其中襯底是P+型的，代替N+型。在該情況中，由100指定的晶體管是IGBT型的并且外延層16起所謂的“漂移層”的作用。圖24中示出了這樣的實施例的示例，其中襯底由99指示。在這方面，襯底99起晶體管100的集電極的作用。盡管未示出，但進一步可能的是其中襯底是P+型的并且其包括第三、第四間隔體86、88以及可能包括富集區(qū)90的實施例。
[0075]所描述的電子器件呈現(xiàn)出多個優(yōu)點。特別地，由于源極區(qū)20由導電材料制成的事實，防止形成NPN型的寄生晶體管，并因此同樣地防止其閂鎖。特別地，在MOSFET的情況中，僅有通過體區(qū)40和下面的外延層16的一部分形成的一個二極管。而，在IGBT的情況中，僅存在寄生PNP晶體管，這任何情況中都不會造成閂鎖，因為它具有低于一的hf(3參數(shù)。
[0076]最后，清楚的是可以對這里所描述和圖示出的電子器件和制造工藝做出修改和變化，而不會由此脫離如隨附權利要求中所限定的本實用新型的范圍。
[0077]例如，摻雜的類型可以相對于已描述的進行互換。
[0078]至于溝槽22，它可以在俯視圖中具有諸如例如圓形或橢圓形形狀等的任意形狀。
[0079]制造工藝的一些步驟可以以相對于已描述的不同的順序執(zhí)行。另外，晶體管的一個或多個區(qū)域可以以與已描述的不同的方式形成。
【主權項】
1.一種垂直導電集成電子器件，其特征在于，包括: -半導體本體(12); -溝槽(22)，其延伸穿過所述半導體本體的部分并且定界所述半導體本體的一部分(24)，半導體本體的所述一部分形成具有第一導電類型的第一導電區(qū)和被布置在所述第一導電區(qū)上面的具有第二導電類型的體區(qū)(40); -導電材料的柵極區(qū)(30)，其在所述溝槽內延伸； -介電材料的絕緣區(qū)(39a)，其在所述溝槽內延伸并且被布置在所述柵極區(qū)與所述體區(qū)之間；和 -第二導電區(qū)(20)，被布置在所述體區(qū)上面； 并且其中所述第二導電區(qū)由導體制成。2.根據(jù)權利要求1所述的器件，其特征在于，所述絕緣區(qū)(39a)由接觸所述體區(qū)(40)的側表面(Sn)定界;所述器件進一步包括:介電材料的間隔體(86)，其涂覆所述側表面的頂部部分并且接觸所述體區(qū)的周緣部分，所述間隔體進一步包圍所述第二導電區(qū)(20)的被布置成與所述體區(qū)的中央部分接觸的一部分。3.根據(jù)權利要求2所述的器件，其特征在于，所述體區(qū)(40)由正表面(Sa)定界，所述器件進一步包括:具有所述第二導電類型的富集區(qū)(90)，其從所述正表面開始在所述體區(qū)內延伸并且相對于所述間隔體(86)在側向上交錯，所述富集區(qū)具有高于所述體區(qū)的摻雜水平的慘雜水平。4.根據(jù)權利要求1所述的器件，其特征在于，所述柵極區(qū)(30)和所述第二導電區(qū)(20)至少部分地在側向上重疊。5.根據(jù)權利要求1-4中的任一項所述的器件，其特征在于，所述器件形成MOSFET;并且其中所述半導體本體(12)包括: -具有所述第一導電類型的底部半導體區(qū)；和 -具有所述第二導電類型的頂部半導體區(qū)(18)，其被布置成與所述底部半導體區(qū)和所述第二導電區(qū)(20)接觸； 并且其中所述溝槽(22)延伸穿過所述頂部半導體區(qū)和所述底部半導體區(qū)的部分。6.根據(jù)權利要求1至4中的任一項所述的器件，其特征在于，所述半導體本體(12)包括: -具有所述第二導電類型的襯底(99); -具有所述第一導電類型的底部半導體區(qū)，其被布置成與所述襯底接觸;和 -具有所述第二導電類型的頂部半導體區(qū)(18)，其被布置成與所述底部半導體區(qū)和所述第二導電區(qū)(20)接觸； 并且其中所述溝槽(22)延伸穿過所述頂部半導體區(qū)和所述底部半導體區(qū)的部分。
【文檔編號】H01L21/336GK205488136SQ201620144198
【公開日】2016年8月17日
【申請日】2016年2月25日
【發(fā)明人】D·G·帕蒂, A·G·格里馬爾迪
【申請人】意法半導體股份有限公司