集成電路和n型器件的制作方法
【專利摘要】本公開的實施方式涉及集成電路和n型器件。在此披露了其中的鄰近的pFET和nFET的應(yīng)變特性是獨立可調(diào)的集成電路。這些pFET包括在硅襯底上的壓縮性應(yīng)變SiGe，而這些nFET包括在應(yīng)變弛豫的SiGe襯底上的拉伸性應(yīng)變硅。通過鑲嵌工藝形成的多個電絕緣區(qū)將鄰近的n型鰭式FET和p型鰭式FET分離。在這些絕緣區(qū)形成過程中，允許支撐這些n型器件的該SiGe襯底彈性地弛豫，由此限制在該SiGe襯底的晶格中形成缺陷。
【專利說明】
集成電路和η型器件
技術(shù)領(lǐng)域
[0001]本披露總體上涉及用于制造高性能鰭式場效晶體管(FinFET)的技術(shù)，并且具體地講，涉及用于減少應(yīng)變硅晶體管中的缺陷的技術(shù)。
【背景技術(shù)】
[0002]先進的集成電路的特征經(jīng)常在于應(yīng)變溝道晶體管、絕緣體上硅(SOI)襯底、鰭式FET結(jié)構(gòu)或其組合，以便繼續(xù)按比例決定低于20nm的晶體管柵極長度。這類技術(shù)允許使晶體管的溝道長度更小同時最小化有害結(jié)果如電流泄漏和其他短溝道效應(yīng)。
[0003]鰭式FET是特征在于從襯底表面向外延伸的半導(dǎo)體鰭形式的導(dǎo)電溝道的電子切換器件。在這種器件中，控制鰭中的電流流動的柵極環(huán)繞該鰭的三側(cè)以影響來自三個表面而不是一個表面的電流流動。與常規(guī)平面型器件相比，用鰭式FET設(shè)計實現(xiàn)的改進控制帶來“接通”狀態(tài)下的更快的切換性能和“關(guān)斷”狀態(tài)下的更少電流泄漏。在美國專利8，759，874和美國專利申請公開US2014/0175554中進一步詳細地描述了鰭式FET。
[0004]應(yīng)變硅晶體管已經(jīng)被開發(fā)以增加穿過半導(dǎo)體晶格的載流子(S卩，電子或空穴)的迀移率。將應(yīng)變結(jié)合到半導(dǎo)體器件的溝道中拉伸了晶體晶格，由此增加了溝道中的載流子迀移率，由此使得該器件變?yōu)楦哂许憫?yīng)性的開關(guān)。將壓縮性應(yīng)變引入到PFET晶體管中傾向于增加溝道中的空穴迀移率，導(dǎo)致了對施加到晶體管柵極的電壓的變化的更快的切換響應(yīng)。類似地，將拉伸性應(yīng)變引入到nFET中傾向于增加溝道中的電子迀移率，也導(dǎo)致了更快的切換響應(yīng)。
[0005]針對平面型器件和鰭式FET兩者，存在多種方式來將拉伸性應(yīng)變或壓縮性應(yīng)變引入到晶體管中。通常，此類技術(shù)需要將一種或多種材料的多個外延層結(jié)合到器件中，這些材料具有稍微不同于硅襯底的晶體晶格尺寸或幾何形狀。通過控制晶體的元素組成來調(diào)整外延生長晶體內(nèi)的應(yīng)變和迀移率效果。此類外延層可以被結(jié)合到源極區(qū)和柵極區(qū)中、被結(jié)合到被用于調(diào)制溝道中的電流流動的晶體管柵極中、或者被結(jié)合到作為鰭的一部分的溝道自身中。例如，引入應(yīng)變的一種方式為用硅化合物(如硅鍺(SiGe))來替換來自源極區(qū)和漏極區(qū)或者來自溝道的體硅。因為S1-Ge鍵合比S1-Si鍵合更長，在SiGe晶格中存在更多的開放空間。存在具有更長鍵合的鍺原子拉伸性晶格，導(dǎo)致內(nèi)部應(yīng)變。相比于穿過包含較短的S1-Si鍵合的晶格，穿過包含狹長的S1-Ge鍵合和Ge-Ge鍵合的晶格的電子可以移動得更加自由。在外延晶體生長的受控過程中，其中，新的SiGe晶體層從體硅晶體的表面中生長，可以完成用SiGe原子替換硅原子同時維持下面的體硅晶體的相同的晶體結(jié)構(gòu)。已經(jīng)確定，與較低濃度的SiGe膜相比，含有高濃度的鍺(例如，在25 % -40 %的范圍中)的外延SiGe膜提供增強的電子迀移率。因此，從設(shè)備性能的角度來看，增加鰭式FET中的鰭中的鍺原子的百分比濃度通常是有利的。
[0006]替代性地，通過使用各種類型的絕緣體上硅(SOI)襯底，可以在從器件下方的鰭中引起應(yīng)變。SOI襯底的特征在于掩埋絕緣體，通常為在有源區(qū)下面的掩埋氧化物層(BOX)。已在轉(zhuǎn)讓給本受讓人的專利申請中披露了 SOI鰭式FET器件，例如，題為“具有應(yīng)變性溝道的SOI鰭式FET晶體管(SOI FinFET Transistor with Strained Channel)” 的美國專利申請N0.14/231,466、題為“娃鍺絕緣體上鰭式FET(Silicon Germanium-on-1nsulatorFinFET)”的美國專利申請N0.l4/588，116以及題為“無缺陷的應(yīng)變弛豫的緩沖層(Defect-Free Strain-Relaxed Buffer Layer)” 的美國專利申請N0.14/588，221。
[0007]雖然應(yīng)變硅晶格是有益的，通過使用現(xiàn)有方法結(jié)合鍺原子來創(chuàng)造應(yīng)變傾向于損壞晶體晶格。結(jié)果，富鍺膜的晶格結(jié)構(gòu)傾向于為機械上不穩(wěn)定的，尤其如果其包含高數(shù)量的結(jié)構(gòu)缺陷，如故障或錯位。此外，機械上不穩(wěn)定的SiGe鰭可以是關(guān)于其縱橫比或高寬比在結(jié)構(gòu)上受限制的。此限制是不令人期望的，因為鰭式FET的一個優(yōu)點是豎直結(jié)構(gòu)的鰭具有小的占用面積。
【實用新型內(nèi)容】
[0008]本公開的實施方式的目的是提供一種集成電路以及N型器件，以至少部分地解決現(xiàn)有技術(shù)中的上述問題。
[0009 ]根據(jù)本公開的一個方面，提供了一種集成電路，包括:
[0010]硅襯底；
[0011 ]在所述硅襯底上的壓縮性SiGe有源層；
[0012]P型鰭式FET，所述P型鰭式FET在所述壓縮性SiGe有源層中形成；
[0013]應(yīng)變弛豫的SiGe區(qū)，所述應(yīng)變弛豫的SiGe區(qū)鑲?cè)胨龉枰r底中；
[0014]拉伸性硅有源層，所述拉伸性硅有源層在所述應(yīng)變弛豫的SiGe區(qū)上并且鄰近所述壓縮性SiGe有源層；
[0015]η型鰭式FET，所述η型鰭式FET在所述拉伸性硅有源層中形成；以及
[0016]多個電絕緣區(qū)，所述多個電絕緣區(qū)定位在所述P型鰭式FET和所述η型鰭式FET之間并且定位在所述應(yīng)變弛豫的SiGe區(qū)和所述硅襯底之間。
[0017]優(yōu)選地，所述拉伸性硅有源層由所述壓縮性SiGe有源層包圍。
[0018]優(yōu)選地，所述拉伸性硅有源層與所述應(yīng)變弛豫的SiGe區(qū)豎直地對準。
[0019]優(yōu)選地，所述多個絕緣區(qū)具有基本上直的豎直側(cè)和在50nm至10nm的范圍中的寬度。
[0020]優(yōu)選地，所述多個電絕緣區(qū)在所述有源層的頂表面之上延伸。
[0021 ] 優(yōu)選地，所述壓縮性SiGe有源層和所述拉伸性娃有源層具有在I Onm至I OOnm的范圍中的厚度。
[0022]優(yōu)選地，所述壓縮性SiGe有源層具有在15%和50%的范圍中的鍺濃度。
[0023]優(yōu)選地，所述壓縮性SiGe有源層具有在40nm至100nm的范圍中的寬度。
[0024]優(yōu)選地，所述應(yīng)變弛豫的SiGe區(qū)延伸到所述娃襯底中50nm至400nm的深度。
[0025]優(yōu)選地，所述拉伸性硅有源層與所述壓縮性SiGe有源層具有類似的厚度。
[0026]根據(jù)本公開的另一方面，提供了一種η型器件，包括:
[0027]襯底；
[0028]應(yīng)變弛豫的SiGe區(qū)，所述應(yīng)變弛豫的SiGe區(qū)在所述襯底內(nèi)形成，所述應(yīng)變弛豫的SiGe區(qū)具有第一深度；
[0029]η型拉伸性硅層，所述η型拉伸性硅層在所述應(yīng)變弛豫的SiGe區(qū)的頂部；
[0030] 源極區(qū)，所述源極區(qū)在所述η型拉伸性硅層中形成；
[0031 ]漏極區(qū)，所述漏極區(qū)在所述η型拉伸性硅層中形成；
[0032]鰭，所述鰭將所述源極區(qū)耦合到所述漏極區(qū)；
[0033]多個電絕緣區(qū)，所述多個電絕緣區(qū)定位在所述器件和所述襯底之間，所述多個電絕緣區(qū)具有大于所述第一深度的第二深度；以及
[0034]柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)環(huán)繞所述鰭的三側(cè)。
[0035]優(yōu)選地，所述柵極結(jié)構(gòu)包括柵極電介質(zhì)和多晶硅柵極。
[0036]優(yōu)選地，所述柵極結(jié)構(gòu)包括柵極電介質(zhì)和金屬柵極。
[0037]優(yōu)選地，所述應(yīng)變弛豫的SiGe區(qū)沒有晶體缺陷。
[0038]優(yōu)選地，所述多個電絕緣區(qū)具有延伸進入所述襯底50nm至400nm的基本上直的側(cè)。
[0039]通過創(chuàng)造弛豫的富鍺層作為應(yīng)變膜的替代方案可以避免導(dǎo)致鰭式FET中的機械不穩(wěn)定性的錯位缺陷。本披露的自對準SiGe鰭式FET器件的特征在于應(yīng)變弛豫的具有高鍺濃度的襯底。披露了其中構(gòu)成PFET和nFET的應(yīng)變特性是獨立可調(diào)的集成電路。pFET包括在硅襯底上的壓縮性應(yīng)變SiGe，而nFET包括在應(yīng)變弛豫的SiGe襯底上的拉伸性應(yīng)變硅。通過使用鑲嵌工藝形成的絕緣區(qū)將鄰近的η型鰭式FET和P型鰭式FET分離。在絕緣區(qū)的形成過程中，允許支撐η型器件的SiGe襯底彈性地弛豫，由此限制SiGe襯底的晶格中的缺陷形成。
【附圖說明】
[0040]在附圖中，完全相同的參考號標識類似的元件或操作。附圖中元件的大小和相對位置不一定成比例地繪制。
[0041]圖1是示出根據(jù)如本文所述的一個實施例的制造集成電路的第一方法中的步驟的流程圖，該集成電路包括壓縮性應(yīng)變SiGe pFET以及拉伸性硅nFET。
[0042]圖2A是根據(jù)如本文所述的一個實施例的在硅襯底上的SiGe有源層的俯視平面圖。
[0043]圖2B是對應(yīng)于圖2A的橫截面圖。
[0044]圖3A是根據(jù)如本文所述的一個實施例的在硅襯底的nFET區(qū)中形成的大溝槽的俯視平面圖。
[0045]圖3B是圖3A中所示的大溝槽的橫截面圖。
[0046]圖4A是根據(jù)如本文所述的一個實施例的指示在氧化物表面下方形成的鰭的定向的硅的有源層的俯視平面圖。
[0047]圖4B是根據(jù)如本文所述的一個實施例的如圖4A中所示的硅的有源層沿著基本上平行于鰭的切割線4B-4B的橫截面圖。
[0048]圖4C是根據(jù)如本文所述的一個實施例的硅的有源層沿著橫跨鰭的切割線4C-4C的橫截面圖。
[0049]圖5A是根據(jù)如本文所述的一個實施例的在nFET區(qū)與pFET區(qū)之間形成隔離溝槽之后硅的有源層的俯視平面圖。
[0050]圖5B、圖5C是對應(yīng)于圖5A的橫截面圖。
[0051]圖6A是根據(jù)如本文所述的一個實施例的在用氧化物填充隔離溝槽和鰭間區(qū)之后硅的有源層的俯視平面圖。
[0052]圖6B、圖6C是對應(yīng)于圖6A的橫截面圖。
[0053]圖7A是根據(jù)如本文所述的一個實施例的在形成多晶硅柵極之后nFET和pFET的俯視平面圖。
[0054]圖7B、圖7C是對應(yīng)于圖7A的橫截面圖。
[0055]圖8是示出根據(jù)如本文所述的替代實施例的制造集成電路的第二方法中的步驟的流程圖，該集成電路包括壓縮性應(yīng)變SiGe pFET以及拉伸性硅nFET。
[0056]圖9是示出根據(jù)圖8中所示的第二制造方法在鰭形成之前nFET器件和pFET器件之間的隔離區(qū)的橫截面圖。
[0057]圖10是示出根據(jù)如本文所述的一個實施例的比居間應(yīng)變弛豫的SiGe襯底淺的nFET器件和pFET器件之間的隔離區(qū)的橫截面圖。
【具體實施方式】
[0058]在以下說明中，陳述了某些具體細節(jié)以便提供對所披露的主題的不同方面的全面理解。然而，所披露的主題可以在沒有這些具體細節(jié)的情況下實施。在一些實例中，尚未具體描述公知的結(jié)構(gòu)和半導(dǎo)體加工方法以免模糊本披露的其他方面的描述。
[0059]除非上下文另有要求，否則貫穿說明書和所附權(quán)利要求書，“包括(comprise)”一詞及其多種變體(諸如，“包括(comprises)”和“包括(comprising)”)將以一種開放式的和包含性的意義來進行解釋，也就是作為“包括，但不限于(including,but not limitedto)，，。
[0060]貫穿本說明書對“一個實施例”或“一種實施例”的引用意味著關(guān)于實施例所描述的特定的特征、結(jié)構(gòu)、或特性是包括在至少一個實施例中的。因此，在貫穿本說明書的各種地方出現(xiàn)的短語“在一個實施例中”或“在一種實施例中”不一定都是指相同的方面。此外，可以將這些特定的特征、結(jié)構(gòu)、或特性以任何適當?shù)姆绞皆诒九兜囊粋€或多個方面中進行組合。
[0061]貫穿本說明書對集成電路的引用一般旨在于包括在半導(dǎo)體襯底上構(gòu)建的集成電路部件，無論部件是否被一起耦接到電路中或者能夠被互連。貫穿本說明書，以最廣泛的意義使用術(shù)語“層”以包括薄膜、帽蓋等，并且一個層可以由多個子層組成。
[0062]貫穿說明書對用于沉積氮化硅、二氧化硅、金屬或者相似材料的常規(guī)薄膜沉積技術(shù)的引用包括諸如化學(xué)氣相沉積(CVD)、低壓化學(xué)氣相沉積(LPCVD)、金屬有機化學(xué)氣相沉積(MOCVD)、等離子體增強化學(xué)氣相沉積(PECVD)、等離子體氣相沉積(PVD)、原子層沉積(ALD)、分子束外延(MBE)、電鍍、無電鍍等這樣的工藝。在此參考這類工藝的示例描述特定的實施例。然而，本披露和對某些沉積技術(shù)的引用不應(yīng)當被限制于所描述的這些。例如，在一些境況中，可以替代性地使用PVD來完成引用CVD的描述，或者可以替代性地使用無電鍍來實現(xiàn)指定電鍍的描述。此外，對薄膜形成的常規(guī)技術(shù)的引用可以包括原位生長膜。例如，在一些實施例中，可以通過在受熱室中使硅表面暴露于氧氣或者潮氣來實現(xiàn)控制氧化物生長至所期望的厚度。
[0063]貫穿本說明書對在半導(dǎo)體制造領(lǐng)域中已知的用于圖案化各種薄膜的常規(guī)光刻技術(shù)的引用包括旋涂-曝光-顯影工藝序列，通常接著是刻蝕工藝。替代性地或者附加地，光刻膠也可以用于圖案化硬掩模(例如，氮化硅硬掩模)，其中，硬掩模又可以反過來用于圖案化下面的膜。
[0064]貫穿本說明書對在半導(dǎo)體制造領(lǐng)域中已知的用于選擇性去除多晶硅、氮化硅、二氧化硅、金屬、光刻膠、聚酰亞胺或者類似材料的常規(guī)刻蝕技術(shù)的引用包括比如濕法化學(xué)刻蝕、反應(yīng)離子(等離子體)刻蝕(RIE)、洗滌、濕法清洗、預(yù)清洗、噴洗、化學(xué)機械平坦化(CMP)等這樣的工藝。在此參考這類工藝的示例描述特定的實施例。然而，本披露和對某些沉積技術(shù)的引用不應(yīng)當被限制于所描述的這些。在一些實例中，兩種這樣的技術(shù)可以是可互換的。例如，剝離光刻膠可能需要在濕法化學(xué)浴器中浸漬樣本或者替代性地向樣本上直接噴射濕化學(xué)劑。
[0065]在此參考已經(jīng)產(chǎn)生的共整合的拉伸性nFET和壓縮性pFET來描述特定的實施例。然而，本披露和對某些材料、尺寸以及加工步驟的細節(jié)和次序的引用是示例性的，并且不應(yīng)當被限制于所示的這些。
[0066]現(xiàn)在轉(zhuǎn)到附圖，圖1示出了根據(jù)一個實施例的制造與具有拉伸性應(yīng)變的η型鰭式FET或nFET共整合的具有壓縮性應(yīng)變的P型鰭式FET或pFET的方法200中的步驟。方法200中的步驟202至219由圖2A至圖7C展示并在以下被描述。在各圖中，A是共整合的鰭式FET在制造過程中的本步驟中的俯視平面圖，指示橫截面圖的切割線;B是沿平行于鰭式FET的鰭的切割線的橫截面圖；并且C是沿橫向于鰭的切割線的橫截面圖。一個示例性的nFET和兩個示例性的pFET示于每一個橫截面圖中。
[0067]在202處，在硅襯底220上生長具有壓縮性應(yīng)變的毯覆外延SiGe膜，以形成壓縮性SiGe有源層222。壓縮性SiGe有源層222(cSiGe)令人期望地在大約1nm厚至10nm厚的范圍中，其中目標厚度是40nm，并且具有在大約15 %至50 %的范圍中的Ge濃度，其中目標濃度是25%的鍺。壓縮性SiGe有源層222是完全壓縮性應(yīng)變的膜，它將包括P型鰭式FET的至少一個源極和一個漏極以及將該源極耦合到該漏極的鰭溝道。
[0068]在204處，根據(jù)如在圖2A、圖2B、圖3A和圖3B中示出的一個實施例，將壓縮性SiGe有源層222和硅襯底220—起圖案化，以開出nFET區(qū)并且覆蓋pFET區(qū)。首先，在壓縮性SiGe有源層222上沉積毯覆硬掩模224，并使用光刻膠226以及(任選地)光學(xué)平坦化層(OPL)以通常的方式將其圖案化。硬掩模224以及如下所述的隨后的硬掩?？梢杂蒘iN、Si02或Si02/SiN雙層制成?？梢愿鶕?jù)任何常規(guī)方法(例如，等離子體增強CVD(PE-CVD)、低壓CVD(LP-CVD)、快速熱CD(RT-CVD)、原子層沉積(ALD)等)來沉積硬掩模224。然后，使用SiN硬掩模224來在下面的外延SiGe層中蝕刻開口 228，該開口 228進一步延伸到硅襯底220中，以形成具有寬度“a”和深度“d”的鑲嵌溝槽。該寬度可以在在I Onm至10um的范圍中的任何地方。深度令人期望地在大約50nm至400nm的范圍中。例如，尺寸a和d可以取決于是否是在制造邏輯或SRAM器件。
[0069]在206處，根據(jù)如在圖4B、圖4C中示出的一個實施例，形成厚SiGe層230以填充開口228。填充開口 228完成在稍后將在彼處形成nFET的有源層下面在硅襯底220中形成應(yīng)變SiGe層的鑲嵌工藝。厚SiGe層230有效地用作取代硅襯底220的襯底。在一個實施例中，通過從下面的硅襯底220的選擇性外延生長來形成厚SiGe層230。只在nFET區(qū)中，選擇性外延工藝從底部進行到頂部，在硅襯底220的表面處停止。在選擇性外延工藝過程中，硬掩模224保持在原位。例如，可以使用甲氯基化學(xué)或硅烷基化學(xué)來抑制從硅襯底220的側(cè)壁的生長，由此實現(xiàn)定向沉積。這樣的用于定向外延的技術(shù)是外延晶體生長領(lǐng)域的技術(shù)人員已知的?？梢酝ㄟ^調(diào)整鍺濃度在不形成晶體缺陷的情況下使厚SiGe層230的厚度最大化。使鰭溝道中的機械應(yīng)力最大化的進一步的優(yōu)化可能需要形成具有豎直鍺濃度梯度的厚SiGe層230，該豎直鍺濃度梯度可以通過在定向沉積步驟期間改變鍺的量來實現(xiàn)。替代性地，也可以使用用于定向外延的其他技術(shù)來生長厚SiGe層230 ^FET區(qū)中的所得的鑲?cè)氲暮馭iGe層230具有壓縮性應(yīng)變。
[0070]在208處，根據(jù)如在圖4B和圖4C中示出的一個實施例，形成外延硅有源層232。在一個實施例中，也從厚SiGe層230的表面向上定向生長外延硅有源層232，同時抑制從SiGe有源層222的側(cè)壁的生長。外延硅有源層232具有大約等于周圍的壓縮性SiGe層222的厚度目標的厚度目標。外延硅有源層232由此在有源區(qū)中形成，該有源區(qū)將包括η型鰭式FET的源極和漏極以及將源極耦合到漏極的鰭溝道?？梢栽谂c厚SiGe層230相同的工藝中作為增加的步驟來生長外延硅有源層232，其中，在硅鍺和硅之間的轉(zhuǎn)變時斷開鍺氣體的流動?？梢允褂枚〞r的外延工藝，其中，針對每個步驟的時間是基于所期望的掩模開口a以及外延SiGe和外延硅中的每一者的已知生長速率?？梢栽谕庋由L期間對外延硅有源層232的源極區(qū)和漏極區(qū)進行原位摻雜。這樣形成的外延硅有源層232是具有類似于襯底220的晶體結(jié)構(gòu)的晶體結(jié)構(gòu)的弛豫層。
[0071]在210處，在定向外延步驟之后，例如通過任何合適的方法去除硬掩模224。
[0072]在212處，根據(jù)如在圖4A和圖4C中示出的一個實施例，在壓縮性SiGe有源層222中并且在拉伸性硅有源層232中形成鰭240。圖4A示出了在形成鰭240和鰭間氧化物244之后nFET和pFET的俯視圖。雖然表面覆蓋有襯墊氧化物242，但下面的鰭240由虛線表示，也描繪了厚SiGe層230的邊界的外延硅有源層232也由虛線表示。
[0073]在鰭式FET器件中，鰭體現(xiàn)了導(dǎo)電溝道，該導(dǎo)電溝道將源極區(qū)與漏極區(qū)彼此耦合。為了形成鰭240，在圖4C中所示，沉積第一襯墊氧化物242，并且在襯墊氧化物242的頂部，襯墊氮化物(SiN)層被用作鰭硬掩模(未示出)以通過常規(guī)光刻方法限定鰭240。替代性地，可以使用側(cè)壁圖像轉(zhuǎn)印(SIT)方法來限定鰭240，該方法能夠產(chǎn)生非常窄的特征，如本領(lǐng)域中已知。在一個實施例中，鰭240具有在大約5nm至20nm的范圍中的鰭寬度。在pFET區(qū)中，鰭240豎直地延伸到壓縮性SiGe有源層222下方的硅襯底220中。在nFET區(qū)中，鰭240豎直地延伸穿過拉伸性硅有源層232并進入厚SiGe層230。在鰭形成之后，去除各自帶有鰭圖案的襯墊氧化物242和鰭硬掩模。為下一個工藝步驟做準備，用鰭間氧化物244填充鰭240之間的空間。然后將鰭間氧化物244平坦化以重新建立墊氧化物242:略高于鰭240和鰭間氧化物244。
[0074]在214處，根據(jù)如在圖5A至圖5C中示出的一個實施例，在pFET有源區(qū)與nFET有源區(qū)之間制作基本上平行于鰭240的平行切口 252和橫向于鰭240的豎直切口 254。首先，在襯墊氧化物242的頂部形成SiN切割硬掩模250。然后在SiN切割硬掩模250中將平行切口 252圖案化，如圖5A、圖5C中所示。然后通過蝕刻將圖5A中所示的平行切口 252的圖案轉(zhuǎn)移到襯底220，使得平行切口 252在厚SiGe層230和硅襯底220之間向下延伸到切口深度245。在圖5B、圖5C中，切口深度245被示為略低于SiGe深度d。然而，通常，切口深度245可以小于、等于或大于厚SiGe層230的深度d，雖然切口深度245大于厚SiGe層230的深度d可以是有利的。
[0075]接著，在隨后的光刻步驟中，在切割硬掩模250中將豎直切口254圖案化，如圖5A、圖5B中所示。然后通過蝕刻將圖5A中所示的豎直切口 254的圖案轉(zhuǎn)移到襯底220，使得豎直切口 254在厚SiGe層230和硅襯底220之間向下延伸到平行切口 252大約相同的切口深度245，如圖5B中所示。切口 252、254中的每一個由此產(chǎn)生鄰近厚SiGe層230的下部部分的三個自由表面253。豎直切口254的深度可以小于、等于或大于平行切口252的深度。
[0076]由于制作了平行切口252，厚SiGe層230在平行于有源層222和232的水平方向上部分或完全彈性地弛豫(rSiGe)。這樣的彈性弛豫將厚SiGe層230從壓縮性應(yīng)變層變換成鑲?cè)朐诠枰r底220中的應(yīng)變弛豫的SiGe區(qū)258。彈性弛豫發(fā)生時不會產(chǎn)生缺陷，這否則將在依賴于塑料弛豫的常規(guī)工藝中發(fā)生。同樣地，由于制作了豎直切口 254，應(yīng)變弛豫的SiGe區(qū)258經(jīng)受雙軸彈性弛豫，其中，SiGe在所有方向上完全彈性地弛豫，也不會產(chǎn)生缺陷。在制作切口252、254的相同的時間，從壓縮性SiGe有源層222分割上覆外延硅有源層232，并且將外延硅有源層232變換成雙軸拉伸性應(yīng)變膜。所得的拉伸性硅有源層243提供nFET鰭內(nèi)的優(yōu)異的電子迀移率。同時，拉伸性硅有源層243的任一側(cè)的壓縮性SiGe有源層222仍然完全壓縮性應(yīng)變，以提供PFET鰭內(nèi)的優(yōu)異的空穴迀移率。以這種方式，獨立地調(diào)整pFET中的壓縮性應(yīng)變和nFET中的拉伸性應(yīng)變。
[0077]在216處，根據(jù)如在圖6A至圖6C中示出的一個實施例，從切割硬掩模250剝離光刻膠并且以氧化物填充切口 252、254，由此分別產(chǎn)生絕緣區(qū)262、264。絕緣區(qū)262、264將nFET和pFET彼此電絕緣。與通常的傾斜側(cè)對比，絕緣區(qū)262、264具有基本上直的豎直側(cè)。然后在去除切割硬掩模250之前，將絕緣區(qū)262、264內(nèi)的氧化物平坦化，以在切割硬掩模250上停止。然后使氧化物進一步凹進，以便從鰭240去除襯墊氧化物242。絕緣區(qū)262、264可以延伸超出鰭240的頂部，如圖6B、圖6C中所示。
[0078]在218處，根據(jù)如在圖7A至圖7C中示出的一個實施例，橫向于鰭240形成柵極結(jié)構(gòu)255。鰭式FET器件的柵極結(jié)構(gòu)255環(huán)繞每個鰭的三側(cè)，以便比在常規(guī)的平面型器件中更精確地控制其中的電流流動。柵極結(jié)構(gòu)255包括柵極電介質(zhì)266和柵極268，例如，該柵極可以由多晶硅制成。替代性地，柵極268可以由金屬制成，或者它最初可以由多晶硅制成并且以后使用如本領(lǐng)域中公知的替代金屬柵極工藝由金屬替代。首先，部分地去除絕緣區(qū)262、264內(nèi)的氧化物，向下到襯底220的表面。接著，在鰭240之上形成柵極電介質(zhì)266，例如Si02、Hf O2等的薄層。最后，在柵極電介質(zhì)266的頂部形成厚多晶硅柵極268，并且以通常的方式以橫向于鰭的特征將柵極電介質(zhì)266和多晶硅柵極268圖案化。
[0079]在219處，根據(jù)一個實施例，對源極區(qū)和漏極區(qū)進行摻雜?？梢允褂矛F(xiàn)有的柵極結(jié)構(gòu)255作為掩模通過離子注入或等離子體注入或其組合來對P型壓縮性SiGe有源層222和η型拉伸性硅有源層232的源極區(qū)和漏極區(qū)進行摻雜。替代性地，可以從源極區(qū)和漏極區(qū)外延生長升高的源極區(qū)和漏極區(qū)并且對其進行原位摻雜。使用任一技術(shù)，自對準摻雜步驟完成共整合的nFET器件和pFET器件的形成。
[0080]圖8示出了根據(jù)替代實施例的制造與具有拉伸性應(yīng)變的η型鰭式FET或nFET共整合的具有壓縮性應(yīng)變的P型鰭式FET或pFET的方法300中的一系列步驟。在該方法300中，一些步驟以不同的順序發(fā)生，例如，在絕緣區(qū)262、264之后形成鰭240。
[0081 ]圖9和圖10示出了根據(jù)包括步驟302至320的方法300形成的結(jié)構(gòu)320a、320b的示例性橫截面圖。結(jié)構(gòu)320a、320b示出了步驟314之后的nFET和pFET，該步驟314是在絕緣區(qū)264的完成之后，但在316處的鰭240的形成之前。在圖9中，絕緣區(qū)264a延伸到低于應(yīng)變弛豫的SiGe區(qū)258的深度d的深度245a。在圖10中，絕緣區(qū)264b延伸到高于應(yīng)變弛豫的SiGe區(qū)258的深度d的深度245b。示例性方法300中的步驟的順序在其他方面類似于方法200中的步驟的順序。如在方法200中，通過方法300制作的絕緣區(qū)262和264可以延伸到小于、等于或大于限定了應(yīng)變弛豫的SiGe區(qū)258的邊界的溝槽的深度的深度，同時仍引起SiGe的弛豫以及硅有源層232中的拉伸性應(yīng)變。
[0082]將理解的是，盡管出于說明的目的在此描述了本披露的多個特定的實施例，在不背離本披露的精神和范圍的情況下可以進行各種修改。相應(yīng)地，除所附權(quán)利要求書之外，本披露不受限制。
[0083]鑒于以上詳細的描述，可以對這些實施例做出這些和其他改變?？傊?，在以下權(quán)利要求書中，所使用的術(shù)語不應(yīng)當被解釋為將權(quán)利要求書局限于本說明書和權(quán)利要求書中所披露的特定實施例，而是應(yīng)當被解釋為包括所有可能的實施例、連同這些權(quán)利要求有權(quán)獲得的等效物的整個范圍。因此，權(quán)利要求并不局限于本披露的范圍。
[0084]以上所描述的各個實施例可以被組合以提供進一步的實施例。在本說明書中所提及的和/或在申請資料表中所列出的所有美國專利、美國專利申請出版物、美國專利申請、國外專利、國外專利申請和非專利出版物都以其全文通過引用結(jié)合在此。如果有必要，可以對實施例的各方面進行修改，以采用各專利、申請和公開的概念來提供更進一步的實施例。
【主權(quán)項】
1.一種集成電路，其特征在于，包括: 硅襯底； 在所述硅襯底上的壓縮性SiGe有源層； P型鰭式FET，所述P型鰭式FET在所述壓縮性SiGe有源層中形成； 應(yīng)變弛豫的SiGe區(qū)，所述應(yīng)變弛豫的SiGe區(qū)鑲?cè)胨龉枰r底中； 拉伸性硅有源層，所述拉伸性硅有源層在所述應(yīng)變弛豫的SiGe區(qū)上并且鄰近所述壓縮性SiGe有源層； η型鰭式FET，所述η型鰭式FET在所述拉伸性硅有源層中形成；以及多個電絕緣區(qū)，所述多個電絕緣區(qū)定位在所述P型鰭式FET和所述η型鰭式FET之間并且定位在所述應(yīng)變弛豫的SiGe區(qū)和所述硅襯底之間。2.如權(quán)利要求1所述的集成電路，其特征在于，所述拉伸性硅有源層由所述壓縮性SiGe有源層包圍。3.如權(quán)利要求1所述的集成電路，其特征在于，所述拉伸性硅有源層與所述應(yīng)變弛豫的SiGe區(qū)豎直地對準。4.如權(quán)利要求1所述的集成電路，其特征在于，所述多個絕緣區(qū)具有基本上直的豎直側(cè)和在50nm至10nm的范圍中的寬度。5.如權(quán)利要求1所述的集成電路，其特征在于，所述多個電絕緣區(qū)在所述有源層的頂表面之上延伸。6.如權(quán)利要求1所述的集成電路，其特征在于，所述壓縮性SiGe有源層和所述拉伸性硅有源層具有在1nm至10nm的范圍中的厚度。7.如權(quán)利要求1所述的集成電路，其特征在于，所述壓縮性SiGe有源層具有在15%和50%的范圍中的鍺濃度。8.如權(quán)利要求1所述的集成電路，其特征在于，所述壓縮性SiGe有源層具有在40nm至100nm的范圍中的寬度。9.如權(quán)利要求1所述的集成電路，其特征在于，所述應(yīng)變弛豫的SiGe區(qū)延伸到所述硅襯底中50nm至400nm的深度。10.如權(quán)利要求1所述的集成電路，其特征在于，所述拉伸性硅有源層與所述壓縮性SiGe有源層具有類似的厚度。11.一種η型器件，其特征在于，包括: 襯底； 應(yīng)變弛豫的SiGe區(qū)，所述應(yīng)變弛豫的SiGe區(qū)在所述襯底內(nèi)形成，所述應(yīng)變弛豫的SiGe區(qū)具有第一深度； η型拉伸性硅層，所述η型拉伸性硅層在所述應(yīng)變弛豫的SiGe區(qū)的頂部； 源極區(qū)，所述源極區(qū)在所述η型拉伸性硅層中形成； 漏極區(qū)，所述漏極區(qū)在所述η型拉伸性硅層中形成； 鰭，所述鰭將所述源極區(qū)耦合到所述漏極區(qū)； 多個電絕緣區(qū)，所述多個電絕緣區(qū)定位在所述器件和所述襯底之間，所述多個電絕緣區(qū)具有大于所述第一深度的第二深度；以及柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)環(huán)繞所述鰭的三側(cè)。12.如權(quán)利要求11所述的η型器件，其特征在于，所述柵極結(jié)構(gòu)包括柵極電介質(zhì)和多晶硅柵極。13.如權(quán)利要求11所述的η型器件，其特征在于，所述柵極結(jié)構(gòu)包括柵極電介質(zhì)和金屬柵極。14.如權(quán)利要求11所述的η型器件，其特征在于，所述應(yīng)變弛豫的SiGe區(qū)沒有晶體缺陷。15.如權(quán)利要求11所述的η型器件，其特征在于，所述多個電絕緣區(qū)具有延伸進入所述襯底50nm至400nm的基本上直的側(cè)。
【文檔編號】H01L27/092GK205542779SQ201520954089
【公開日】2016年8月31日
【申請日】2015年11月25日
【發(fā)明人】N·盧貝, P·莫林, Y·米尼奧
【申請人】意法半導(dǎo)體公司