一種內(nèi)嵌pmos觸發(fā)的用于靜電防護(hù)的可控硅的制作方法
【專利摘要】本實(shí)用新型公開(kāi)了一種內(nèi)嵌PMOS觸發(fā)的用于靜電防護(hù)的可控硅，包括：P型襯底、N阱、P阱、P+注入?yún)^(qū)、N+注入?yún)^(qū)、多晶硅柵、淺槽隔離、陰極、陽(yáng)極，所述N阱包括第一N阱、第二N阱，所述N+注入?yún)^(qū)包括第一N+注入?yún)^(qū)、第二N+注入?yún)^(qū)，所述P+注入?yún)^(qū)包括第一P+注入?yún)^(qū)、第二P+注入?yún)^(qū)；通過(guò)多晶硅柵、第一P+注入?yún)^(qū)和第二P+注入?yún)^(qū)在第一N阱上構(gòu)成PMOS結(jié)構(gòu)，能夠在降低可控硅觸發(fā)電壓的同時(shí)提高維持電壓，從而減小它的ESD工作窗口。本實(shí)用新型提供的一種內(nèi)嵌PMOS觸發(fā)的用于靜電防護(hù)的可控硅，本設(shè)計(jì)結(jié)構(gòu)簡(jiǎn)單，穩(wěn)定可靠，維持電壓高。
【專利說(shuō)明】
一種內(nèi)嵌PMOS觸發(fā)的用于靜電防護(hù)的可控硅
技術(shù)領(lǐng)域
[0001]本實(shí)用新型涉及一種內(nèi)嵌PMOS觸發(fā)的用于靜電防護(hù)的可控硅，屬于集成電路技術(shù)領(lǐng)域。
【背景技術(shù)】
[0002]自然界的靜電放電(ESD)現(xiàn)象對(duì)集成電路的可靠性構(gòu)成嚴(yán)重的威脅。在工業(yè)界，集成電路產(chǎn)品的失效30%都是由于遭受靜電放電現(xiàn)象所引起的。而且隨著集成電路的密度越來(lái)越大，一方面由于二氧化硅膜的厚度越來(lái)越薄(從微米到納米)，器件承受的靜電壓力越來(lái)越低;另一方面，容易產(chǎn)生、積累靜電的材料如塑料，橡膠等大量使用，使得集成電路受到靜電放電破壞的幾率大大增加。
[0003]靜電放電現(xiàn)象的模式通常分為四種:HBM(人體放電模式)，麗(機(jī)器放電模式)，CDM(組件充電放電模式)以及電場(chǎng)感應(yīng)模式(FIM)。而最常見(jiàn)也是工業(yè)界產(chǎn)品必須通過(guò)的兩種靜電放電模式是HBM和MM。當(dāng)發(fā)生靜電放電時(shí)，電荷通常從芯片的一只引腳流入而從另一只引腳流出，此時(shí)靜電電荷產(chǎn)生的電流通常高達(dá)幾個(gè)安培，在電荷輸入引腳產(chǎn)生的電壓高達(dá)幾伏甚至幾十伏。如果較大的ESD電流流入內(nèi)部芯片則會(huì)造成內(nèi)部芯片的損壞，同時(shí)，在輸入引腳產(chǎn)生的高壓也會(huì)造成內(nèi)部器件發(fā)生柵氧擊穿現(xiàn)象，從而導(dǎo)致電路失效。因此，為了防止內(nèi)部芯片遭受ESD損傷，對(duì)芯片的每個(gè)引腳都要進(jìn)行有效的ESD防護(hù)，對(duì)ESD電流進(jìn)行泄放。
[0004]在集成電路的正常工作狀態(tài)下，靜電放電保護(hù)器件是處于關(guān)閉的狀態(tài)，不會(huì)影響輸入輸出引腳上的電位。而在外部靜電灌入集成電路而產(chǎn)生瞬間的高電壓的時(shí)候，這個(gè)器件會(huì)開(kāi)啟導(dǎo)通，迅速的排放掉靜電電流。
[0005]然而隨著CMOS工藝制程的不斷進(jìn)步，器件尺寸不斷減小，核心電路承受ESD能力大大降低，對(duì)于低壓IC(集成電路)的ESD防護(hù)而言，一個(gè)有效的靜電放電防護(hù)器件必須能夠保證相對(duì)低的觸發(fā)電壓(不能高于被保護(hù)電路的柵氧擊穿電壓)，相對(duì)高的維持電壓(對(duì)電源防護(hù)而言，要高于電源電壓以避免閂鎖效應(yīng))，提供較強(qiáng)的ESD保護(hù)能力(ESD魯棒性)，并占用有限的布局面積。為了避免閂鎖風(fēng)險(xiǎn)，可以通過(guò)提高維持電流，提高維持電壓來(lái)解決。因此在保證低觸發(fā)電壓的優(yōu)點(diǎn)的同時(shí)，進(jìn)一步提高其維持電壓顯得十分必要。
[0006]作為一種常用的ESD防護(hù)結(jié)構(gòu)，可控硅被廣泛的應(yīng)用于集成電路芯片I/O端口以及電源域的防護(hù)中?？煽毓栌兄唪敯粜?、制造工藝簡(jiǎn)單等優(yōu)點(diǎn)。但可控硅也有著開(kāi)啟速度慢，開(kāi)啟電壓高，維持電壓低等缺點(diǎn)，對(duì)集成電路輸入輸出端MOS管的柵極氧化層保護(hù)不能起到很好的效果。
【實(shí)用新型內(nèi)容】
[0007]目的:為了克服現(xiàn)有技術(shù)中存在的不足，本實(shí)用新型提供一種內(nèi)嵌PMOS觸發(fā)的用于靜電防護(hù)的可控硅。
[0008]技術(shù)方案:為解決上述技術(shù)問(wèn)題，本實(shí)用新型采用的技術(shù)方案為:
[0009]—種內(nèi)嵌PM0S觸發(fā)的用于靜電防護(hù)的可控硅，包括:P型襯底、N阱、P阱、P+注入?yún)^(qū)、 N+注入?yún)^(qū)、多晶硅柵、淺槽隔離、陰極、陽(yáng)極，所述N阱包括第一N阱、第二N阱，所述N+注入?yún)^(qū)包括第一N+注入?yún)^(qū)、第二N+注入?yún)^(qū)，所述P+注入?yún)^(qū)包括第一P+注入?yún)^(qū)、第二P+注入?yún)^(qū)，所述P 型襯底上沿橫向依次設(shè)置有第一N阱、P阱、第二N阱，所述第一N+注入?yún)^(qū)、第一P+注入?yún)^(qū)設(shè)置在第一 N阱上，所述第二P+注入?yún)^(qū)跨設(shè)在第一 N阱、P阱和第二N阱上，所述第二N+注入?yún)^(qū)設(shè)置在第二N阱上;所述多晶硅柵設(shè)置在第一 N阱上的第一 P+注入?yún)^(qū)與第二P+注入?yún)^(qū)之間的位置;所述第一 N+注入?yún)^(qū)和外部結(jié)構(gòu)之間通過(guò)淺槽隔離進(jìn)行隔離，所述第一 N+注入?yún)^(qū)和第一 P +注入?yún)^(qū)之間通過(guò)淺槽隔離進(jìn)行隔離，所述第二P+注入?yún)^(qū)和第二N+注入?yún)^(qū)之間通過(guò)淺槽隔離進(jìn)行隔離，所述第二N+注入?yún)^(qū)和外部結(jié)構(gòu)之間通過(guò)淺槽隔離進(jìn)行隔離;所述第一 N+注入?yún)^(qū)、第一 P+注入?yún)^(qū)和多晶硅柵均接入陽(yáng)極，所述第二N+注入?yún)^(qū)、第二P+注入?yún)^(qū)均接入陰極。
[0010]有益效果:本實(shí)用新型提供的一種內(nèi)嵌PM0S觸發(fā)的用于靜電防護(hù)的可控硅，通過(guò)多晶硅柵、第一 P+注入?yún)^(qū)和第二P+注入?yún)^(qū)在第一 N阱上構(gòu)成PM0S結(jié)構(gòu)，能夠在降低可控硅觸發(fā)電壓的同時(shí)提高維持電壓，從而減小它的ESD工作窗口。本設(shè)計(jì)結(jié)構(gòu)簡(jiǎn)單，穩(wěn)定可靠，維持電壓高。【附圖說(shuō)明】
[0011]圖1為本發(fā)明的剖面正視圖；
[0012]圖2為本發(fā)明的俯視圖?！揪唧w實(shí)施方式】
[0013]下面結(jié)合附圖對(duì)本實(shí)用新型作更進(jìn)一步的說(shuō)明。
[0014]如圖1、圖2所示，一種內(nèi)嵌PM0S觸發(fā)的用于靜電防護(hù)的可控硅，包括:P型襯底1、N 阱、P阱4、P+注入?yún)^(qū)、N+注入?yún)^(qū)、多晶硅柵9、淺槽隔離10、陽(yáng)極11、陰極12,所述N阱包括第一N 阱2、第二N阱3,所述N+注入?yún)^(qū)包括第一N+注入?yún)^(qū)5、第二N+注入?yún)^(qū)6,所述P+注入?yún)^(qū)包括第一 P+注入?yún)^(qū)7、第二P+注入?yún)^(qū)8，所述P型襯底1上沿橫向依次設(shè)置有第一N阱2、P阱4、第二N阱3， 所述第一 N+注入?yún)^(qū)5、第一 P+注入?yún)^(qū)7設(shè)置在第一 N阱2上，所述第二P+注入?yún)^(qū)8跨設(shè)在第一 N 阱2、P阱4和第二N阱3上，所述第二N+注入?yún)^(qū)6設(shè)置在第二N阱3上;所述多晶硅柵9設(shè)置在第一 N阱2上的第一 P+注入?yún)^(qū)7與第二P+注入?yún)^(qū)8之間的位置;所述第一 N+注入?yún)^(qū)5和外部結(jié)構(gòu)之間通過(guò)淺槽隔離10進(jìn)行隔離，所述第一 N+注入?yún)^(qū)5和第一 P+注入?yún)^(qū)7之間通過(guò)淺槽隔離10 進(jìn)行隔離，所述第二P+注入?yún)^(qū)8和第二N+注入?yún)^(qū)6之間通過(guò)淺槽隔離10進(jìn)行隔離，所述第二N +注入?yún)^(qū)6和外部結(jié)構(gòu)之間通過(guò)淺槽隔離10進(jìn)行隔離;所述第一 N+注入?yún)^(qū)5、第一 P+注入?yún)^(qū)7 和多晶硅柵9均接入陽(yáng)極11，所述第二N+注入?yún)^(qū)6、第二P+注入?yún)^(qū)8均接入陰極12。[〇〇15]當(dāng)產(chǎn)生ESD信號(hào)后，由多晶硅柵、第一 P+注入?yún)^(qū)和第二P+注入?yún)^(qū)構(gòu)成的PM0S的漏極 PN結(jié)處首先產(chǎn)生雪崩擊穿。空穴將從第一P+注入?yún)^(qū)流入到第二P+注入?yún)^(qū)，此時(shí)泄放一部分電流。同時(shí)由于部分電流路徑是通過(guò)P阱的，這樣導(dǎo)致P阱上的寄生電阻存在壓降。隨著壓降達(dá)到一定數(shù)值時(shí)，P阱與第二N阱形成的PN結(jié)正向偏置，最終導(dǎo)致可控硅結(jié)構(gòu)開(kāi)啟，來(lái)泄放大部分的電流。
[0016]由于PM0S和可控硅的觸發(fā)電壓以及導(dǎo)通電阻的差異，將導(dǎo)致PM0S以及可控硅的相繼開(kāi)啟，并最終由可控硅作為泄放電流的主要途徑。維持電壓會(huì)隨著多晶硅柵寬度的減小而增大，因此還可以通過(guò)改變這個(gè)距離來(lái)調(diào)節(jié)防護(hù)器件的維持電壓。
[0017]以上所述僅是本實(shí)用新型的優(yōu)選實(shí)施方式，應(yīng)當(dāng)指出:對(duì)于本技術(shù)領(lǐng)域的普通技術(shù)人員來(lái)說(shuō)，在不脫離本實(shí)用新型原理的前提下，還可以做出若干改進(jìn)和潤(rùn)飾，這些改進(jìn)和潤(rùn)飾也應(yīng)視為本實(shí)用新型的保護(hù)范圍。
【主權(quán)項(xiàng)】
1.一種內(nèi)嵌PMOS觸發(fā)的用于靜電防護(hù)的可控硅，包括:P型襯底、N阱、P阱，其特征在于: 還包括:P+注入?yún)^(qū)、N+注入?yún)^(qū)、多晶硅柵、淺槽隔離、陰極、陽(yáng)極，所述N阱包括第一 N阱、第二N 阱，所述N+注入?yún)^(qū)包括第一N+注入?yún)^(qū)、第二N+注入?yún)^(qū)，所述P+注入?yún)^(qū)包括第一P+注入?yún)^(qū)、第 二P+注入?yún)^(qū)，所述P型襯底上沿橫向依次設(shè)置有第一N阱、P阱、第二N阱，所述第一N+注入?yún)^(qū)、 第一 P+注入?yún)^(qū)設(shè)置在第一 N阱上，所述第二P+注入?yún)^(qū)跨設(shè)在第一 N阱、P阱和第二N阱上，所述 第二N+注入?yún)^(qū)設(shè)置在第二N阱上;所述多晶硅柵設(shè)置在第一 N阱上的第一 P+注入?yún)^(qū)與第二P+ 注入?yún)^(qū)之間的位置;所述第一 N+注入?yún)^(qū)和外部結(jié)構(gòu)之間通過(guò)淺槽隔離進(jìn)行隔離，所述第一 N +注入?yún)^(qū)和第一 P+注入?yún)^(qū)之間通過(guò)淺槽隔離進(jìn)行隔離，所述第二P+注入?yún)^(qū)和第二N+注入?yún)^(qū) 之間通過(guò)淺槽隔離進(jìn)行隔離，所述第二N+注入?yún)^(qū)和外部結(jié)構(gòu)之間通過(guò)淺槽隔離進(jìn)行隔離； 所述第一N+注入?yún)^(qū)、第一P+注入?yún)^(qū)和多晶硅柵均接入陽(yáng)極，所述第二N+注入?yún)^(qū)、第二P+注入 區(qū)均接入陰極。
【文檔編號(hào)】H01L27/02GK205595330SQ201620210816
【公開(kāi)日】2016年9月21日
【申請(qǐng)日】2016年3月18日
【發(fā)明人】董樹(shù)榮, 郭維
【申請(qǐng)人】江蘇艾倫摩爾微電子科技有限公司