電子設備與集成電路的制作方法
【專利摘要】本實用新型涉及電子設備與集成電路，其中，一種電子設備，由在同一導通方向上串聯(lián)的一序列的至少兩個晶閘管構成。每個晶閘管均具有第一導電類型的柵極。該序列的晶閘管的第一導電類型的柵極連接在一起，以形成單個控制柵極。
【專利說明】
電子設備與集成電路[0001 ]本申請要求2015年11月19日提交的專利號為1561135的法國專利申請的優(yōu)先權， 并通過引用將其公開的內容包括在內。
技術領域
[0002]本實用新型的實施例涉及電子設備與集成電路，諸如基于晶閘管的電子設備，本領域技術人員也稱之為首字母縮寫“SCR”( “可控硅整流器”)，具有是設計為防止元件過電壓，特別是諸如元件工作過程中所產生的寄生過電壓的過電壓，但也可以是靜電放電(“靜電放電”:ESD)過程中所產生的過電壓?！颈尘凹夹g】
[0003]常規(guī)來說，當通過晶閘管端子的電壓高于觸發(fā)電壓時，晶閘管就用來導通。
[0004]觸發(fā)電壓之外，晶閘管的另一個重要參數是保持電壓，即，觸發(fā)后保持晶閘管導通的最低電壓。
[0005]在某些應用中，晶閘管具有高觸發(fā)電壓，例如3.6伏左右，但具有低保持電壓，例如約1.2伏，可低于包含這些晶閘管的集成電路的額定電源電壓。例如，這種情況發(fā)生在具有 3.3伏電源電壓的集成電路。
[0006]因此，在集成電路運行期間，晶閘管可能會被觸發(fā)，并且在電氣過載(“電氣過載”: E0S)期間變?yōu)閷ǎ缓蟊３謱ㄖ敝翐p壞，因為電路的電源電壓總是高于這些晶閘管的保持電壓。
[0007]通常情況下采用基于具有三個共源共柵晶閘管結構的保護性設備的解決方案，以便提升該保護性設備的保持電壓。
[0008]然而，這種三晶閘管結構亦會提升觸發(fā)電壓，以及硅設備的表面占有率?！緦嵱眯滦蛢热荨?br>[0009]因此，根據一項實施例，在不顯著提升觸發(fā)電壓的情況下提升保持電壓，可以改善基于晶閘管的保護性電子設備的性能。
[0010]根據另一項實施例，在不對硅表面占有率產生顯著影響的情況下，可以生產出這樣的設備。
[0011]—個方案提出了一種電子設備，其包括在同一導通方向上串聯(lián)耦合的至少兩個晶閘管的序列(該序列的兩個晶閘管的陽極和陰極相連接)，每個晶閘管均具有第一導電類型的柵極，其中所述至少兩個晶閘管的序列的所述第一導電類型的所述柵極被耦合在一起， 以形成單個柵極。
[0012]因此，該序列的晶閘管通過連接同一導電類型的柵極合并在一起，以形成具有例如第一導電類型的單個柵極的設備，該設備將可以與單觸發(fā)電路連接。因此，相比于單個晶閘管的設備，該設備可以在不顯著增加或者甚至不改變觸發(fā)電壓的情況下，提升保持電壓， 該觸發(fā)電壓要比現(xiàn)有技術中的共源共柵結構的電壓低的多。
[0013]說明性而非限制性地，盡管柵極可以是P型導電，但是N型導電是有利的。
[0014]根據一個實施例，電子設備的所有晶閘管都布置在具有第一導電類型的同一半導體本體中。
[0015]在半導體本體中的每一個晶閘管都有第二導電類型的第一半導體區(qū)域以及第二導電類型的第二半導體區(qū)域，且包括第一導電類型的半導體區(qū)，第二導電類型與第一導電類型相反。
[0016]半導體本體上覆蓋的金屬化層可以將該序列的晶閘管的第一半導體區(qū)域耦合至該序列的前一個晶閘管的半導體區(qū)。半導體本體形成單個柵極。
[0017]這一實施例使得可以限制硅設備的表面占有率。
[0018]此外，半導體本體具有例如比本體的其他部分摻雜更重的區(qū)。這可能圍繞所有的半導體區(qū)域并形成單個柵極的觸點。
[0019]此外，電子設備有利地具有耦合到單個柵極的觸發(fā)電路。
[0020]根據一項優(yōu)選實施例，該序列的晶閘管包括第一晶閘管和第二晶閘管。第二晶閘管的陽極耦合至第一晶閘管的陰極。
[0021]根據這一優(yōu)選實施例，觸發(fā)電路耦合至單個柵極和第二晶閘管的陰極。
[0022]另一個方案提出了一種集成電路，包括:具有第一導電類型的半導體本體；以及在所述半導體本體中形成的第一晶閘管，包括:第一半導體區(qū)域，在所述半導體本體中具有與所述第一導電類型相反的第二導電類型，所述第一半導體區(qū)域形成所述第一晶閘管的陽極;第二半導體區(qū)域，在所述半導體本體中具有所述第二導電類型，所述半導體本體的一部分將所述第一半導體區(qū)域和所述第二半導體區(qū)域彼此隔開，所述第二半導體區(qū)域形成所述第一晶閘管的陰極；以及其中所述半導體本體形成所述第一晶閘管的陰極控制柵極。
[0023]與具有三個共源共柵晶閘管的技術方案相比，兩個晶閘管串聯(lián)耦合在一起的這一結構可有利地將表面占有率降低多達40%，而且可以提供基本上相當于具有單個晶閘管的電子設備那樣較高的保持電壓和閾值電壓。
[0024]該電子設備可以用于保護布置在該序列的晶閘管兩端之間的元件。例如，觸發(fā)電路可以和單個柵極以及該序列的一端連接。【附圖說明】[〇〇25]在研究本實用新型詳細描述的基礎上，本實用新型的其他優(yōu)勢和特征將顯而易見，本實用新型是以非限制性示例和附圖的方式描述的，其中:
[0026]-圖1至圖4展示出電子設備的各個實施例。【具體實施方式】
[0027] 圖1示意性示出了電子設備DE的示例。[〇〇28]圖1中所示的設備DE包括第一晶閘管TH1和第二晶閘管TH2,這兩個晶閘管位于第一端子B1和第二端子B2之間，在同一導通方向上串聯(lián)連接。在本文中，術語“在同一導通方向上”指的是該序列的兩個相鄰晶閘管的陽極和陰極之間的連接。[〇〇29]晶閘管TH1的陽極A1耦合至第一端子B1、陰極K1和例如N型柵極的柵極G1。晶閘管 TH2的陽極A2耦合至陰極K1，陰極K2耦合至第二端子B2,而且它的N型柵極G2耦合至柵極G1以形成單個N型柵極GU。
[0030]現(xiàn)在參考圖2,其示出了上文所述和圖1中所示的硅上電子設備DE的實施圖，并且參考圖3,其是沿著圖2的線II1-1II的截面圖。[〇〇31]晶閘管TH1和TH2形成在例如N型的同一個半導體本體CS中。[〇〇32]本體CS中的每個晶閘管TH1或TH2具有P型導電的第一半導體區(qū)域RS1，該區(qū)域具有更重摻雜的(P+型)第一半導體區(qū)ZSFD1。第一區(qū)域RS1形成了晶閘管TH1或TH2的陽極A1或 A2,第一半導體區(qū)ZSFD1形成了陽極A1或A2的接觸區(qū)域。第一晶閘管TH1的陽極A1與電子設備DAE的第一端子B1連接。[〇〇33]在本體中的每個晶閘管TH1或TH2還具有P型的第二半導體區(qū)域RS2,其中包含導通類型相反且更重摻雜(N+型)的第二半導體區(qū)ZSFD2。第二半導體區(qū)ZSFD2分別形成了晶閘管 TH1和TH2的陰極K1和K2。
[0034]每個晶閘管的第二半導體區(qū)域RS2形成了該晶閘管的P型柵極，而且該區(qū)域還具有同一導通類型且更重摻雜(P+型)的第三半導體區(qū)ZSFD3。在這種情況下，區(qū)ZSFD2和區(qū)ZSH)3 之間的金屬化層(未在附圖中標注)導致P型柵極與陰極區(qū)ZSFD2短路，因為它不是用作觸發(fā)柵極。[〇〇35]覆蓋在本體CS上面的金屬化層將第二晶閘管TH2的陽極A2和第一晶閘管TH1的陰極K1連接在一起，第二晶閘管的陰極和第二端子B2相連。
[0036]整個半導體本體CS事實上形成了電子設備DE的單個N型柵極GU。[〇〇37]在這方面，半導體本體cs有利地具有接觸區(qū)zero，其比本體cs的其他部分更重地摻雜。該接觸區(qū)ZCFD環(huán)繞著所有半導體區(qū)域RS1和RS2,而且形成了單個N型柵極GU的接觸區(qū)。[〇〇38]與具有三個共源共柵晶閘管結構的保護性設備的方案相比，具有兩個晶閘管TH1 和TH2的這種集成電子設備DE可以有利地將表面占有率降低多達40%。[〇〇39]對于這種設備的觸發(fā)電壓和保持電壓，實施在28nm CMOS技術下，觸發(fā)電壓和保持電壓分別為3.6伏和4伏的級別。
[0040]因此，這一設備非常適合保護電源電壓為3.3伏的集成電路元件免受元件運行時發(fā)生的過電壓。[0041 ]現(xiàn)在更具體地參考圖4，以說明電子設備DE的應用示例，用于保護耦合在第一端子 B1和第二端子B2之間的元件1。例如，元件1可以是微控制器或處理器核心。
[0042]例如，第一端子B1可以是包含元件的集成電路的輸入/輸出端子(“I/O平板”)，端子B2可接地。[〇〇43]如圖4所示，設備DE具有觸發(fā)電路，其在這種情況下連接在單個柵極GU和端子B2之間。[〇〇44]觸發(fā)電路⑶可基于復雜運行中的M0S晶體管，如W0 2011/089179的國際專利申請文件或9019666號的美國專利申請文件所描述的(通過參考引入)。該國際專利申請W0 2011/089179顯示，這種晶體管亦可用于形成觸發(fā)電路。[〇〇45]更準確的說，在這種情況下，觸發(fā)電路CD具有用于復雜運行的第一匪0S晶體管 TN1，它的柵極GN1和基板SBN1通過第一電阻器R1—起連接到晶體管TN1的源極SN1;以及用于復雜運行的第二匪0S晶體管TN2;它的漏極DN2連接到第一晶體管TN1的源極SN1，它的柵極GN2和基板SBN2通過第二電阻器R2—起連接到第二晶體管TN2的源極SN2;該第二晶體管 TN2的源極SN2連接到第二晶閘管TH2的陰極K2,從而連接到第二端子B2。
[0046]觸發(fā)電路的其他傳統(tǒng)結構(沒有說明)也是可能的，例如，M0S晶體管，它的柵極和基板都接地(這里指端子B2)，本領域技術人員通常將此稱為首字母縮寫“GGNM0S”( “接地柵極NM0S”)。
[0047]值得注意的是，觸發(fā)電路CD有利地是和具有單個晶閘管的傳統(tǒng)保護性設備中實施的觸發(fā)電路相同的觸發(fā)電路。
[0048]因此，通過3.6伏級別的觸發(fā)電壓、4伏級別的保持電壓和3.3伏級別的電源電壓， 運行期間在元件上產生過電壓時觸發(fā)不能在過電壓結束時保持電子設備DE的導通狀態(tài)。 [〇〇49]因此，獲得一種防止過電壓的電子設備，與具有單個晶閘管的保護性設備相比，它具有高保持電壓，同時避免了大幅提升觸發(fā)電壓。與具有三晶閘管的保護性設備相比，這種電子設備有利地需要較低的硅表面占有率。
[0050]當然，這類設備也可以在元件停運時(即沒有接通電源時)，保護元件不受靜電放電(ESD)的影響。
[0051]還可以進一步增加該序列晶閘管的數量，將這些晶閘管的柵極連接在一起以便形成單個柵極。這樣，可能進一步提高設備整體的保持電壓。在這種情況下，與圖4的實施例相比，觸發(fā)電路的元件數量將相應增加，例如，復雜運行中串聯(lián)連接的晶體管數量。[〇〇52]整體來看，所有的晶閘管都同一半導體本體CS中制造(見圖2和圖3)，通過金屬化將該序列的一個晶閘管的陰極連接至該序列的前一晶閘管的陽極。
【主權項】
1.一種電子設備，其特征在于，包括:在同一導通方向上串聯(lián)耦合的至少兩個晶閘管的序列，每個晶閘管均具有第一導電類 型的柵極，其中所述至少兩個晶閘管的序列的所述第一導電類型的所述柵極被耦合在一 起，以形成單個柵極。2.根據權利要求1所述的電子設備，其特征在于，所述第一導電類型是N型導電。3.根據權利要求1所述的電子設備，其特征在于，所述至少兩個晶閘管布置在具有所述 第一導電類型的同一半導體本體中，并且每個晶閘管均具有在所述半導體本體內的第一半 導體區(qū)域和第二半導體區(qū)域，所述第一半導體區(qū)域具有與所述第一導電類型相反的第二導 電類型，所述第二半導體區(qū)域具有所述第二導電類型并且包含具有所述第一導電類型的半 導體區(qū)，其中位于所述半導體本體上方的金屬化層將所述序列中的第一晶閘管的所述第一 半導體區(qū)域耦合至所述序列中的在所述第一晶閘管之前的第二晶閘管的所述半導體區(qū)，所 述半導體本體形成所述單個柵極。4.根據權利要求3所述的電子設備，其特征在于，所述半導體本體具有比所述半導體本 體的其他部分摻雜更重的區(qū)，所述區(qū)環(huán)繞所有所述半導體區(qū)域且形成用于所述單個柵極的觸點。5.根據權利要求1所述的電子設備，其特征在于，還包括耦合至所述單個柵極的觸發(fā)電路。6.根據權利要求1所述的電子設備，其特征在于，所述晶閘管的序列包括第一晶閘管和 第二晶閘管，其中所述第二晶閘管的陽極耦合至所述第一晶閘管的陰極。7.根據權利要求6所述的電子設備，其特征在于，觸發(fā)電路耦合至所述單個柵極和所述 第二晶閘管的陰極。8.根據權利要求1所述的電子設備，其特征在于，還包括:連接在所述晶閘管的序列兩 端之間的元件，以及耦合在所述單個柵極和所述兩端中的一端之間的觸發(fā)電路。9.根據權利要求1所述的電子設備，其特征在于，所述至少兩個晶閘管布置在具有所述 第一導電類型的同一半導體本體中，所述半導體本體形成所述單個柵極。10.根據權利要求9所述的電子設備，其特征在于，所述半導體本體具有比所述半導體 本體的其他部分摻雜更重的區(qū)，所述區(qū)環(huán)繞所述晶閘管且形成用于所述單個柵極的觸點。11.一種集成電路，其特征在于，包括:具有第一導電類型的半導體本體；以及在所述半導體本體中形成的第一晶閘管，包括:第一半導體區(qū)域，在所述半導體本體中具有與所述第一導電類型相反的第二導電類 型，所述第一半導體區(qū)域形成所述第一晶閘管的陽極；第二半導體區(qū)域，在所述半導體本體中具有所述第二導電類型，所述半導體本體的一 部分將所述第一半導體區(qū)域和所述第二半導體區(qū)域彼此隔開，所述第二半導體區(qū)域形成所 述第一晶閘管的陰極；以及其中所述半導體本體形成所述第一晶閘管的陰極控制柵極。12.根據權利要求11所述的集成電路，其特征在于，還包括所述第一導電類型的重摻雜 區(qū)域，其形成在所述半導體本體的所述一部分中且配置為所述陰極控制柵極提供觸點。13.根據權利要求11所述的集成電路，其特征在于，還包括形成在所述半導體本體中的第二晶閘管，包括:第三半導體區(qū)域，在所述半導體本體中具有所述第二導電類型，所述第三半導體區(qū)域 形成所述第二晶閘管的陽極；第四半導體區(qū)域，在所述半導體本體中具有所述第二導電類型，所述半導體本體的所 述一部分將所述第三半導體區(qū)域和所述第四半導體區(qū)域彼此隔開，所述第四半導體區(qū)域形 成所述第二晶閘管的陰極；以及其中所述半導體本體形成所述第一晶閘管和所述第二晶閘管的陰極控制柵極。14.根據權利要求13所述的集成電路，其特征在于，還包括電連接，其配置為將所述第 一晶閘管的陰極連接至所述第二晶閘管的陽極。15.根據權利要求13所述的集成電路，其特征在于，還包括:所述第一導電類型的第一重摻雜區(qū)域，形成在將所述第一半導體區(qū)域和所述第二半導 體區(qū)域隔開的所述半導體本體的所述一部分中并且配置成為所述第一晶閘管的所述陰極 控制概極提供觸點；所述第一導電類型的第二重摻雜區(qū)域，形成在將所述第三半導體區(qū)域和所述第四半導 體區(qū)域隔開的所述半導體本體的所述一部分中并且配置成為所述第二晶閘管的所述陰極 控制柵極提供觸點。16.根據權利要求15所述的集成電路，其特征在于，還包括:所述第一導電類型的第三重摻雜區(qū)域，形成在將所述第一晶閘管和所述第二晶閘管隔 開的所述半導體本體的一部分中并且配置成為所述第一晶閘管和所述第二晶閘管的所述 陰極控制柵極提供觸點。
【文檔編號】H01L27/02GK205609525SQ201620521131
【公開日】2016年9月28日
【申請日】2016年4月29日
【發(fā)明人】J·布爾雅, J·希門尼斯
【申請人】意法半導體有限公司