集成電子器件的制作方法
【專利摘要】為了制造集成電子器件(5)，第一材料的保護(hù)層(20)形成在具有不平坦表面(6)的主體(3,6)上方；第二材料的介電層(22)形成在保護(hù)層上方，第二材料相對(duì)于第一材料可被選擇性地蝕刻；第三材料的中間層(23)形成在第一介電層上方，第三材料相對(duì)于第二材料可被選擇性地蝕刻；第四材料的第二介電層(24)形成在中間層上方，第四材料相對(duì)于第三材料可被選擇性地蝕刻；通孔(35)形成為穿過(guò)第二介電層、中間層、第一介電層和保護(hù)層；以及導(dǎo)電材料的電接觸件(4)形成在通孔中。
【專利說(shuō)明】
集成電子器件
技術(shù)領(lǐng)域
[0001]本實(shí)用新型涉及半導(dǎo)體技術(shù)，尤其集成電子器件。
【背景技術(shù)】
[0002]如所知道的，在電子部件(尤其是非常小尺寸的CMOS器件，諸如柵極寬度小于0.18ym的器件)的制造中，頻繁使用無(wú)邊界(borderless)接觸技術(shù)。該技術(shù)包括在操作區(qū)域上方沉積通常為氮化硅的保護(hù)層(其還用作蝕刻停止)，并且在沉積被平面化的金屬前介電層(例如，USG(非摻雜硅玻璃)和BPSG(硼磷硅玻璃))之前擴(kuò)散器件。因此，通過(guò)在介電層中和保護(hù)層中形成通孔然后沉積互連導(dǎo)電層來(lái)獲取穿過(guò)絕緣層的接觸件。具體地，通過(guò)使用光刻膠掩膜順次且選擇性地首先蝕刻介電層，蝕刻自動(dòng)停止在保護(hù)層上，然后蝕刻保護(hù)層來(lái)形成通孔(例如，參見US 6890815) ο
[0003]盡管被廣泛使用，但所描述的工藝不總是最佳的。實(shí)際上，如果集成器件不是平面的而是突出或凹陷結(jié)構(gòu)和區(qū)域，則襯底的表面具有不可忽略的層級(jí)差異，因此介電層在各個(gè)區(qū)域中具有明顯不同的厚度;即，在襯底的突出區(qū)域較薄且在凹陷區(qū)域較厚。
[0004]在一些情況下，介電層的厚度差甚至可以相當(dāng)可觀，從200nm至甚至2μπι。
[0005]于是，蝕刻介電質(zhì)的較厚區(qū)域比較厚區(qū)域需要更多的時(shí)間。因此，為了確保較厚區(qū)域中介電層的完全去除，即使在完全局部去除之后在薄區(qū)域中繼續(xù)介電質(zhì)的蝕刻。在這些區(qū)域中，如果現(xiàn)有的層級(jí)差異較大，例如大于300nm，盡管相對(duì)于氮化物對(duì)介電質(zhì)具有蝕刻選擇性，但保護(hù)層仍然會(huì)受到損傷。
[0006]這種損傷是不利地，在這些區(qū)域中，在用于完成接觸件的通孔的隨后蝕刻保護(hù)層期間，會(huì)發(fā)生下方區(qū)域不期望的過(guò)蝕刻，這導(dǎo)致最終器件的電特性的劣化，例如由于場(chǎng)氧化物的過(guò)度蝕刻而導(dǎo)致部件的各個(gè)區(qū)域的短路。
[0007]上述問(wèn)題尤其困擾新摩爾定律器件，其特征在于柵極寬度小于0.18μπι，有時(shí)利用結(jié)構(gòu)的三維以盡可能地減小尺寸。
[0008]通常，所討論的問(wèn)題還會(huì)困擾其他器件，其由于缺乏金屬前介電層下方的多個(gè)結(jié)構(gòu)的平坦型，所以具有不同厚度的介電層。
[0009]為了解決該問(wèn)題，已知將保護(hù)層的厚度增加使其在介電層的蝕刻期間不被顯著去除的值，甚至在介電層較薄的區(qū)域中。然而，增加保護(hù)層的厚度是不利的并且至今為止是不期望的，因?yàn)樵搶拥暮穸扔绊懫骷碾娞匦?。事?shí)上，氮化物保護(hù)層的厚度確定MOS晶體管的柵極區(qū)域上的應(yīng)力，影響其電特性。另一方面，修改電部件以限制這種影響不是總可以的并且任何情況下都是成本較高的。
【實(shí)用新型內(nèi)容】
[0010]本實(shí)用新型的目的在于提供一種克服現(xiàn)有技術(shù)缺陷的制造工藝。
[0011]根據(jù)本實(shí)用新型，提供了一種用于制造集成電子器件的工藝以及由此獲得的微集成電子器件。
[0012]根據(jù)一個(gè)實(shí)施例，一種集成電子器件，包括:主體(3，6)，具有不平坦的表面;第一材料的保護(hù)層(20)，位于主體(3，6)上;第二材料的第一介電層(22)，位于保護(hù)層上，第二材料相對(duì)于第一材料是選擇性地可蝕刻的；第三材料的中間層(23 )，位于第一介電層上，第三材料相對(duì)于第二材料是選擇性地可蝕刻的;第四材料的第二介電層(24)，位于中間層上，第四材料相對(duì)于第三材料是選擇性地可蝕刻的；通孔(35)，延伸穿過(guò)第二介電層、中間層、第一介電層和保護(hù)層；以及電接觸區(qū)域(40)，位于通孔中。
[0013]根據(jù)一個(gè)實(shí)施例，集成電子器件(5)是MOS晶體管。
[0014]根據(jù)一個(gè)實(shí)施例，第一材料和第三材料是在氮化硅和氮氧化物之間選擇的，以及第二材料和第四材料是氧化硅。
[0015]根據(jù)一個(gè)實(shí)施例，保護(hù)層(20)是無(wú)邊界接觸保護(hù)層。
[0016]根據(jù)一個(gè)實(shí)施例，保護(hù)層(20)、第一介電層(22)、以及中間層(23)具有均勻的厚度，并且第二介電層(24)是平坦的。
[0017]根據(jù)一個(gè)實(shí)施例，中間層(23)具有被包括在10和400nm之間的厚度，例如在20和I OOnm之間ο
[0018]根據(jù)一個(gè)實(shí)施例，在接觸件具有不同層級(jí)的器件中，介電層被劃分為兩個(gè)部分:第一(底)層，位于保護(hù)層上方，其不是平整的；以及第二(頂)層，其是平整的以具有平坦表面。在第一和第二介電層之間插入中間層，其中中間層具有不同材料且相對(duì)于第一和第二介電層(它們彼此相同)具有不同的蝕刻選擇性。中間層(例如，氮化硅)具有與襯底上的層級(jí)差異相關(guān)的厚度。
[0019]用于限定接觸件的蝕刻工藝具有各種步驟。初始地，以相對(duì)于中間層的材料具有選擇性的方式來(lái)蝕刻第二介電層。蝕刻自動(dòng)終止于中間層。由于厚度差異而導(dǎo)致中間層的可能過(guò)蝕刻不會(huì)產(chǎn)生問(wèn)題，因?yàn)閷?duì)其的可能損傷對(duì)最終的器件不具有影響。然后，進(jìn)行中間層的蝕刻、第一介電層的蝕刻以及隨后保護(hù)層的蝕刻。由此執(zhí)行這些底層的蝕刻而不產(chǎn)生任何問(wèn)題，因?yàn)樗鼈兙哂芯鶆虻暮穸取?br>[0020]以這種方式，中間層的厚度能夠補(bǔ)償由于平面化介電層(第二介電層)的差異厚度而引起的各種理論蝕刻時(shí)間。中間層、第一介電層和保護(hù)層的后續(xù)蝕刻可以在均勻的厚度上進(jìn)行，因此不存在過(guò)蝕刻的任何風(fēng)險(xiǎn)。
【附圖說(shuō)明】
[0021]為了更好地理解本實(shí)用新型，現(xiàn)在僅參照附圖通過(guò)非限制實(shí)例描述優(yōu)選實(shí)施例，其中:
[0022]圖1至圖5示出了集成電子器件的順序制造步驟中穿過(guò)晶圓截取的截面。
【具體實(shí)施方式】
[0023]圖1示出了集成電子部件5(這里為CMOS晶體管，也可以是MOS晶體管，其具有使用無(wú)邊界接觸解決方案的絕緣柵區(qū)域6)的半導(dǎo)體材料的晶圓I。在該圖中，各個(gè)區(qū)域沒有按比例繪制。
[0024]晶圓I包括襯底3(例如，硅)，其可以設(shè)置有硅化物部分(未示出)并具有不平坦的頂面4。金屬前絕緣結(jié)構(gòu)1在襯底3上方延伸。
[0025]襯底3容納操作區(qū)域(未示出，例如注入和/或擴(kuò)散)以及可能的絕緣區(qū)域(也未示出)，它們與絕緣柵區(qū)域6—起形成CMOS晶體管5。
[0026]如所提到的，襯底3的頂面4是不平坦的并具有處于不同層級(jí)的區(qū)域。詳細(xì)地，在所示實(shí)例中，頂面4包括第一部分15，其處于第一層級(jí)LI (例如，相對(duì)于襯底3的底面11進(jìn)行測(cè)量)在絕緣柵區(qū)域6下方延伸。襯底3的頂面4的第二部分16被布置為在第一表面部分15旁邊，經(jīng)由圓角部分17與其接合，并且被布置為處于低于第一層級(jí)LI的第二層級(jí)L2。
[0027]于是，在第一層級(jí)LI和第二層級(jí)L2之間存在層級(jí)差異Δ L，其通常在200nm和2ym之間，例如300nmo
[0028]通過(guò)絕緣柵區(qū)域6的頂面形成又一層級(jí)差異(從金屬前絕緣結(jié)構(gòu)10可以看出)。該層級(jí)差異(在平坦結(jié)構(gòu)中可忽略)由于通常小于250nm，這里將其增加至層級(jí)差異AL，進(jìn)一步增加了與金屬前絕緣結(jié)構(gòu)10的頂面的最小距離處的接觸點(diǎn)與最大距離處的接觸點(diǎn)(這里為襯底3的頂面4的第二部分16)之間的垂直距離。
[0029]金屬前絕緣結(jié)構(gòu)10包括直接形成在表面4上的堆疊層，包括保護(hù)層20、第一絕緣層22、中間層23和第二絕緣層24。
[0030]保護(hù)層20以共形方式沉積在表面4上并由此跟隨層級(jí)差異。其通常為氮化硅，例如使用LPCVD(低壓化學(xué)氣相沉積)技術(shù)來(lái)沉積，其通常具有小于10nm(例如20nn)的近似均勻的厚度。
[0031]第一絕緣層22通常為氧化硅，例如使用LPCVD技術(shù)或APCVD(大氣壓化學(xué)氣相沉積)技術(shù)沉積的USG(未摻雜硅玻璃)或BPSG(硼-磷硅玻璃)。此外，第一絕緣層22具有近似均勻的厚度，并且其厚度可以選擇具有足夠的自由度，例如其可以在200和400nm之間。
[0032]中間層23通常為氮化硅或者一些其他材料，其可以相對(duì)于第一絕緣層22的材料選擇性地被蝕刻;例如其可以為氮氧化物。中間層23例如使用LPCVD技術(shù)來(lái)沉積，并且具有近似均勻的厚度，其被設(shè)計(jì)為用作蝕刻停止(如以下詳細(xì)解釋的)。例如，中間層23的厚度可以包括在10和400nm之間，尤其在20和I OOnm之間。
[0033]第二絕緣層24通常為使用LPCVD技術(shù)或APCVD技術(shù)沉積的USG或B0SG。在沉積該層之后，例如經(jīng)由CMP(化學(xué)機(jī)械拋光)對(duì)其進(jìn)行平面化，使其頂面25基本平坦并且平行于襯底3的底面11。例如，在平面化之后，第二絕緣層24可以在第一表面部分15上方具有最小厚度，包括在100和800nm之間。
[0034]掩膜30(例如，光刻膠掩膜(圖2))光刻地形成在圖1的結(jié)構(gòu)上。掩膜30覆蓋金屬前絕緣結(jié)構(gòu)10的頂面25并具有開口 31，其中將提供用于接觸件的通孔。然后，例如使用BCl3來(lái)執(zhí)行第一等離子體蝕刻，使得選擇性地去除開口 31下方的第二絕緣層24的部分。
[0035]即使上述蝕刻對(duì)中間層23的材料具有非常大的選擇性，但層級(jí)差A(yù)L的存在會(huì)引起中間層23的過(guò)蝕刻，尤其在第一表面部分15上方，其中第二絕緣層24較薄。然而，基于估計(jì)的過(guò)蝕刻研究中間層23的厚度以不被完全去除。
[0036]然后(圖3)，適當(dāng)保持掩膜30，執(zhí)行中間層23的第二等離子體蝕刻。由于相對(duì)于第一介電層22的材料的蝕刻選擇性以及還由于第二蝕刻在所有點(diǎn)中去除中間層23的材料的近似均勻的厚度，該蝕刻完全去除開口 31下方的中間層23的部分，停止于第一介電層22。
[0037]接下來(lái)(圖4)，例如類似于第一蝕刻執(zhí)行第三等離子蝕刻，用于去除開口31下方的第一介電層22并停止于保護(hù)層20。此外，對(duì)基本均勻的厚度進(jìn)行第三蝕刻，其等于第一介電層22的厚度，因此不具有任何危害。
[0038]最后，例如類似于第二蝕刻，執(zhí)行第四等離子體蝕刻，用于去除保護(hù)層20。此外，對(duì)基本均勻的厚度進(jìn)行第四蝕刻，其等于保護(hù)層20的厚度，因此不具有任何危害。以這種方式，完成穿過(guò)絕緣結(jié)構(gòu)10的通孔35的形成。
[0039]接下來(lái)，制造接觸件。為此，以已知方式，在通孔35內(nèi)沉積金屬材料(例如，鎢)用于填充通孔。然后，在絕緣結(jié)構(gòu)10上，沉積和圖案化金屬層(例如，鋁或銅層)。由此得到通孔35中的金屬接觸區(qū)域40以及金屬線41。如果設(shè)想工藝，則可以以已知方式形成其他金屬。
[0040]如所描述的，由此得到的工藝和器件具有許多優(yōu)勢(shì)。
[0041 ]經(jīng)由兩個(gè)介電層22、23(由可選擇性蝕刻的層分離)形成絕緣層防止對(duì)襯底上方的無(wú)邊界保護(hù)層的任何損傷。得到該結(jié)果而不放棄無(wú)邊界工藝并且不需要適應(yīng)無(wú)邊界保護(hù)層的厚度(尤其不需要增加該厚度)，因此該工藝不要求任何設(shè)計(jì)修改來(lái)適應(yīng)器件的各個(gè)區(qū)域和部件的幾何或電參數(shù)，因?yàn)橹虚g層的厚度不對(duì)它們具有任何影響。
[0042]根據(jù)所使用的工藝，第一和第二介電層22、24的厚度不是關(guān)鍵的，并且中間層23可以布置為與保護(hù)層20具有任何距離，這對(duì)設(shè)計(jì)者不具有任何特定的約束。
[0043]最后，明顯的是，在不背離在權(quán)利要求中限定的本實(shí)用新型的范圍的情況下，可以對(duì)本文描述和示出的工藝和器件進(jìn)行修改和變化。例如，中間層可以由不同材料(例如，氮氧化物)或一些其他材料(針對(duì)蝕刻具有選擇性的期望特性)制成。
【主權(quán)項(xiàng)】
1.一種集成電子器件，其特征在于包括: 主體(3，6)，具有不平坦的表面； 第一材料的保護(hù)層(20)，位于所述主體(3，6)上； 第二材料的第一介電層(22)，位于所述保護(hù)層上，所述第二材料相對(duì)于所述第一材料是選擇性地可蝕刻的； 第三材料的中間層(23)，位于所述第一介電層上，所述第三材料相對(duì)于所述第二材料是選擇性地可蝕刻的； 第四材料的第二介電層(24)，位于所述中間層上，所述第四材料相對(duì)于所述第三材料是選擇性地可蝕刻的； 通孔(35)，延伸穿過(guò)所述第二介電層、所述中間層、所述第一介電層和所述保護(hù)層；以及 電接觸區(qū)域(40)，位于所述通孔中。2.根據(jù)權(quán)利要求1所述的器件，其特征在于所述集成電子器件(5)是MOS晶體管。3.根據(jù)權(quán)利要求1或2所述的器件，其特征在于所述第一材料和所述第三材料是在氮化硅和氮氧化物之間選擇的，以及所述第二材料和所述第四材料是氧化硅。4.根據(jù)權(quán)利要求1或2所述的器件，其特征在于所述保護(hù)層(20)是無(wú)邊界接觸保護(hù)層。5.根據(jù)權(quán)利要求1或2所述的器件，其特征在于所述保護(hù)層(20)、所述第一介電層(22)、以及所述中間層(23)具有均勻的厚度，并且所述第二介電層(24)是平坦的。6.根據(jù)權(quán)利要求1或2所述的器件，其特征在于所述中間層(23)具有被包括在10和400nm之間的厚度，例如在20和I OOnm之間。
【文檔編號(hào)】H01L27/092GK205645810SQ201520949560
【公開日】2016年10月12日
【申請(qǐng)日】2015年11月25日
【發(fā)明人】S·保利洛, G·塔利亞布埃, S·D·馬里亞尼
【申請(qǐng)人】意法半導(dǎo)體股份有限公司