專利名稱：一種適用于高頻數(shù)字dc/dc變換器的延遲環(huán)a/d變換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬高頻數(shù)字技術(shù)領(lǐng)域，具體涉及一種用于高頻數(shù)字控制DC/DC變換器的延遲環(huán)(delay-ring)A/D變換器結(jié)構(gòu)，該A/D變換器符合VRM9.0標(biāo)準(zhǔn)。
背景技術(shù)：
DC/DC變換是利用功率半導(dǎo)體器件的開關(guān)作用控制電功率的流動(dòng)，從而實(shí)現(xiàn)對(duì)直流電源的電平進(jìn)行變換的技術(shù)。DC/DC變換器廣泛應(yīng)用在開關(guān)電源、直流馬達(dá)中，并且也可作為多電平直流系統(tǒng)的電壓變換接口。
脈寬調(diào)制(PWM)是DC/DC變換的一種重要的控制方式，脈寬調(diào)制變換器就是重復(fù)通/斷開關(guān)，把直流電壓(電流)變換為高頻方波電壓(電流)，再經(jīng)整流平滑變?yōu)橹绷麟妷狠敵觥?br> 脈寬調(diào)制DC/DC變換器可分為模擬和數(shù)字兩種架構(gòu)。模擬架構(gòu)面積小、功耗低，是目前DC/DC控制芯片的主要實(shí)現(xiàn)方式，但是模擬架構(gòu)需要設(shè)計(jì)精準(zhǔn)的模擬電路，性能相對(duì)不穩(wěn)定，而且采用全定制的設(shè)計(jì)方法，設(shè)計(jì)周期長。數(shù)字架構(gòu)可以采用基于標(biāo)準(zhǔn)單元庫的設(shè)計(jì)，設(shè)計(jì)周期短，在不同的工藝間移植性好。但是也有PWM信號(hào)占空比的分辨率難以提高的缺點(diǎn)。數(shù)字脈寬調(diào)制控制DC/DC變換器的結(jié)構(gòu)如圖1所示。圖1的上半部分是DC/DC變換器的主體部分。Vg是輸入電源，控制芯片輸出的PWM信號(hào)作用在兩個(gè)功率MOS管上，在A點(diǎn)產(chǎn)生一個(gè)幅度與Vg相等，占空比與PWM信號(hào)一致的方波。A點(diǎn)的方波經(jīng)LC濾波得到輸出的直流電平。下半部分方框內(nèi)的是控制芯片部分，控制芯片的作用是比較DC/DC變換器的輸出電壓(Vo)和參考電平(Vref，即輸出的理想電壓值)的大小，通過調(diào)整輸出PWM信號(hào)的占空比而使輸出電壓(Vo)接近于參考電平(Vref)。控制芯片由A/D變換器、PID調(diào)整器和數(shù)字PWM三部分組成。
DPWM(數(shù)字脈寬調(diào)制器)的作用是把PID調(diào)整器輸出的多位占空比信號(hào)(d[n])轉(zhuǎn)化為相應(yīng)占空比的方波信號(hào)。
PID調(diào)整器是整個(gè)系統(tǒng)的控制部分，它根據(jù)整個(gè)系統(tǒng)的特性給出PWM信號(hào)占空比的調(diào)整方法。PID調(diào)整器控制的形式為d[n]＝d[n-1]+αe[n]+βe[n-1]+γe[n-2]。其中d[n]是PID調(diào)整器在n時(shí)刻的輸出，它是一個(gè)多位的代表占空比的信號(hào)，d[n-1]是PID調(diào)整器在n-1時(shí)刻的輸出。e[n]是PID調(diào)整器在n時(shí)刻的輸入(A/D的輸出)，e[n-1]、e[n-2]分別是n-1、n-2時(shí)刻PID調(diào)整器的輸入。α、β、γ為系數(shù)。
A/D變換器比較控制芯片的輸入Vsense(DC/DC變換器的輸出電壓Vo)和內(nèi)部的參考基準(zhǔn)電壓源(Vref)的大小，根據(jù)Vsense相對(duì)于Vref的偏差，產(chǎn)生一個(gè)錯(cuò)誤信號(hào)(e)。
常規(guī)的高速、高精度A/D變換器面積、功耗大，并且需要設(shè)計(jì)精準(zhǔn)的模擬器件。在開關(guān)電源中，A/D變換器的輸入有很大的開關(guān)噪聲，這對(duì)普通A/D變換器的應(yīng)用有很大的限制。所以，在DC/DC變換器中應(yīng)該考慮采用非常規(guī)的方法設(shè)計(jì)一種結(jié)構(gòu)簡單、速度快，并能夠保持一定精度的A/D變換器。
目前應(yīng)用于高頻數(shù)字控制DC/DC變換器的A/D主要有(1)window A/D(2)delay-line A/D采用這些方法的電路設(shè)計(jì)有[1]Angel V.Peterchev，Jinwen Xiao，and Seth R.Sanders，“Architecture and IC Implementation of a Digital VRM Controller”，IEEE TRANSACTIONSON POWER ELECTRONICS，VOL.18，NO.1，pp.356-364 JANUARY 2003；以及[2]BenjaminJ.Patella，Aleksandar Prodi′c，Art Zirger and Dragan Maksimovi′c，“HIGH-FREQUENCYDIGITAL CONTROLLER IC FOR DC/DC CONVERTERS”，IEEE Applied Power ElectronicsConference，pp.374-380，March 2002。
文獻(xiàn)[1]所介紹的window A/D變換器，D/A變換器的偏差，基準(zhǔn)源的偏差和比較器的輸入失調(diào)電壓都會(huì)對(duì)A/D變換器的結(jié)果產(chǎn)生影響，而且結(jié)構(gòu)復(fù)雜，面積較大。文獻(xiàn)[2]介紹的延時(shí)鏈(delay-line)A/D使用輸入電源對(duì)delay-line供電，根據(jù)delay-line延時(shí)的快慢來確定輸入的大小，結(jié)構(gòu)簡單，但受工藝偏差、溫度等因素的影響很大，而且還需要產(chǎn)生復(fù)雜的控制信號(hào)。因而針對(duì)DC/DC變換器中的A/D仍需進(jìn)一步研究。

發(fā)明內(nèi)容
本發(fā)明的目的在于提出一種結(jié)構(gòu)簡單、速度快、精度高，受工藝偏差、溫度等因素影響小的適用于高頻數(shù)字DC/DC變換器的A/D變換器。
基于上述目的，本發(fā)明提出了延遲環(huán)(delay-ring)A/D，使用輸入電源對(duì)延遲環(huán)供電，根據(jù)延遲環(huán)的延遲特性確定輸入電壓的大小，結(jié)構(gòu)簡單，無需另加控制信號(hào)產(chǎn)生電路，并且能夠抵消工藝偏差、溫度等因素的影響。
本發(fā)明提出的Delay-ring A/D的結(jié)構(gòu)如圖2所示。它采用延時(shí)單元的延時(shí)與VDD近似成反比的原理。該結(jié)構(gòu)有上下兩個(gè)延時(shí)鏈，上面的主延時(shí)鏈由若干個(gè)延遲單元組成，并通過一個(gè)或非門首尾相連成環(huán)狀，下面的延時(shí)鏈長度是主延時(shí)鏈的一半，輸出的是采樣信號(hào)(上升沿采樣)。主延時(shí)鏈的電源接的是輸入的模擬電平(Vsense)，下面的延時(shí)鏈的電源接參考電平(Vref)。主延時(shí)鏈的中間每個(gè)延時(shí)單元后面(t1～tn)分別掛接了一個(gè)用于采樣信號(hào)的D觸發(fā)器，D觸發(fā)器的時(shí)鐘信號(hào)線接下面的延時(shí)鏈輸出的采樣信號(hào)線。各個(gè)D觸發(fā)器的輸出信號(hào)(q1～qn)線接入到譯碼器6中，通過譯碼器的譯碼得到A/D變換器的輸出數(shù)字信號(hào)。
圖2中enable信號(hào)為1時(shí)，或非門輸出0，則所有的延時(shí)單元(B→A，B→sample)都清“0”。enable信號(hào)跳變?yōu)椤?”時(shí)，由于A點(diǎn)的信號(hào)也為“0”，或非門輸出“1”，這個(gè)“1”信號(hào)同時(shí)在上下兩個(gè)延時(shí)鏈往后傳輸。當(dāng)sample信號(hào)出現(xiàn)“0→1”跳變時(shí)，對(duì)主延時(shí)鏈采樣。譯碼得到輸出(e)。采樣后，主延時(shí)鏈上的“1”繼續(xù)往后傳輸，直到A點(diǎn)也為“1”，這時(shí)，或非門的一個(gè)輸入端為“1”，輸出(B)跳變?yōu)椤?”。B點(diǎn)為“0”后，上下兩個(gè)延時(shí)鏈從前往后依次清“0”，直到A點(diǎn)為“0”。然后B點(diǎn)再次跳變?yōu)椤?”，開始了下一個(gè)周期的采樣。
從上面的分析可以看出，delay-ring A/D的test信號(hào)是在環(huán)的內(nèi)部產(chǎn)生，sample信號(hào)通過下面的延時(shí)鏈產(chǎn)生，無需另加同步時(shí)鐘和控制信號(hào)產(chǎn)生電路。而且，上下兩個(gè)延時(shí)鏈中延時(shí)單元的結(jié)構(gòu)完全一樣，溫度、工藝偏差等對(duì)它們的影響也完全一樣。假如由于某種原因使得主延時(shí)鏈的延時(shí)變慢，下面的延時(shí)鏈同樣的也會(huì)變慢，這樣從B點(diǎn)發(fā)出“1”信號(hào)到sample出現(xiàn)“0→1”跳變的間隔變長了。所以，盡管主延時(shí)鏈上的延時(shí)變慢，但由于sample信號(hào)出現(xiàn)得較晚，這樣在主延時(shí)鏈上的采樣值能夠保持不變。
注意到delay-ring A/D的轉(zhuǎn)換周期完全決定于器件的延時(shí)(該A/D的一個(gè)工作周期等于信號(hào)在主延時(shí)鏈和或非門組成的環(huán)上傳輸一周時(shí)間的兩倍，其中的一個(gè)周期是對(duì)主延時(shí)鏈的進(jìn)行采樣，另一個(gè)周期是對(duì)所有的延時(shí)單元進(jìn)行清“0”)。在實(shí)際應(yīng)用中，往往需要A/D工作在一個(gè)固定的頻率上。所以要振蕩環(huán)的振蕩周期是可控制的。一個(gè)有效的方法是在B點(diǎn)(或非門前)插入延時(shí)元件，如圖2中所表示的。調(diào)整延時(shí)元件的延遲時(shí)間，就可以控制環(huán)的振蕩周期，并且并不影響A/D的其它性能。
delay-ring A/D中采用增加一條獨(dú)立延時(shí)鏈的辦法來產(chǎn)生sample信號(hào)，使sample信號(hào)的發(fā)生時(shí)間同樣得受工藝偏差、溫度等因素的影響，可以顯著地減少主延時(shí)鏈上的偏差。仿真中發(fā)現(xiàn)，不同的仿真條件(ff，ss)下，盡管單個(gè)的延時(shí)單元的偏差已經(jīng)很小，但是通過一個(gè)長的延時(shí)鏈的累積，采樣結(jié)果還是存在偏差，這種偏差可以采用文獻(xiàn)[2]所介紹的方法來彌補(bǔ)(Calibration of the delay-line A/D converter)。
通常情況下，delay-ringA/D能夠滿足速度的要求，而要通過添加延時(shí)元件來把速度降低到我們指定的要求。如果還要求進(jìn)一步提高速度，可以在原本清“0”的周期內(nèi)，將采樣觸發(fā)器的互補(bǔ)輸出端(Qn)作為譯碼器的輸入，這樣清“0”周期也變?yōu)椴蓸庸ぷ髦芷冢俣染涂梢蕴岣咭槐丁?br>

圖1為數(shù)字DC/DC變換器整體結(jié)構(gòu)。
圖2為延遲環(huán)A/D變換器結(jié)構(gòu)。
圖3為延時(shí)單元結(jié)構(gòu)。
圖4為延遲環(huán)A/D仿真結(jié)果。
圖5為延遲環(huán)A/D輸入輸出關(guān)系。
圖中標(biāo)號(hào)1為開關(guān)電源變換器，2為數(shù)字控制芯片，3為數(shù)字脈寬調(diào)制器，4為PID調(diào)整器，5為A/D變換器，6為譯碼器。
具體實(shí)施例方式
對(duì)精度要求高的延時(shí)單元采用全定制的設(shè)計(jì)方法，而對(duì)于精度要求較低的采樣電路和譯碼電路使用基于標(biāo)準(zhǔn)庫單元的設(shè)計(jì)。仿真時(shí)，將基于標(biāo)準(zhǔn)庫單元設(shè)計(jì)部分的門級(jí)網(wǎng)表轉(zhuǎn)換為晶體管級(jí)網(wǎng)表，整體使用hspice仿真，仍然采用Chartered 0.35μm工藝模型。
仿真采用兩個(gè)串聯(lián)的CMOS非門作為延時(shí)單元(圖3)，主延時(shí)鏈由16個(gè)延時(shí)單元組成，下面的采樣延時(shí)鏈由8個(gè)延時(shí)單元組成，本發(fā)明所設(shè)計(jì)的DC/DC變換器的參考電平(Vref)為1.8V，工作頻率是1MHz。采用兩個(gè)串接的倒相器作為延時(shí)單元，仿真時(shí)，在A/D的輸入端(Vsense)加一個(gè)線性變化的信號(hào)(1.65V→1.95V)，輸出是譯碼后的結(jié)果e。e代表Vsense與Vref的差異，e共有4位，最高位是符號(hào)位，當(dāng)輸入(Vsense)比參考電平(Vref)高的時(shí)候符號(hào)位為“1”，Vsense小于或等于Vref時(shí)，符號(hào)位為“0”。Vsense與Vref相等時(shí)，e為“0”，Vsense每增加(或減少)30mV，e增加(或減少)“1”，但e的最大(最小)值是+4(-4)。仿真結(jié)果見圖4。
從圖5中的輸入輸出關(guān)系可以看出，延遲環(huán)A/D的量化電平約為30mV，線性度良好(在一個(gè)小范圍內(nèi)1.65 V-1.90V)。使用這種A/D的DC/DC變換器的輸出容差(tolerancerange)小，約為±15mV，而且可以工作在高頻(MHz)，滿足DC/DC變換器發(fā)展的需要。
權(quán)利要求
1.一種適用于高頻數(shù)字DC/DC變換器的延遲環(huán)A/D變換器，其特征在于具有上、下兩個(gè)延時(shí)鏈，上面的主延時(shí)鏈由若干個(gè)延遲單元組成，并通過一個(gè)或非門首尾相連成環(huán)狀，下面的延時(shí)鏈?zhǔn)侵餮渔湹囊话?，輸出為采樣信?hào)；主延時(shí)鏈的電源接輸入的模擬電平，下面的延遲鏈的電源接參考電平；主延時(shí)鏈的中間每個(gè)延時(shí)單元后面分別掛接一個(gè)用于采樣信號(hào)的D觸發(fā)器，D解發(fā)器的時(shí)鐘信號(hào)線接下面的延時(shí)鏈輸出的采樣信號(hào)線；各個(gè)D觸發(fā)器的輸出信號(hào)線接入譯碼器6中。
2.根據(jù)權(quán)利要求1所述的A/D變換器，其特征在于在主延時(shí)鏈的或非門前接入一個(gè)延時(shí)元件。
全文摘要
本發(fā)明為一種適用于高頻數(shù)字DC/DC變換器的延遲環(huán)A/D變換器。它具有上、下兩個(gè)延時(shí)鏈，上面的主延時(shí)鏈通過一個(gè)或非門首尾相連成環(huán)狀，下面的延時(shí)鏈?zhǔn)侵餮訒r(shí)鏈的一半，輸出為采樣信號(hào)；主延時(shí)鏈的電源接模擬電平，下面延時(shí)鏈的電源接參考電平。本發(fā)明設(shè)計(jì)的A/D變換器結(jié)構(gòu)簡單、速度快、精度高，受工藝偏差、溫度等因素影響小，適用于高頻數(shù)字DC/DC變換器。
文檔編號(hào)H02M7/00GK1588770SQ200410053429
公開日2005年3月2日 申請(qǐng)日期2004年8月4日 優(yōu)先權(quán)日2004年8月4日
發(fā)明者胡駿, 李文宏 申請(qǐng)人:復(fù)旦大學(xué)