專利名稱:半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域:
本發(fā)明涉及一種半導(dǎo)體器件技術(shù),并且特別地涉及一種在應(yīng)用于具有電源電路的半導(dǎo)體器件時有效的技術(shù)。
背景技術(shù):
DC-DC轉(zhuǎn)換器廣泛用作電源電路的一個例子,該DC-DC轉(zhuǎn)換器具有這樣一種配置,其中用于高端開關(guān)的功率MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)和用于低端開關(guān)的功率MOSFET串聯(lián)連接。用于高端開關(guān)的功率MOSFET具有用于控制DC-DC轉(zhuǎn)換器的開關(guān)功能。用于低端開關(guān)的功率MOSFET具有用于同步和整流的開關(guān)功能。在這兩個功率MOSFET彼此同步的同時,通過使這兩個功率MOSFET交替地導(dǎo)通/截止,執(zhí)行電源電壓的轉(zhuǎn)換。
與此同時,作為當(dāng)前的DC-DC轉(zhuǎn)換器,有一種已知的DC-DC轉(zhuǎn)換器,其中肖特基勢壘二極管與用于低端開關(guān)的功率MOSFET并聯(lián)地電連接到該轉(zhuǎn)換器的輸出。也就是說,正向電壓Vf比用于低端開關(guān)的功率MOSFET的寄生(體)二極管的正向電壓低的肖特基勢壘二極管與用于低端開關(guān)的功率MOSFET并聯(lián)連接。在DC-DC轉(zhuǎn)換器的無電流時間期間(對應(yīng)于其中用于高端和低端開關(guān)的功率MOSFET都截止的時期)流過的電流被換向至肖特基勢壘二極管,以因此降低二極管傳導(dǎo)損耗和由于使反向恢復(fù)時間(trr)加快引起的二極管恢復(fù)損耗,由此降低在DC-DC轉(zhuǎn)換器的無電流時間期間產(chǎn)生的損耗,以提高其電壓轉(zhuǎn)換效率。在由本發(fā)明人論述的DC-DC轉(zhuǎn)換器中,用于高端開關(guān)的功率MOSFET、用于低端開關(guān)的功率MOSFET、用于控制那些功率MOSFET的操作的控制IC(集成電路)、及肖特基勢壘二極管分別形成在分立半導(dǎo)體芯片中,并且相應(yīng)的半導(dǎo)體芯片被封裝在單獨(dú)的管殼中。
例如,在專利文獻(xiàn)1(日本未審專利公開No.2002-217416)中已經(jīng)對該DC-DC轉(zhuǎn)換器進(jìn)行了描述,其公開了一種用于通過水平功率MOSFET形成高端開關(guān)并通過垂直功率MOSFET形成低端開關(guān)的技術(shù)。
例如,在專利文獻(xiàn)2(日本未審專利公開No.2001-25239)中已經(jīng)公開了一種技術(shù),用于利用電阻器和電容器來降低噪聲,該噪聲給其中將控制電路、驅(qū)動電路和功率MOSFET做到一個芯片上的DC-DC轉(zhuǎn)換器造成了問題。
發(fā)明內(nèi)容
與此同時,本發(fā)明人發(fā)現(xiàn)如上所述的這種結(jié)構(gòu),即用于高端開關(guān)的功率MOSFET、用于低端開關(guān)的功率MOSFET、控制IC及肖特基勢壘二極管分別形成在分立半導(dǎo)體芯片中,并且相應(yīng)的半導(dǎo)體芯片被封裝在單獨(dú)的管殼中,該結(jié)構(gòu)具有下列問題。
也就是說,分別設(shè)置管殼的上述結(jié)構(gòu)伴隨著一些問題,即在無電流時間期間負(fù)載電流至肖特基勢壘二極管的換向被削弱,這是由用于電連接肖特基勢壘二極管的陰極和DC-DC轉(zhuǎn)換器的輸出的布線電感以及用于電連接肖特基勢壘二極管的陽極和接地布線的布線電感引起的,所以盡管連接了正向電壓比寄生二極管的正向電壓低的肖特基勢壘二極管,但就降低二極管傳導(dǎo)損耗和降低由于使反向恢復(fù)時間加快引起的二極管恢復(fù)損耗而言,不能獲得足夠的效果。
問題起因于,當(dāng)由于布線電感而引起在無電流時間期間流過肖特基勢壘二極管的負(fù)載電流變小并且負(fù)載電流甚至流入用于低端開關(guān)的功率MOSFET的體二極管時,DC-DC轉(zhuǎn)換器的輸出端上的電位通過體二極管的正向電壓降低到負(fù)電位,并且電連接到功率MOSFET的控制IC的輸出也變?yōu)樨?fù)電位,所以在控制IC內(nèi)寄生npn雙極晶體管被導(dǎo)通,因此增加了控制IC的電流消耗。此外,問題起因于這樣一種故障的發(fā)生,即當(dāng)其增加的狀態(tài)繼續(xù)并且控制IC的CMOS(互補(bǔ)式MOS)反相器的p溝道MOSFET的源極電極(BOOT)端和DC-DC轉(zhuǎn)換器的輸出之間的電位變得低于指定的電位值時,DC-DC轉(zhuǎn)換器的保護(hù)電路功能自動工作以停止用于高端開關(guān)的功率MOSFET的操作。除上述之外,問題還起因于當(dāng)多個DC-DC轉(zhuǎn)換器電連接到像CPU等的負(fù)載電路以構(gòu)造包含多個DC-DC轉(zhuǎn)換器的整個系統(tǒng)時,在肖特基勢壘二極管連接到分開管殼中的單個DC-DC轉(zhuǎn)換器時,整個系統(tǒng)的小型化受到影響。
本發(fā)明的目的在于提供一種能夠提高半導(dǎo)體器件的電源轉(zhuǎn)換效率的技術(shù)。
由本說明書和附圖的描述,本發(fā)明的上述及其他目的和新穎特征將變得顯而易見。
將本申請中公開的發(fā)明的一個代表性發(fā)明的概要簡要闡明如下本發(fā)明提供一種半導(dǎo)體器件,該器件包括第一電源端子,用于供給第一電位;至少一個第二電源端子,用于供給低于第一電位的第二電位;第一和第二場效應(yīng)晶體管,串聯(lián)連接在該第一和第二電源端子之間;控制電路,電連接到該第一和第二場效應(yīng)晶體管的輸入,并控制該第一和第二場效應(yīng)晶體管的操作;和輸出布線部分,連接到連接該第一和第二場效應(yīng)晶體管的布線,其中在該輸出布線部分和該第二電源端子之間設(shè)置肖特基勢壘二極管,該肖特基勢壘二極管與該第二場效應(yīng)晶體管并聯(lián)連接,該第一場效應(yīng)晶體管、該第二場效應(yīng)晶體管、該控制電路和該肖特基勢壘二極管分別形成在分立半導(dǎo)體芯片中,并且單獨(dú)的半導(dǎo)體芯片封裝在一個密封體中。
將本申請中公開的發(fā)明的該代表性發(fā)明所獲得的有益效果簡要闡明如下該第一場效應(yīng)晶體管、該第二場效應(yīng)晶體管、該控制電路和該肖特基勢壘二極管分別形成在分立半導(dǎo)體芯片中,并且該分立半導(dǎo)體芯片封裝在一個密封體中。從而,能縮短電連接該肖特基勢壘二極管的陽極和該輸出布線部分的布線部分、及電連接該肖特基勢壘二極管的陰極和該第二電源端子的布線部分的長度。此外,能降低該布線部分的電感。因此,有可能降低無電流時間期間的二極管傳導(dǎo)損耗和二極管恢復(fù)損耗,并提高半導(dǎo)體器件的電壓轉(zhuǎn)換效率。
圖1是表示根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件的一個例子的電路圖;圖2是說明圖1所示半導(dǎo)體器件的控制電路的一個例子的電路圖;圖3是用于描述圖1所示半導(dǎo)體器件操作中的定時圖的一個例子的示圖;圖4是用于描述對本發(fā)明人所論述的半導(dǎo)體器件進(jìn)行封裝的配置例子的示圖;圖5是用于描述半導(dǎo)體器件的電路的示圖;圖6是用于描述形成有控制芯片的半導(dǎo)體芯片的寄生操作的示圖;圖7是表示寄生在圖4所示的半導(dǎo)體器件上的電感分量的等效電路;圖8是用于描述半導(dǎo)體器件的電路操作的示圖;圖9是用于描述圖8的電路操作中的器件部分的示圖;圖10是用于描述根據(jù)本發(fā)明第一實(shí)施例的半導(dǎo)體器件的配置例子的示圖;圖11是表示圖10所示的半導(dǎo)體器件的主表面?zhèn)鹊恼麄€平面圖;圖12是表示圖11所示的半導(dǎo)體器件的側(cè)視圖;圖13是說明圖11所示半導(dǎo)體器件的背表面?zhèn)鹊恼麄€平面圖;圖14是表示圖11所示半導(dǎo)體器件的外觀的透視圖;
圖15是表示從圖11所示半導(dǎo)體器件的管殼內(nèi)部看到的管殼的主表面?zhèn)鹊恼麄€平面圖;圖16是沿圖15的Y1-Y1線所取的橫截面圖;圖17是沿圖15的X1-X1線所取的橫截面圖;圖18是表示第一半導(dǎo)體芯片的主表面?zhèn)鹊恼麄€平面圖,該第一半導(dǎo)體芯片構(gòu)成圖11所示的半導(dǎo)體器件的一部分;圖19是沿圖18的X2-X2線所取的橫截面圖;圖20是表示圖18所示的第一半導(dǎo)體芯片的局部橫截面圖;圖21是沿圖18的Y2-Y2線所取的橫截面圖;圖22是說明第三半導(dǎo)體芯片的局部橫截面圖,該第三半導(dǎo)體芯片構(gòu)成圖11所示的半導(dǎo)體器件的一部分;圖23是描繪第四半導(dǎo)體芯片的局部橫截面圖,該第四半導(dǎo)體芯片構(gòu)成圖11所示的半導(dǎo)體器件的一部分;圖24是表示圖11所示半導(dǎo)體器件的封裝狀態(tài)的一個例子的平面圖;圖25是說明圖24所示的半導(dǎo)體器件的側(cè)視圖;圖26是表示包含圖11所示半導(dǎo)體器件的電路系統(tǒng)配置的一個例子的電路圖;圖27是描繪圖11所示半導(dǎo)體器件的組裝工序的流程圖;圖28是局部平面圖,表示對在圖11所示半導(dǎo)體器件的組裝工序中采用的引線框的每個單位面積的主表面?zhèn)冗M(jìn)行說明的一個例子;圖29是說明圖28所示引線框的每個單位面積的背表面?zhèn)鹊钠矫鎴D;圖30是表示在圖11所示半導(dǎo)體器件的組裝工序中采用的引線框的每個單位面積的平面圖;圖31是描繪根據(jù)本發(fā)明第二實(shí)施例的半導(dǎo)體器件的配置例子的平面圖;圖32是平面圖,表示對除去圖31所示半導(dǎo)體器件的金屬布線板的半導(dǎo)體器件進(jìn)行說明的配置例子;
圖33是沿圖31的Y3-Y3線所取的橫截面圖;圖34是沿圖31的X3-X3線所取的橫截面圖;圖35是表示根據(jù)本發(fā)明第三實(shí)施例的半導(dǎo)體器件的頂表面的平面圖;圖36是沿圖35的Y4-Y4線所取的橫截面圖;圖37是沿圖35的X4-X4線所取的橫截面圖;圖38是表示根據(jù)本發(fā)明第四實(shí)施例的半導(dǎo)體器件的橫截面圖;圖39是表示對圖38的變型進(jìn)行說明的半導(dǎo)體器件的橫截面圖;圖40是說明根據(jù)本發(fā)明第五實(shí)施例的半導(dǎo)體器件的配置例子的平面圖;圖41是沿圖40的X5-X5線所取的橫截面圖;圖42是表示根據(jù)本發(fā)明第六實(shí)施例的半導(dǎo)體器件的配置例子的平面圖;圖43是說明除去圖42中所示金屬布線板和焊接線的半導(dǎo)體器件的配置例子的平面圖;圖44是沿圖42的Y6-Y6線所取的橫截面圖;圖45是沿圖42的X6-X6線所取的橫截面圖;圖46是用來闡明根據(jù)本發(fā)明第七實(shí)施例的半導(dǎo)體器件的配置例子的示圖;圖47是用來描述在圖46中所示半導(dǎo)體器件配置中第三半導(dǎo)體芯片的寄生器件的工作狀態(tài)的示圖;圖48是用來描述在圖46中所示半導(dǎo)體器件配置中第三半導(dǎo)體芯片的該寄生器件的工作狀態(tài)的示圖;圖49是表示根據(jù)本發(fā)明第七實(shí)施例的半導(dǎo)體器件的配置例子的平面圖;圖50是沿圖49的Y7-Y7線所取的橫截面圖;圖51是表示根據(jù)本發(fā)明第八實(shí)施例的半導(dǎo)體器件的配置例子的平面圖;圖52是沿圖51的Y8-Y8線所取的橫截面圖;
圖53是表示根據(jù)本發(fā)明第九實(shí)施例的半導(dǎo)體器件的配置例子的平面圖;和圖54是沿圖53的Y9-Y9線所取的橫截面圖。
具體實(shí)施例方式
為了方便理解下列優(yōu)選實(shí)施例,將通過把它們分成多個部分或多個實(shí)施例來描述。但是,除非另有特別的說明,否則它們彼此不是無關(guān)的。其一個部分或一個實(shí)施例是對一些或所有其他部分或其他實(shí)施例的修改、細(xì)節(jié)和補(bǔ)充說明。
當(dāng)對下列實(shí)施例中的元件數(shù)目等(包含件數(shù)、數(shù)值、數(shù)量、范圍等)進(jìn)行參照時,其數(shù)目不限于特定數(shù)目,并且除非另有特別的說明和原則上明確限于特定數(shù)目,否則可以大于或小于或等于特定數(shù)目。同樣不必說,在下列實(shí)施例中使用的部件(包含元件或要素步驟等)不總是必需的,除非另有特別的說明和認(rèn)為是原則上明確必需的。類似地,當(dāng)對下列實(shí)施例中的元件等的形狀、位置關(guān)系等進(jìn)行參照時,它們將包含基本上相似或類似于它們的形狀等的那些元件,除非另有特別的說明和認(rèn)為是原則上明確如此的。這些可類似地應(yīng)用于上述數(shù)值和范圍。在用于描述實(shí)施例的所有附圖中,每個具有相同功能的那些元件分別給予相同的標(biāo)號,并且因此將省略對它們的重復(fù)描述。在實(shí)施例中,用場效應(yīng)晶體管作為典型表示的MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)縮寫為“MOS”,p溝道型MISFET縮寫為“pMIS”以及n溝道型MISFET縮寫為“nMIS”。以下將基于附圖詳細(xì)地描述本發(fā)明的實(shí)施例。
第一優(yōu)選實(shí)施例根據(jù)第一實(shí)施例的半導(dǎo)體器件是一種非絕緣DC-DC轉(zhuǎn)換器,該轉(zhuǎn)換器用在例如像臺式個人計(jì)算機(jī)、筆記本式個人計(jì)算機(jī)、服務(wù)器或游戲機(jī)等的電子設(shè)備的電源電路中。圖1表示非絕緣DC-DC轉(zhuǎn)換器1的電路圖的一個例子。該非絕緣DC-DC轉(zhuǎn)換器1包括控制電路2、驅(qū)動電路(第一和第二控制電路)3a和3b、功率MOS(第一和第二場效應(yīng)晶體管)Q1和Q2、肖特基勢壘二極管(第一二極管)D1、線圈L1和電容器C1等。
控制電路2是一個供給用于控制功率MOS Q1和Q2的電壓接通寬度(導(dǎo)通時間)的信號的電路。除功率MOS Q1和Q2外,封裝控制電路2。控制電路2的輸出(對應(yīng)于控制信號的端子)電連接到其對應(yīng)的驅(qū)動電路3a和3b的輸入。驅(qū)動電路3a和3b的輸出電連接到它們對應(yīng)的功率MOS Q1和Q2的柵極。驅(qū)動電路3a和3b是這樣的電路,即它們按照從控制電路2供給的控制信號,分別控制施加到功率MOS Q1和Q2柵極的電位,以由此控制功率MOS Q1和Q2的操作。例如,驅(qū)動電路3a和3b分別由CMOS反相器電路形成。驅(qū)動電路3a的電路圖的一個例子表示在圖2中。驅(qū)動電路3a具有這樣的電路配置,其中p溝道功率MOS Q3和n溝道功率MOS Q4串聯(lián)地互補(bǔ)連接?;诳刂戚斎胄盘朓N1控制驅(qū)動電路3a,并且驅(qū)動電路3a通過功率MOS Q1控制輸出信號OUT1的電平。順便提及,符號G指示柵極,符號D指示漏極,以及符號S指示源極。由于驅(qū)動電路3b在操作上基本上與驅(qū)動電路3a相同,所以省略其描述。
圖1所示的功率MOS Q1和Q2串聯(lián)連接在用于供給輸入電源電位(第一電源電位)Vin的端子(第一電源端子)ET1和用于供給參考電位(第二電源電位)GND的端子(第二電源端子)之間。也就是說,以這樣的方式設(shè)置功率MOS Q1,使它的源-漏通道串聯(lián)連接在端子ET1和輸出節(jié)點(diǎn)(輸出端子)N1之間。以這樣的方式設(shè)置功率MOS Q2,使它的源-漏通道串聯(lián)連接在輸出節(jié)點(diǎn)N1和用于供給接地電位GND的端子之間。輸入電源電位Vin例如在約5-12V的范圍內(nèi)變化。參考電位GND例如是比輸入電源電位低的電源電位,例如,對應(yīng)于接地電位的0(零)V。非絕緣DC-DC轉(zhuǎn)換器1的工作頻率(對應(yīng)于其中各功率MOS Q1和Q2導(dǎo)通和截止的周期或時期)例如是約1MHz。
功率MOS Q1是用于高端開關(guān)(高電位端第一工作電壓)的功率晶體管,并且具有用于將能量存儲到線圈L1中的開關(guān)功能,該線圈L1將功率供給到非絕緣DC-DC轉(zhuǎn)換器1的輸出(負(fù)載電路4的輸入)。功率MOS Q1由垂直場效應(yīng)晶體管形成,其溝道在半導(dǎo)體芯片的厚度方向上形成。根據(jù)本發(fā)明人的論述,可以看到當(dāng)非絕緣DC-DC轉(zhuǎn)換器1的工作頻率變高時,由于各寄生電容增加到功率MOS Q1,引起開關(guān)損耗(導(dǎo)通損耗和截止損耗)極大地出現(xiàn)在功率MOS Q1中。從而,考慮到開關(guān)損耗,通常希望供給水平場效應(yīng)晶體管,作為用于高端開關(guān)的場效應(yīng)晶體管,該水平場效應(yīng)晶體管的溝道沿半導(dǎo)體芯片的主表面(橫切半導(dǎo)體芯片厚度方向的表面)形成。這是因?yàn)?,由于就其中柵極電極和漏極區(qū)域彼此重疊的面積而言,水平場效應(yīng)晶體管的該面積小于垂直場效應(yīng)晶體管的該面積,所以能降低在柵極和漏極之間所增加的寄生電容(柵極寄生電容)。但是,當(dāng)試圖得到一個電阻(導(dǎo)通電阻)時,該電阻是在與垂直場效應(yīng)晶體管大約相同的值處的水平場效應(yīng)晶體管的操作時形成,水平場效應(yīng)晶體管的單元面積必須增加到大于或等于垂直場效應(yīng)晶體管的單元面積的約2.5倍。因此,致使不利于器件尺寸的縮小。另一方面,與水平場效應(yīng)晶體管相比,垂直場效應(yīng)晶體管中每單位面積的溝道寬度能被增加,并且能降低它的導(dǎo)通電阻。也就是說,由垂直場效應(yīng)晶體管形成功率MOS Q1,使得有可能實(shí)現(xiàn)器件尺寸縮小并使得封裝成較小尺寸。
另一方面,功率MOS Q2是用于低端開關(guān)(低電位端第二工作電壓)的功率晶體管。此外,功率MOS Q2是非絕緣DC-DC轉(zhuǎn)換器1的整流晶體管,并在它的電阻保持為低的情況下,具有與從控制電路2發(fā)送的頻率同步地執(zhí)行整流的功能。功率MOS Q2由垂直功率MOS形成,其溝道以類似于功率MOS Q1的方式,沿半導(dǎo)體芯片的厚度方向形成。例如,這起因于下列原因。圖3表示非絕緣DC-DC轉(zhuǎn)換器1的定時圖的一個例子。Ton指示在用于高端開關(guān)的功率MOS Q1導(dǎo)通時的脈沖寬度,以及T指示脈沖周期。如圖3所示,用于低端開關(guān)的功率MOS Q2的導(dǎo)通時間長于用于低端開關(guān)的功率MOS Q1的導(dǎo)通時間(在該時間期間施加電壓)。因此,由于功率MOS Q2的導(dǎo)通電阻所產(chǎn)生的損耗,而不是開關(guān)損耗,極大地出現(xiàn)在功率MOS Q2中,所以應(yīng)用垂直場效應(yīng)晶體管是有利的,與水平場效應(yīng)晶體管相比,該垂直場效應(yīng)晶體管每單位面積的溝道寬度能夠被增加。也就是說,由于通過利用垂直場效應(yīng)晶體管形成用于低端開關(guān)的功率MOS Q2,能降低導(dǎo)通電阻,所以即使流過非絕緣DC-DC轉(zhuǎn)換器1的電流增加,也能夠提高電壓轉(zhuǎn)換效率。
輸出節(jié)點(diǎn)N1用于向外部供給輸出電源電位,該節(jié)點(diǎn)N1設(shè)置在用于連接圖1所示非絕緣DC-DC轉(zhuǎn)換器1的功率MOS Q1的源極和其功率MOS Q2的漏極的布線之間。輸出節(jié)點(diǎn)N1通過輸出布線電連接到線圈L1,并且通過輸出布線電連接到負(fù)載電路4。肖特基勢壘二極管D1的正向電壓Vf低于功率MOS Q2的寄生二極管Dp的正向電壓,該二極管D1電連接在用于連接輸出節(jié)點(diǎn)N1和線圈L1的輸出布線與用于供給參考電位GND的端子之間,使得它與功率MOS Q2并聯(lián)。肖特基勢壘二極管D1的陽極電連接到用于供給參考電位GND的端子,而其陰極電連接到用于連接線圈L1和輸出節(jié)點(diǎn)N1的輸出布線。這樣連接肖特基勢壘二極管D1,使得有可能降低當(dāng)功率MOS Q2截止時無電流時間期間的電壓降,并降低其二極管的傳導(dǎo)損耗。通過使反相恢復(fù)時間(trr)加快,能降低二極管恢復(fù)損耗。
電容器C1電連接在用于連接線圈L1和負(fù)載電路4的輸出布線與用于供給參考電位GND的端子之間。對于負(fù)載電路4,可以將電子設(shè)備的CPU(中央處理單元)或DSP(數(shù)字信號處理器)等作為例子說明。圖1所示的端子ET2和ET3是用于向驅(qū)動器3a和3b分別供給電源電壓的端子。
在這種電路中,通過使功率MOS Q1和Q2在彼此同步的同時交替地導(dǎo)通/截止,來執(zhí)行電源電壓的轉(zhuǎn)換。也就是說,當(dāng)用于高端開關(guān)的功率MOS Q1導(dǎo)通時,電流(第一電流)I1經(jīng)由功率MOS Q1,從電連接到功率MOS Q1的漏極的端子ET1,流至輸出節(jié)點(diǎn)N1。當(dāng)用于高端開關(guān)的功率MOS Q1截止時,由于線圈L1的反電動勢電壓而引起電流I2流動。當(dāng)電流I2流動時,用于低端開關(guān)的功率MOS Q2導(dǎo)通,使得電壓降減小。電流I1例如是約20A的大電流。
接著,圖4表示出了本發(fā)明人所論述的非絕緣DC-DC轉(zhuǎn)換器的封裝配置的一個例子。在非絕緣DC-DC轉(zhuǎn)換器50A中,用于高端開關(guān)的功率MOS Q1、用于低端開關(guān)的功率MOS Q2、驅(qū)動電路3a和3b以及肖特基勢壘二極管D1分別形成在分立或單獨(dú)的半導(dǎo)體芯片5a至5d中,并分別封裝在單獨(dú)的管殼6a至6d中。然后,相應(yīng)管殼6a至6d通過布線板的布線相互電連接,該管殼6a至6d安裝在該布線板上方。但是,本發(fā)明人發(fā)現(xiàn)在這種封裝配置中出現(xiàn)了下列問題。
第一個問題在于,由于肖特基勢壘二極管D1設(shè)置在分立管殼中,所以用于電連接肖特基勢壘二極管D1的陰極和DC-DC轉(zhuǎn)換器的輸出布線的布線通道,以及用于電連接肖特基勢壘二極管D1的陽極和接地布線的布線通道變長,由此增加了寄生在這些布線上的電感Lk和La,結(jié)果是由于肖特基勢壘二極管D1的連接,降低了電壓轉(zhuǎn)換效率的改善效果。也就是說,問題是在非絕緣DC-DC轉(zhuǎn)換器1的無電流時間期間(其中功率MOS Q1和Q2都截止的時期),負(fù)載電路換向至肖特基勢壘二極管D1,被布線電感Lk和La禁止,使得即使連接其正向電壓Vf低于寄生二極管Dp的正向電壓的肖特基勢壘二極管D1,對于降低二極管傳導(dǎo)損耗和降低由于使反相恢復(fù)時間(trr)加快而引起的二極管恢復(fù)損耗,也不能得到足夠的效果。在非絕緣DC-DC轉(zhuǎn)換器中,驅(qū)動電流對于非絕緣DC-DC轉(zhuǎn)換器是必需的,該驅(qū)動電流隨著負(fù)載電路4的驅(qū)動電流的增加已經(jīng)被新近增加。此外,從穩(wěn)定地供給恒定電壓的觀點(diǎn)和使線圈L1和電容器C1成為較小尺寸(通過減少元件數(shù)目按比例縮減整個尺度)的觀點(diǎn)看,非絕緣DC-DC轉(zhuǎn)換器的工作頻率也變高。因此,由布線電感Lk和La引起的問題變得日益顯著。
第二個問題是由于負(fù)載電流換向至肖特基勢壘二極管D1,受到布線電感Lk和La的禁止,而在驅(qū)動芯片(半導(dǎo)體芯片5c)中出現(xiàn)的問題,該驅(qū)動芯片由驅(qū)動電路3a和3b形成。參照圖5和圖6來說明這個問題。圖5是用于描述包含驅(qū)動電路3a和3b及它們的輸出級的非絕緣DC-DC轉(zhuǎn)換器的示圖,以及圖6是用于描述形成有驅(qū)動電路3a的半導(dǎo)體芯片5c的寄生元件或器件的操作。圖5所示每個端子ET4是用于供給參考電位GND的端子,以及端子ET5是非絕緣DC-DC轉(zhuǎn)換器1的輸出端子。端子ET6(BOOT)是自舉電路的端子,用于控制用于高端開關(guān)的功率MOS Q1的柵極。由于功率MOS Q1的源極處的電位是一個高于參考電位GND(浮動)的值,所以相對于這樣一個電壓從端子ET6供給電壓。符號UVL指示保護(hù)電路,它具有以下功能,當(dāng)端子ET5和ET6之間的電壓達(dá)不到某一預(yù)定參考電壓時,該保護(hù)電路確定它為異?;蝈e誤狀態(tài),并且自動地停止非絕緣DC-DC轉(zhuǎn)換器1的輸出的產(chǎn)生。符號GH指示用于高端開關(guān)的功率MOSQ1的柵極。圖6所示的半導(dǎo)體襯底SUB對應(yīng)于半導(dǎo)體芯片5c的襯底部分,并且該襯底SUB由例如p型硅(Si)單晶形成。符號NISO指示n型半導(dǎo)體區(qū)域,符號PW指示p型半導(dǎo)體區(qū)域(p阱),符號CHN指示其中形成p溝道功率MOS Q3的溝道的n型半導(dǎo)體區(qū)域,符號CHP指示其中形成n溝道功率MOS Q4的溝道的p型半導(dǎo)體區(qū)域,符號PR1指示用于p溝道功率MOS Q3的源極/漏極的p+型半導(dǎo)體區(qū)域,以及符號NR1指示用于n溝道功率MOS Q4的源極/漏極的n+型半導(dǎo)體區(qū)域。
在這樣一種配置中,在功率MOS Q1和Q2二者的無電流時間,負(fù)載電流通過肖特基勢壘二極管D1供給。但是,當(dāng)對于重負(fù)載時,流過肖特基勢壘二極管D1的負(fù)載電流由于如上所述的布線電感Lk和La而降低,并且負(fù)載電流也流到用于低端開關(guān)的功率MOS Q2的寄生二極管(體二極管)Dp中,非絕緣DC-DC轉(zhuǎn)換器1的輸出側(cè)上的端子ET5(VSWH)的電位,由寄生二極管Dp的正向電壓Vf而降低到負(fù)電位,并且也使電連接到功率MOS Q1的驅(qū)動芯片(控制IC)的輸出變?yōu)樨?fù)電位,從而寄生npn雙極晶體管Qp在半導(dǎo)體芯片5c之內(nèi)導(dǎo)通,由此引起了驅(qū)動芯片的電流消耗增加的問題。此外,問題起因于,當(dāng)來自端子ET6的電荷的脫出(pulling-out)量增加并且端子ET5和ET6之間的電位變得低于預(yù)定電位值時,保護(hù)電路UVL自動地操作,所以故障發(fā)生,功率MOS Q1的操作停止。
第三個問題在于,由于肖特基勢壘二極管D1形成為單獨(dú)的管殼,所以系統(tǒng)尺寸增加。問題起因于,特別是當(dāng)多個非絕緣DC-DC轉(zhuǎn)換器電連接到一個負(fù)載電路4以構(gòu)成整個系統(tǒng)時,會削弱對整個系統(tǒng)尺寸的縮小,其中肖特基勢壘二極管D1在單獨(dú)的管殼中連接到各單個的非絕緣DC-DC轉(zhuǎn)換器。
第四個問題在于,由于用于高端開關(guān)的功率MOS Q1、用于低端開關(guān)的功率MOS Q2、驅(qū)動電路3a和3b以及肖特基勢壘二極管D1容納在分立管殼6a至6d中,所以在相應(yīng)半導(dǎo)體芯片5a至5d(管殼6a至6d)之中延伸的布線通道變長,并且寄生在它們的布線部分上的電感增加,使得非絕緣DC-DC轉(zhuǎn)換器50A的電壓轉(zhuǎn)換效率降低。圖7是表示寄生在非絕緣DC-DC轉(zhuǎn)換器50A上的電感分量的等效電路。符號LdH、LgH、LsH、LdL、LgL和LsL指示寄生在功率MOS Q1和Q2的管殼和印刷布線板的布線等上的電感。符號VgH指示用于導(dǎo)通功率MOS Q1的柵極電壓,以及符號VgL指示用于導(dǎo)通功率MOS Q2的柵極電壓。由于寄生在用于高端開關(guān)的功率MOS Q1的源極側(cè)上的電感LsH、寄生在其柵極側(cè)上的電感LgH以及寄生在用于低端開關(guān)的功率MOS Q2的源極側(cè)上的電感LsL的影響,非絕緣DC-DC轉(zhuǎn)換器50A的電壓轉(zhuǎn)換效率降低。特別是當(dāng)寄生電感LsH增加時,用于高端開關(guān)的功率MOS Q1的導(dǎo)通損耗和截止損耗(特別是導(dǎo)通損耗)變得非常大,使得非絕緣DC-DC轉(zhuǎn)換器50A的電壓轉(zhuǎn)換效率大大地降低。由于導(dǎo)通損耗和截止損耗與頻率和輸出電流成比例,所以隨著如上所述非絕緣DC-DC轉(zhuǎn)換器50A的電流增加以及它的頻率增加的繼續(xù),損耗分量變大。
接著將描述當(dāng)寄生電感LsH增加時,導(dǎo)通和截止變慢使得導(dǎo)通損耗和截止損耗增加的緣由。圖8是用來描述非絕緣DC-DC轉(zhuǎn)換器50A的電路操作的示圖,以及圖9是用來描述圖8所示電路操作時的器件部分的示圖。
當(dāng)用于高端開關(guān)的功率MOS Q1的柵極電壓超過閾值電壓并且電流(第一電流)I1開始從功率MOS Q1的漏極區(qū)域DR1流向其源極區(qū)域SR1時,由于寄生電感LsH而產(chǎn)生反電動勢(LsH×di/dt),并且從而用于高端開關(guān)的功率MOS Q1的源極電位與輸出節(jié)點(diǎn)N1相比變高。由于功率MOS Q1的柵極電壓是以輸出節(jié)點(diǎn)N1作為參考從驅(qū)動電路3a供給,所以施加在柵極電極G1和源極區(qū)域SR1之間的電壓變得低于柵極電壓VgH,該柵極電極G1連接到用于高端開關(guān)的功率MOS Q1的柵極。因此,產(chǎn)生電流I1的損耗,因?yàn)橛糜诟叨碎_關(guān)的功率MOS Q1的溝道電阻R1沒有足夠降低。也就是說,導(dǎo)通時間變長。如上所述,由于功率和頻率的增加引起導(dǎo)通損耗和截止損耗,其原因在于,由于功率和頻率的增加引起反電動勢(LsH×di/dt)增加。
由于用于高端開關(guān)的功率MOS Q1具有用于將能量存儲到線圈L1中的開關(guān)功能,該線圈L1向非絕緣DC-DC轉(zhuǎn)換器50A的輸出(負(fù)載電路4的輸入)供給功率,所以在頻率增加時要求開關(guān)操作加速。但是,由于寄生電感LgH出現(xiàn)在驅(qū)動電路3a和功率MOS Q1之間,所以開關(guān)操作變慢。也就是說,開關(guān)損耗產(chǎn)生并且電壓轉(zhuǎn)換效率降低。
另一方面,用于低端開關(guān)的功率MOS Q2采取與功率MOS Q1相比難以引起上述開關(guān)損耗的配置。也就是說,當(dāng)用于高端開關(guān)的功率MOS Q1截止時,電流(第二電流)I21通過與用于低端開關(guān)的功率MOS Q2并聯(lián)連接的肖特基勢壘二極管D1流入輸出側(cè)。此外,電流(第二電流)I22通過寄生二極管Dp從參考電位GND流到功率MOS Q2的漏極區(qū)域DR2。當(dāng)柵極電壓VgL施加到它的對應(yīng)柵極電極G2,該電極G2連接到用于低端開關(guān)的功率MOS Q2的柵極,在這個狀態(tài)下導(dǎo)通功率MOS Q2時,電流(第三電流)I23通過其溝道區(qū)域從功率MOS Q2的源極區(qū)域SR2流到漏極區(qū)域DR2。但是,由于電流I21和I22在電流I23流動之前已經(jīng)流動并且在電流I23流動的時候每單位時間電流的變化量小,所以由于寄生電感LsL而產(chǎn)生的反電動勢可忽略地小,從而沒有導(dǎo)致實(shí)質(zhì)上的損耗。但是,當(dāng)如上所述寄生在肖特基勢壘二極管D1的陽極和陰極側(cè)上的電感La和Lk大時,在肖特基勢壘二極管D1側(cè)上流動的電流I21變小,并且因此通過連接正向電壓小于寄生二極管Dp的正向電壓的肖特基勢壘二極管D1不能得到足夠的效果。順便提及,同時寄生二極管Dp以類似方式也存在于用于高端開關(guān)的功率MOS Q1中,形成用于高端開關(guān)的功率MOS Q1上的寄生二極管Dp,使得其陽極在功率MOS Q1的源極區(qū)域SR1側(cè)上,其陰極在漏極區(qū)域DR1上。從而,相對于與電流(第一電流)I1相同的方向,該電流I1從功率MOS Q1的漏極區(qū)域DR1流到其源極區(qū)域SR1,寄生二極管Dp沒有在正方向上連接。因此,在施加?xùn)艠O電壓VgH以導(dǎo)通功率MOS Q1之前沒有電流流過功率MOS Q1,每單位時間電流的變化量沒有降低,從而導(dǎo)致出現(xiàn)開關(guān)損耗。
功率MOS Q2是用于非絕緣DC-DC轉(zhuǎn)換器50A的整流晶體管,并且在它的電阻保持為低的情況下具有與從控制電路2發(fā)送的頻率同步地執(zhí)行整流的功能。因此,由于如上所述功率MOS Q2的導(dǎo)通時間比功率MOS Q1的導(dǎo)通時間長,所以由它的導(dǎo)通電阻引起的損耗,而不是開關(guān)損耗,變得顯著,并且有必要降低該導(dǎo)通電阻。但是,由于由寄生電感LsL引起的布線電阻(布線阻抗)存在于功率MOS Q2和供有參考電位GND的端子(第二電源端子)ET4之間,導(dǎo)通電阻增加并且電流轉(zhuǎn)換效率降低。
從而,本第一實(shí)施例以如圖10中作為例子說明的這樣一種方式構(gòu)成用于高端開關(guān)的功率MOS Q1、用于低端開關(guān)的功率MOS Q2、驅(qū)動電路3a和3b以及肖特基勢壘二極管D1構(gòu)成非絕緣DC-DC轉(zhuǎn)換器1,它們分別形成在分立的半導(dǎo)體芯片5a至5d(第一至第四半導(dǎo)體芯片)中,并且該多個半導(dǎo)體芯片5a至5d容納在同一管殼6中。首先,用于低端開關(guān)的功率MOS Q2和肖特基勢壘二極管D1容納在同一管殼6中。其次,與它們分別容納在分立管殼中的這樣一種結(jié)構(gòu)相比,在功率MOS Q2和肖特基勢壘二極管D1之間延伸的布線能夠被縮短。因此,有可能降低寄生在布線上的電感La和Lk。從而,由于能充分地發(fā)揮肖特基勢壘二極管D1的作用,所以能降低二極管傳導(dǎo)損耗、以及由于使反向恢復(fù)時間(trr)加快而引起的二極管恢復(fù)損耗,并且能提高非絕緣DC-DC轉(zhuǎn)換器1的電壓轉(zhuǎn)換效率。由于能充分地發(fā)揮肖特基勢壘二極管D1的作用,所以有可能抑制或防止形成有驅(qū)動電路3a和3b的半導(dǎo)體芯片5c之內(nèi)的寄生npn型雙極晶體管Qp的導(dǎo)通,并且有可能抑制或防止位于半導(dǎo)體芯片5a之內(nèi)的電路的電流消耗增加。還有可能抑制從端子ET6的電荷的脫出,禁止或防止端子ET5和ET6二者之間的電位變得低于指定的電位值,并且抑制或防止由于保護(hù)電路UVL的操作引起功率MOS Q1的停止操作(故障)。因此,能提高非絕緣DC-DC轉(zhuǎn)換器1操作的可靠性。而且,由于肖特基勢壘二極管D1被容納在同一管殼6中,所以能使系統(tǒng)小尺寸化。
將半導(dǎo)體芯片5a至5d容納在同一管殼6中,使得有可能縮短用于相應(yīng)半導(dǎo)體芯片5a至5d的布線通道。從而有可能降低寄生在它們布線上的電感LdH、LgH,LsH,LdL,LgL and LsL。因此,能提高非絕緣DC-DC轉(zhuǎn)換器1的電壓轉(zhuǎn)換效率。而且能使非絕緣DC-DC轉(zhuǎn)換器1小型化。
當(dāng)現(xiàn)在只把注意力放在尺寸減小和電感的減小上時,還可以考慮優(yōu)選將用于低端開關(guān)的功率MOS Q2和肖特基勢壘二極管D1形成在同一半導(dǎo)體芯片上。但是,在這種情況下不可能使它們的器件特性充分地顯示出來。特別地,因?yàn)樵谛ぬ鼗鶆輭径O管D1側(cè)上,要求外延層的厚度到一定程度以保證一個耐壓,所以在將MOS Q2設(shè)置在形成有肖特基勢壘二極管D1的半導(dǎo)體芯片中的情況下,用于低端開關(guān)的功率MOS Q2的性能退化。此外,問題還起因于制造過程變得復(fù)雜、花費(fèi)制造各半導(dǎo)體芯片的時間以及其成本增加。從這種觀點(diǎn)出發(fā),在本實(shí)施例中,將用于低端開關(guān)的功率MOS Q2和肖特基勢壘二極管D1按部分分別形成在分立的半導(dǎo)體芯片5b和5d中。從而,與其中用于低端開關(guān)的功率MOS Q2和肖特基勢壘二極管D1形成在同一半導(dǎo)體芯片中的情況相比,它們的器件特性能充分地顯示出來。因此,有可能提高非絕緣DC-DC轉(zhuǎn)換器1的工作特性。由于能使非絕緣DC-DC轉(zhuǎn)換器1的制造工序便利,所以能縮短制造非絕緣DC-DC轉(zhuǎn)換器1所需求的時間,并能降低它的成本。
如果以類似的方式只將注意力放在尺寸減小和電感的減小上,那么考慮優(yōu)選將用于高端開關(guān)的功率MOS Q1和用于低端開關(guān)的功率MOS Q2形成在同一半導(dǎo)體芯片上。但是,同樣也在這種情形下,其中相應(yīng)晶體管形成在同一半導(dǎo)體芯片中,它們的器件特性卻不能被充分地顯示出來。此外,問題還起因于制造過程變得復(fù)雜、花費(fèi)制造半導(dǎo)體芯片所需的時間以及它的成本增加。由于如上所述用于低端開關(guān)的功率MOS Q2的導(dǎo)通時間比用于高端開關(guān)的功率MOS Q1的導(dǎo)通時間長,所以用于低端開關(guān)的功率MOS Q2易于產(chǎn)生熱量。從而,還擔(dān)心當(dāng)兩個功率MOS Q1和Q2形成在同一半導(dǎo)體芯片中時,在用于低端開關(guān)的功率MOS Q2操作時產(chǎn)生的熱量通過半導(dǎo)體襯底對用于高端開關(guān)的功率MOS Q1施加影響。從這種觀點(diǎn)出發(fā),在本實(shí)施例中,將用于高端開關(guān)的功率MOS Q1、用于低端開關(guān)的功率MOS Q2以及驅(qū)動電路3a和3b按部分形成在它們對應(yīng)的分立半導(dǎo)體芯片5a至5c中。從而,與其中用于高端開關(guān)的功率MOS Q1、用于低端開關(guān)的功率MOS Q2以及驅(qū)動電路3a和3b形成在同一半導(dǎo)體芯片中的情形相比較,它們的器件特性能被充分地顯示出來。由于能使非絕緣DC-DC轉(zhuǎn)換器1的制造過程便利,所以能夠縮短制造非絕緣DC-DC轉(zhuǎn)換器1所需求的時間,并能降低它的成本。由于有可能防止用于高端開關(guān)的功率MOS Q1和驅(qū)動電路3a和3b受到在用于低端開關(guān)的功率MOSQ2操作時所產(chǎn)生熱量的不利影響,所以能提高非絕緣DC-DC轉(zhuǎn)換器1操作的穩(wěn)定性。
順便提及,由于驅(qū)動電路3a和3b彼此同步地交替操作,所以就整個電路操作的穩(wěn)定性而言,將它們形成在同一半導(dǎo)體芯片5c中。
與此同時,重要的是,如上所述將肖特基勢壘二極管D1容納在與功率MOS Q1和Q2以及驅(qū)動電路3a和3b相同的管殼6中,以便提高非絕緣DC-DC轉(zhuǎn)換器1的電壓轉(zhuǎn)換效率。但是,在肖特基勢壘二極管D1被僅僅容納在相同管殼6中的情況下,就電壓轉(zhuǎn)換效率的提高而言,不能得到足夠的效果。因此,將描述管殼6內(nèi)部的特定配置的例子,該配置對于提高非絕緣DC-DC轉(zhuǎn)換器1的電壓轉(zhuǎn)換效率是很重要的。
圖11是表示管殼6的主表面?zhèn)鹊恼麄€平面圖,圖12是圖11中所示管殼6的側(cè)視圖,圖13是表示圖11中所示管殼6的背表面?zhèn)鹊恼麄€平面圖,以及圖14是表示圖11中所示管殼6的外觀的透視圖。
本實(shí)施例的管殼6例如以QFN(無引線四方扁平封裝)配置的形式設(shè)置。但是,該管殼不限于QFN,而且能以各種方式變化。該管殼可以設(shè)置為像QFP(四方扁平封裝)或SOP(小外形封裝)等的扁平封裝配置。
構(gòu)成管殼6的樹脂模塑體MB具有以薄板形式制作的外觀。該樹脂模塑體MB例如由環(huán)氧樹脂形成。作為用于樹脂模塑體MB的材料,例如從諸如應(yīng)力降低等之類的原因出發(fā),可以使用苯酚固化劑、硅酮橡膠以及添加有填料的聯(lián)苯熱固性樹脂等。作為形成樹脂模塑體MB的方法,使用適于大量生產(chǎn)的傳遞模塑法。例如三個芯片焊盤7a1、7a2和7a3(第一至第三芯片安裝部分)的平面或扁平表面基本上是矩形的,它們的背表面從樹脂模塑體MB的背表面露出。多個引線(外部端子)7b的部分沿樹脂模塑體MB的外圍,從樹脂模塑體MB的四個側(cè)表面及其背表面的外圍露出。芯片焊盤7a1、7a2和7a3以及引線7b用例如像42合金等的金屬材料作為主要材料形成。芯片焊盤每一個的厚度例如約為200μm。作為用于芯片焊盤7a1、7a2和7a3以及引線7b的另一種材料,例如還可以使用銅(Cu)材料或從其表面順序鍍有鎳(Ni)、鈀(Pd)和金(Au)的材料。如后面將要描述的,半導(dǎo)體芯片5a和5b安裝在它們對應(yīng)的芯片焊盤7a1和7a2的主表面上方。此外,半導(dǎo)體芯片5c和5d安裝在它們對應(yīng)的芯片焊盤7a3上方。在芯片焊盤7a3的一個角處形成定位錐TR1(指示記號)。錐TR1例如在裝運(yùn)管殼6時用于面對面的調(diào)整,以及當(dāng)在管殼6上應(yīng)用商標(biāo)等時用于區(qū)分管殼6的主表面和背表面。錐TR1例如通過腐蝕形成。存在這樣一種擔(dān)心,由于芯片焊盤7a1和7a2分別對應(yīng)于供有來自第一和第二電源端子的電流I1和I2的部分,該焊盤7a1和7a2上安裝有形成有功率MOS Q1和Q2的半導(dǎo)體芯片5a和5b,當(dāng)錐TR1形成時,芯片焊盤7a1和7a2的外部尺寸變小,并且因此這就對電流特性施加了影響。另一方面,由于沒有動態(tài)電流流過芯片焊盤7a3并且電位固定,所以沒有必要太多地?fù)?dān)心或關(guān)心電流特性。因此,優(yōu)選定位錐TR1形成在芯片焊盤7a3的某處。
順便提及,芯片焊盤7a1、7a2和7a3的背表面(與其上方安裝半導(dǎo)體芯片5a、5b和5c的表面相對的表面)和引線7b的背表面(焊接到布線板的端子上的接合表面)都存在于管殼6的安裝表面(當(dāng)管殼6安裝在布線板上方時與布線板相對的表面)中。
下面,圖15是表示通過管殼6的內(nèi)部看到的管殼6的主表面?zhèn)鹊恼麄€平面圖,圖16是沿圖15的Y1-Y1線所取的橫截面圖,以及圖17是沿圖15的X1-X1所取的橫截面圖。順便提及,盡管圖15是平面圖,但給芯片焊盤7a1至7a3、引線7b以及布線部分7c畫上了陰影線,以使得容易看明白附圖。
在管殼6中封裝三個芯片焊盤7a1至7a3(第一至第三芯片安裝部分)、如后面將描述的分別安裝在芯片焊盤7a1至7a3上方的多個半導(dǎo)體芯片5a至5d、以及焊接線(以下簡稱“導(dǎo)線”)WA1至WA3和WB1至WB6,該焊接線用于將半導(dǎo)體芯片5a至5d的焊接焊盤(以下簡稱“焊盤”)BP1至BP11電連接到相應(yīng)部件或部分。
芯片焊盤7a1至7a3以其中它們彼此隔開預(yù)定間隔的狀態(tài),彼此鄰近地布置。當(dāng)半導(dǎo)體芯片5a至5c操作時產(chǎn)生的熱量,主要通過從半導(dǎo)體芯片5a至5c的背表面看到的芯片焊盤7a1至7a3,從芯片焊盤7a1至7a3的背表面?zhèn)容椛涞酵獠?。因此,分別形成芯片焊盤7a1至7a3大于半導(dǎo)體芯片5a至5c的面積。從而,能改善非絕緣DC-DC轉(zhuǎn)換器1的散熱并能提高它的操作穩(wěn)定性。芯片焊盤7a1至7a3以及引線7b的背表面?zhèn)壬贤鈬囊徊糠?,以使它們的厚度變薄這樣一種方式形成有半腐蝕區(qū)。這樣做提高了芯片焊盤7a1至7a3和引線7b與樹脂模塑體MB之間的粘附力,以便降低或防止芯片焊盤7a1至7a3的剝離及其變形和破壞。
形成有用于高端開關(guān)的功率MOS Q1的半導(dǎo)體芯片5a,以其中使它的主表面向上的狀態(tài),布置在圖15中所示的左上芯片焊盤7a1的上方。用于功率MOS Q1的源極電極的焊盤BP1和用于其柵極電極的焊盤BP2布置在半導(dǎo)體芯片5a的主表面上方。焊盤BP1通過多個導(dǎo)線WA1電連接到芯片焊盤7a2,并且通過多個導(dǎo)線WB1電連接到用于半導(dǎo)體芯片5c的驅(qū)動電路3a的源極電極的焊盤BP3。用于柵極電極的焊盤BP2通過多個導(dǎo)線WB2電連接到用于半導(dǎo)體芯片5c的驅(qū)動電路3a的輸出(漏極)電極的焊盤BP4。此外,半導(dǎo)體芯片5a的背表面形成為連接到功率MOS Q1的漏極的漏極電極,并且該芯片5a的背表面通過芯片焊盤7a1電連接到多個引線7b1(7b),該多個引線7b1(7b)與芯片焊盤7a1的外圍集成。引線7b1電連接到端子ET1。順便提及,導(dǎo)線WA1以這樣一種的方式布置成Z字形,使得在第一方向X上鄰近的導(dǎo)線WA1交替地連接到上和下焊盤BP1。
形成有用于高端開關(guān)的功率MOS Q1的半導(dǎo)體芯片5a是以矩形的形式制作的,其中其在圖15的第一方向X上的長度長于在與方向X垂直的第二方向Y上的長度。布置半導(dǎo)體芯片5a從芯片焊盤7a1的中心的位置偏離,使得靠近芯片焊盤7a2。也就是說,半導(dǎo)體芯片5a布置成靠近芯片焊盤7a1的一側(cè),該側(cè)鄰近芯片焊盤7a2的一側(cè)。以此方式布置半導(dǎo)體芯片5a以便靠近芯片焊盤7a2,使得有可能縮短導(dǎo)線WA1的長度,該導(dǎo)線WA1用于電連接用于功率MOS Q1的源極電極的焊盤BP1和芯片焊盤7a2。因此,有可能降低在功率MOS Q1的源極和功率MOS Q2的漏極之間產(chǎn)生的寄生電感LsH。半導(dǎo)體芯片5a以這樣一種方式布置,使得它的長側(cè)沿芯片焊盤7a2鄰近其的長側(cè)延伸。從而,由于能保證其中用于半導(dǎo)體芯片5a的源極電極的焊盤BP1和芯片焊盤7a2彼此相對的長度,所以通過以多個形式放置導(dǎo)線WA1能降低在功率MOS Q1的源極和功率MOS Q2的漏極之間形成的電感LsH。因?yàn)橛捎诎雽?dǎo)體芯片5a以矩形形式形成,能縮短在圖15的第二方向Y上延伸、由多晶硅形成的柵極布線圖形的長度,所以能降低功率MOS Q1的柵極電阻。此外,半導(dǎo)體芯片5a以這樣一種方式布置,使得半導(dǎo)體芯片5a和5c之間的距離變得短于半導(dǎo)體芯片5a和5b之間的距離,并且具體地說,是用于半導(dǎo)體芯片5a的柵極電極的焊盤BP2和用于半導(dǎo)體芯片5c的輸出電極的各焊盤BP4之間的距離減小。這種構(gòu)造考慮到在用于高端開關(guān)的功率MOS Q1中,其柵極電感的增加給開關(guān)損耗的增加極大地施加了影響。通過將半導(dǎo)體芯片5a放置成靠近半導(dǎo)體芯片5c,能夠縮短各導(dǎo)線WB2的長度,該各導(dǎo)線WB2用于電連接用于功率MOS Q1的柵極電極的焊盤BP2和其對應(yīng)的用于驅(qū)動電路3a的輸出電極的焊盤BP4。因此,有可能降低寄生在功率MOS Q1的柵極上的電感LgH,并且降低功率MOS Q1的開關(guān)損耗。由于半導(dǎo)體芯片5a的以上放置,能降低功率MOS Q1的開關(guān)損耗,并且能提高非絕緣DC-DC轉(zhuǎn)換器1的電壓轉(zhuǎn)換效率。
兩種類型的導(dǎo)線WA1和WB1電連接到用于半導(dǎo)體芯片5a的源極電極的焊盤BP1。也就是說,電連接到用于半導(dǎo)體芯片5a的源極電極的焊盤BP1的導(dǎo)線,分成連接到芯片焊盤7a2的導(dǎo)線WA1和連接到驅(qū)動電路3a的源極的導(dǎo)線WB1。從而,由于能分散用于電流I1和流向驅(qū)動電路3a的電流的通路,所以能降低在相應(yīng)導(dǎo)線WA1和WB1中出現(xiàn)的電流負(fù)載,該電流I1從功率MOS Q1的源極通過芯片焊盤7a2流到輸出端子。因此,由于能降低在功率MOS Q1和驅(qū)動電路3a之間產(chǎn)生的寄生電感,所以能進(jìn)一步地改善開關(guān)損耗。
盡管導(dǎo)線WA1、WB1和WB2例如由金(Au)形成,但導(dǎo)線WA1使用比導(dǎo)線WB1和WB2粗的導(dǎo)線。因而,由于能降低在功率MOS Q1的源極側(cè)上的布線電感,所以能降低非絕緣DC-DC轉(zhuǎn)換器1的開關(guān)損耗,并且能提高它的電壓轉(zhuǎn)換效率。
形成有用于低端開關(guān)的功率MOS Q2的半導(dǎo)體芯片5b和形成有肖特基勢壘二極管D1的半導(dǎo)體芯片5d,以其中它們的主表面朝上的狀態(tài),布置在面積最大的、圖15的下端芯片焊盤7a2的上方。用于功率MOS Q2的源極電極的焊盤BP5a和BP5b以及用于其柵極電極的焊盤BP6,布置在半導(dǎo)體芯片5b的主表面上方。用于源極電極的焊盤BP5a通過多個導(dǎo)線WA2電連接到引線7b2(7b),并且焊盤BP5b通過多個導(dǎo)線WB3電連接到焊盤BP7,該焊盤BP7用于半導(dǎo)體芯片5c的驅(qū)動電路3b的源極電極。用于柵極電極的焊盤BP6通過多個導(dǎo)線WB4電連接到焊盤BP8,該焊盤BP8用于半導(dǎo)體芯片5c的驅(qū)動電路3b的輸出(漏極)。此外,半導(dǎo)體芯片5b的背表面用作功率MOS Q2的漏極電極,并通過芯片焊盤7a2電連接到多個引線7b3(7b),該多個引線7b3(7b)與芯片焊盤7a2的外圍集成。引線7b3電連接到用于輸出的端子ET5。另一方面,用于肖特基勢壘二極管D1的陽極電極的焊盤(對應(yīng)于其中連接導(dǎo)線的區(qū)域)BP9布置在半導(dǎo)體芯片5d的主表面上方。用于陽極電極的焊盤BP9通過多個導(dǎo)線WA3電連接到用于半導(dǎo)體芯片5b的源極電極的焊盤BP5a。半導(dǎo)體芯片5d的背表面用作肖特基勢壘二極管D1的陰極電極,且通過芯片焊盤7a2電連接到引線7b3。
形成有用于低端開關(guān)的功率MOS Q2的半導(dǎo)體芯片5b以矩形的形式制作,其中其在圖15的第一方向X上的長度長于在第二方向Y上的長度。在沿半導(dǎo)體芯片5a布置半導(dǎo)體芯片5b時,半導(dǎo)體芯片5b與半導(dǎo)體芯片5a隔開,并且利用從芯片焊盤7a2的中心移動芯片5b使得靠近引線7b2來布置芯片5b。也就是說,半導(dǎo)體芯片5b布置成靠近芯片焊盤7a2的角(圖15的左角),該角接近于引線7b2,該引線7b2連接有供有參考電位GND的端子ET4。半導(dǎo)體芯片5b在第二方向Y上的長度,基本上等于多個引線7b2連接到的框部分在第二方向Y上的長度。此外,半導(dǎo)體芯片5b在第一方向X上的長度,基本上等于多個引線7b2連接到的框部分在第一方向X上的長度。利用這樣一種配置,能縮短用于電連接用于功率MOS Q2的源極電極的焊盤BP5a和引線7b2的導(dǎo)線WA2的長度。半導(dǎo)體芯片5b的兩個長邊和短邊彼此相交,并沿多個引線7b2的布局配置(扁平L形)來布置。特別地,制作用于功率MOS Q2的源極電極的焊盤BP5a,使得它沿多個引線7b2的布局配置延伸。從而,由于能保證其中焊盤BP5a和一組多個引線7b2相對的長度較長,所以能以多個形式布置導(dǎo)線WA2。此外,多個引線7b沿芯片焊盤7a2彼此相交的兩邊布置,并連接到沿該兩邊延伸的扁平L形的布線部分7c。由于通過以此方式將多個引線7b共同地連接到布線部分7c,而不是分開多個引線7b,其容量增加,所以能降低各布線電阻,并且能提高參考電位GND。這樣一種配置考慮到在用于低端開關(guān)的功率MOS Q2的源極側(cè)上導(dǎo)通電阻的增加對開關(guān)損耗的增加施加影響。由于利用以上配置能降低在功率MOS Q2的源極側(cè)上的導(dǎo)通電阻,所以能降低功率MOS Q2的傳導(dǎo)損耗。由于能降低在各導(dǎo)線WA2中出現(xiàn)的寄生阻抗的變化,所以也能降低流過導(dǎo)線WA2的電流大小的變化。由于這些,所以能提高非絕緣DC-DC轉(zhuǎn)換器1的電壓轉(zhuǎn)換效率。此外,能提高參考電位GND且能改善非絕緣DC-DC轉(zhuǎn)換器1的操作穩(wěn)定性。
由于如上所述在用于低端開關(guān)的功率MOS Q2操作時在功率MOSQ2中產(chǎn)生的熱量是最高的,所以功率MOS Q2安裝在面積最大的芯片焊盤7a2的上方。從而,由于能改善在功率MOS Q2處產(chǎn)生的熱的輻射,所以能提高非絕緣DC-DC轉(zhuǎn)換器1的操作穩(wěn)定性。
形成有肖特基勢壘二極管D1的半導(dǎo)體芯片5d,安裝在芯片焊盤7a2的上方,該芯片焊盤7a2上安裝有芯片尺寸最大的半導(dǎo)體芯片5b。這是由于下列原因。首先,肖特基勢壘二極管D1安裝在面積大的芯片焊盤7a2上。其次,肖特基勢壘二極管D1的陰極電極,通過芯片焊盤7a2電連接到它對應(yīng)的輸出布線和功率MOS Q1的漏極電極。因此,有可能極大地降低寄生在該陰極上的電感Lk。由于形成有肖特基勢壘二極管D1的半導(dǎo)體芯片5d能布置在形成有功率MOS Q2的半導(dǎo)體芯片5b附近,所以能縮短用于電連接用于肖特基勢壘二極管D1的陽極電極的焊盤BP9和用于功率MOS Q2的源極電極的焊盤BP5a的導(dǎo)線WA3的長度,并且因此能降低寄生在陽極上的電感La。制作用于肖特基勢壘二極管D1的陽極電極的焊盤BP9,使得它沿用于功率MOS Q2的源極電極的焊盤BP5a延伸。從而,由于能保證其中焊盤BP9和焊盤BP5a相對的長度較長,所以能以多個形式布置導(dǎo)線WA3。此外,由于半導(dǎo)體芯片5d沿半導(dǎo)體芯片5b的短邊布置,所以即使半導(dǎo)體芯片5d放置在其中布置有半導(dǎo)體芯片5b的芯片焊盤7a2中,導(dǎo)線WA2數(shù)目也不降低,該導(dǎo)線WA2用于電連接焊盤BP5a和引線7b2,該焊盤BP5a用于半導(dǎo)體芯片5b的用于低端開關(guān)的功率MOSQ2的源極電極。因此,功率MOS Q2的導(dǎo)通電阻不降低。因?yàn)槿缟纤鲇捎谶@樣一種配置而能降低電感La和Lk,所以如上所述肖特基勢壘二極管D1的作用能充分顯示出來。此外,能降低二極管傳導(dǎo)損耗和由于使反向恢復(fù)時間(trr)加快引起的二極管恢復(fù)損耗,并且能提高非絕緣DC-DC轉(zhuǎn)換器1的電壓轉(zhuǎn)換效率。由于能降低電感La和Lk,所以能降低噪聲。
通過導(dǎo)線WA3電連接用于半導(dǎo)體芯片5d的陽極電極的焊盤BP9和半導(dǎo)體芯片5b的焊盤BP5a。因此,在熱產(chǎn)生量高的功率MOS Q2處產(chǎn)生的熱量能分散到其中不這樣產(chǎn)生熱量的肖特基勢壘二極管D1中。從而,能提高非絕緣DC-DC轉(zhuǎn)換器1的電壓轉(zhuǎn)換效率和操作穩(wěn)定性。
此外,以這樣一種方式形成用于半導(dǎo)體芯片5d的陽極電極的焊盤BP9,使得其面積變得小于半導(dǎo)體芯片5d的主表面中圍繞焊盤BP9覆蓋有絕緣膜的區(qū)域面積。也就是說,將焊盤BP9的面積配置成連接導(dǎo)線WA3所必需的最小區(qū)域,該焊盤BP9由對樹脂模塑體MB粘附力低的金屬形成。因此,能提高對樹脂模塑體MB的粘附力。
盡管導(dǎo)線WA2、WA3、WB3和WB4都由例如金(Au)形成,但導(dǎo)線WA2和WA3使用比WB3和WB4粗的導(dǎo)線。從而,由于使用粗導(dǎo)線WA2作為電連接到功率MOS Q2的源極的導(dǎo)線,所以能降低功率MOS Q2的源極側(cè)上的布線電感。因此,有可能降低功率MOS Q2的導(dǎo)通電阻,并且提高電壓轉(zhuǎn)換效率。由于使用粗導(dǎo)線WA3作為電連接到肖特基勢壘二極管D1的陽極的導(dǎo)線,因此能降低肖特基勢壘二極管D1的陽極側(cè)上的布線電阻,所以能降低非絕緣DC-DC轉(zhuǎn)換器1的損耗并因此能提高它的電壓轉(zhuǎn)換效率。
形成有驅(qū)動電路3a和3b的半導(dǎo)體芯片5c,以其中使它的主表面朝上的狀態(tài),布置在面積最小的、圖15右上的芯片焊盤7a3上方。除焊盤BP3、BP4、BP7和BP8之外,用于驅(qū)動電路3a和3b的相應(yīng)信號輸入(柵極)電極的焊盤BP10和用于它們的源極電極的焊盤BP11也布置在半導(dǎo)體芯片5c的主表面上方。用于柵極電極的焊盤BP10通過多個導(dǎo)線WB5電連接到它們對應(yīng)的引線7b4(7b)。用于源極電極的焊盤BP11經(jīng)由多個導(dǎo)線WB6電連接到它們對應(yīng)的引線7b5(7b),該引線7b5(7b)與芯片焊盤7a3集成。
形成有驅(qū)動電路3a和3b的半導(dǎo)體芯片5c也以平面矩形的形式來制作。連接到功率MOS Q1和Q2的焊盤BP3、BP4、BP7和BP8,沿位于鄰近相應(yīng)半導(dǎo)體芯片5a和5b的邊上的兩邊,布置在半導(dǎo)體芯片5c的主表面上方。從而,由于能進(jìn)一步縮短導(dǎo)線WB1、WB2、WB3和WB4的長度,所以能進(jìn)一步降低布線通路中產(chǎn)生的寄生電感LgH、LsH、LgL和LsL。由于希望降低開關(guān)損耗,而不是半導(dǎo)體芯片5a中的導(dǎo)通電阻,所以除了如上所述的特點(diǎn),以這樣一種方式布置半導(dǎo)體芯片,使得半導(dǎo)體芯片5c和5a之間的距離變短或減小為半導(dǎo)體芯片5c和5b之間的距離,同樣對于導(dǎo)線WB1、WB2、WB3和WB4,形成分別電連接到功率MOS Q1的源極和柵極的導(dǎo)線WB1和WB2,短于分別電連接到功率MOS Q2的源極和柵極的導(dǎo)線WB3和WB4。
就其特性中的不同而言,半導(dǎo)體芯片5a至5c的外部尺寸(面積)不同。形成半導(dǎo)體芯片5a的外部尺寸大于半導(dǎo)體芯片5c的外部尺寸。形成半導(dǎo)體芯片5b的外部尺寸大于半導(dǎo)體芯片5a的外部尺寸。由于具有驅(qū)動電路3a和3b的半導(dǎo)體芯片5c是一個用來控制功率MOS Q1和Q2的柵極的控制電路,所以考慮到整個管殼的尺寸,希望降低器件的外部尺寸至盡可能地小。另一方面,希望設(shè)置各晶體管中產(chǎn)生的導(dǎo)通電阻盡可能地低,因?yàn)殡娏鱅1和I2流過功率MOS Q1和Q2。降低導(dǎo)通電阻,能通過擴(kuò)展每單位單元面積的溝道寬度來實(shí)現(xiàn)。因此,形成半導(dǎo)體芯片5a和5b的外部尺寸大于半導(dǎo)體芯片5c的外部尺寸。此外,因?yàn)槿鐖D3所示用于低端開關(guān)的功率MOS Q2的導(dǎo)通時間比用于高端開關(guān)的功率MOS Q1的導(dǎo)通時間長,所以與功率MOS Q1的導(dǎo)通電阻相比,有必要進(jìn)一步降低功率MOS Q2的導(dǎo)通電阻。因此,形成半導(dǎo)體芯片5b的外部尺寸大于半導(dǎo)體芯片5a的外部尺寸。
順便提及,在通過例如超聲波熱壓焊接法連接導(dǎo)線WA1至WA3和WB1至WB6的同時,擔(dān)心在超聲波能量不能良好地傳遞到芯片焊盤7a1至7a3和引線7b的布線焊接部分的情況下,出現(xiàn)焊接失敗。因此,避開半腐蝕區(qū),對它們進(jìn)行引線焊接。從而,有可能降低或防止焊接失敗。
使用細(xì)導(dǎo)線作為連接到半導(dǎo)體芯片5c的導(dǎo)線WB1至WB6,因?yàn)楫?dāng)為此使用粗導(dǎo)線時,不可避免地必須使焊盤BP3、BP4、BP7 BP8、BP10和BP11等大,使得各芯片的尺寸增加并且它的成本變高。
接著,圖18是半導(dǎo)體芯片5a的放大平面圖,圖19是沿圖18的X2-X2線所取的橫截面圖,圖20是半導(dǎo)體芯片5a的局部橫截面圖,以及圖21是沿圖18的Y2-Y2線所取的橫截面圖。
半導(dǎo)體芯片5a包括半導(dǎo)體襯底9、形成在半導(dǎo)體襯底9的主表面(焊盤BP1和BP2的形成表面?zhèn)?中的多個晶體管器件、其中以多個級在半導(dǎo)體襯底9的主表面上方分別疊置絕緣膜10和布線層11a及11b的多層布線層、形成為覆蓋布線層11的表面保護(hù)膜(最終保護(hù)膜)12、等等。半導(dǎo)體襯底9例如由n+型硅(Si)單晶形成。絕緣膜10例如由氧化硅(SiO2)膜構(gòu)成。各布線層11a和11b例如由類似鋁(Al)的金屬材料形成,并且這里對應(yīng)于頂布線層。表面保護(hù)膜12通過在氧化硅膜、氮化硅(Si3N4)膜或它們的層疊膜上方層疊類似聚酰亞胺膜(PiQ)的有機(jī)膜而形成。
半導(dǎo)體芯片5a具有主表面(電路形成表面)5ax和背表面(背電極形成表面)5ay,兩個表面位于彼此相對的側(cè)上。集成電路和焊盤BP1及BP2形成在半導(dǎo)體芯片5a的主表面5ax側(cè)上,并且電連接到漏極區(qū)域DR的漏極電極13形成在背表面5ay上方。集成電路主要包括晶體管器件和形成在半導(dǎo)體襯底9的主表面5ax中的布線層11a及11b。漏極電極13通過使諸如金(Au)之類的金屬蒸發(fā)而形成,并且如上所述連接到芯片焊盤7a2。在表面保護(hù)膜12中限定這樣一個開口,以便使布線層11a和11b的部分露出。從開口14露出的布線層11a和11b的該部分配置為用于功率MOS Q1的源極電極的焊盤BP1和用于它的柵極電極的焊盤BP2。
源極電極焊盤BP1在半導(dǎo)體芯片5a的寬度方向上形成兩個。相應(yīng)焊盤BP1以沿半導(dǎo)體芯片5a的縱向方向(第一方向X)延伸的狀態(tài)形成,使得彼此相對。柵極電極焊盤BP2布置在半導(dǎo)體芯片5a的一個短邊的附近。焊盤BP2的平面形狀例如是正方形,并且它的平面尺寸例如約為280μm×280μm。形成有焊盤BP2的布線層11b具有與其集成的布線部分11b1和11b2。布線部分11b1是沿半導(dǎo)體芯片5a的縱向方向延伸的圖形,并且布置在兩個焊盤BP1之間。一個布線部分11b2是沿半導(dǎo)體芯片5a的外圍延伸的圖形,并且布置成圍繞兩個焊盤BP1。布線部分11b1和11b2的寬度例如分別約為25μm。由于提供這樣一種配置,所以能將焊盤BP1布置成靠近芯片焊盤7a2,并且沿一對長邊延伸。從而,能縮短用于電連接焊盤BP1和芯片焊盤7a2的導(dǎo)線WA1的長度,并且能并排地布置更多的導(dǎo)線WA1。因此,有可能降低寄生電感LsH。形成半導(dǎo)體芯片5a的一端(與連接到焊盤BP2側(cè)相對的一端),使得在用于柵極電極的布線部分11b1處不連接到各導(dǎo)線11b2的部分。因此,不用其隔離能形成用于功率MOS Q1的源極區(qū)域SR1。也就是說,通過不用其隔離地形成源極區(qū)域SR1,能降低導(dǎo)通電阻。
外延層14ep例如由n型硅單晶形成,該外延層14ep形成在半導(dǎo)體襯底9的主表面上方。在該外延層14ep中形成n-型半導(dǎo)體區(qū)域15n1、設(shè)置在n-型半導(dǎo)體區(qū)域15n1上的p型半導(dǎo)體區(qū)域15p1、設(shè)置在p型半導(dǎo)體區(qū)域15p1上的n+型半導(dǎo)體區(qū)域15n2、以及從半導(dǎo)體襯底9的主表面延伸以便連接到p型半導(dǎo)體區(qū)域15p1的p+型半導(dǎo)體區(qū)域15p2。例如,在上述的半導(dǎo)體襯底9和外延層14ep中形成具有溝槽柵極結(jié)構(gòu)的n溝道垂直功率MOS Q1。
功率MOS Q1包括具有作為源極區(qū)域SR1功能的n+型半導(dǎo)體區(qū)域15n2、具有作為漏極區(qū)域DR1功能的n-型半導(dǎo)體區(qū)域15n1、具有作為溝道形成區(qū)域CH1功能的p型半導(dǎo)體區(qū)域15p1、形成在溝槽16內(nèi)壁表面上方的柵極絕緣膜17、以及埋入溝槽16的柵極電極G1,柵極絕緣膜17置于溝槽16和柵極電極G1之間,溝槽16在外延層14ep的厚度方向上挖出。柵極電極G1例如由低電阻多晶硅形成。利用這種溝槽柵極結(jié)構(gòu)的形成,能使功率MOS Q1的單位面積按比例縮小或小型化,并達(dá)到高集成化。
各單元的柵極電極G1通過與其集成的由多晶硅形成的柵極布線GL,被拉出到場絕緣膜FLD上,并且通過接觸孔18電連接到對應(yīng)的布線層11b。柵極電極G1和柵極布線GL的表面覆蓋有絕緣層(帽絕緣層)10,并與布線層11a隔離。每個布線層11a除了電連接到用于源極的n+型半導(dǎo)體區(qū)域15n2之外,還通過p+型半導(dǎo)體區(qū)域15p2電連接到它對應(yīng)的用于溝道形成的p型半導(dǎo)體區(qū)域15p1。功率MOS Q1操作時的電流I1在源極區(qū)域SR1和漏極區(qū)域DR1之間沿溝槽16的深度方向流動(在漂移層的厚度方向上流動),并沿柵極絕緣膜17的側(cè)表面流動。在這樣一種垂直功率MOS Q1中,它的每單位單元面積的柵極面積大,且柵極電極G1和漏極的漂移層的接合面積大,使得與水平場效應(yīng)晶體管相比,其柵極和漏極之間的寄生電容變大,該水平場效應(yīng)晶體管的溝道在與半導(dǎo)體襯底的主表面水平的方向上形成。另一方面,能提高每單位單元面積的溝道寬度并能降低導(dǎo)通電阻。順便提及,PWL指示p-型阱。
下面,由于形成有用于低端開關(guān)的功率MOS Q2的半導(dǎo)體芯片5b的器件配置基本上與半導(dǎo)體芯片5a相同,所以將其省略。但是,用于低端開關(guān)的功率MOS Q2的閾值電壓控制在比用于高端開關(guān)的功率MOS Q1的閾值電壓高的值處。這是一種用來抑制這樣一種現(xiàn)象(自導(dǎo)通)發(fā)生的配置,即當(dāng)開關(guān)從用于高端開關(guān)的功率MOS Q1改變?yōu)橛糜诘投碎_關(guān)的功率MOS Q2時,電流(穿越性電流)從端子ET1流到端子ET4。因?yàn)橛捎谏鲜雠渲媚芟拗苹蚯袛啻┰叫噪娏鞯耐罚阅芙够蚍乐棺詫?dǎo)通。
接著將說明形成有控制驅(qū)動電路3a和3b的半導(dǎo)體芯片5c。半導(dǎo)體芯片5c的電路配置和器件部分配置與圖5和圖6所示的那些相同。驅(qū)動3a的基本配置例子示于圖22中。順便提及,由于驅(qū)動電路3b的器件配置基本上與驅(qū)動電路3a基本相同,所以將說明驅(qū)動電路3a并因此省略對驅(qū)動電路3b的描述。
驅(qū)動電路3a具有形成在n型阱NWL1中的p溝道水平型(對應(yīng)于這樣一種類型其溝道在與半導(dǎo)體襯底SUB的主表面水平的方向上形成)的功率MOS Q3、和形成在p型阱PWL1中的n溝道水平型的功率MOS Q4。功率MOS Q3包括源極區(qū)域SR3、漏極區(qū)域DR3、柵極絕緣膜20p以及柵極電極G3。源極區(qū)域SR3和漏極區(qū)域DR3的每一個具有p-型半導(dǎo)體區(qū)域21a和p+型半導(dǎo)體區(qū)域21b。功率MOS Q4包括源極區(qū)域SR4、漏極區(qū)域DR4、柵極絕緣膜20n以及柵極電極G4。源極區(qū)域SR4和漏極區(qū)域DR4的每一個具有n-型半導(dǎo)體區(qū)域22a和n+型半導(dǎo)體區(qū)域22b。此外,漏極區(qū)域DR3和DR4連接到輸出端子ET7并通過輸出端子ET7電連接到用于高端開關(guān)的功率MOS Q1的柵極。源極區(qū)域SR4連接到端子ET8并通過端子ET8電連接到用于高端開關(guān)的功率MOS Q1的源極。
下面將說明形成有肖特基勢壘二極管D1的半導(dǎo)體芯片5d。圖23表示半導(dǎo)體芯片5d的局部橫截面圖。圖23的左側(cè)指示器件區(qū)域DR,以及其右側(cè)指示外圍區(qū)域PR。半導(dǎo)體襯底23例如由n+型硅單晶形成。由例如n型硅單晶形成的外延層24形成在半導(dǎo)體襯底23的主表面上方。此外,布線層25形成在外延層24的主表面上方以便與外延層24相接觸。布線層25具有一種結(jié)構(gòu),該結(jié)構(gòu)通過從下層順序疊置例如像鈦鎢(TiW)等阻擋金屬層25a以及例如像鋁(Al)等的金屬層25b而形成。肖特基勢壘二極管D1形成在其中阻擋金屬層25a和外延層24在器件區(qū)域DR中接觸的部分處。場絕緣膜FLD形成在器件區(qū)域DR外圍處的外圍區(qū)域PR中。p型阱PWL2形成在場絕緣膜FLD的器件區(qū)域DR側(cè)端部下方的層中。例如像PGS(磷硅玻璃)等的絕緣膜26沉積在場絕緣膜FLD的上方。布線層25由表面保護(hù)膜27覆蓋。表面保護(hù)膜27的結(jié)構(gòu)與表面保護(hù)膜12的相同。開口28形成在表面保護(hù)膜27的部分處,并因此露出布線層25的部分。布線層25的露出部分用作焊盤BP9。另一方面,陰極電極29形成在半導(dǎo)體襯底23的背表面上方,該陰極電極29置于與半導(dǎo)體襯底23的主表面相對的側(cè)上。陰極電極29通過借助于氣相沉積法等粘附例如金(Au)等而形成。
接著,圖24是表示管殼6封裝狀態(tài)的一個例子的平面圖,以及圖25是圖24中所示管殼6的側(cè)視圖。順便提及,圖24表示透視管殼6以理解布線板30的布線方式的示圖。
布線板30例如由印刷布線板形成。管殼6、31和32以及芯片部件33和34安裝在布線板30的主表面上方??刂齐娐?形成在管殼31中,以及負(fù)載電路4形成在管殼32中。線圈L1形成在芯片部件33中,且電容器C1形成在各芯片部件34中。管殼31的引線31a通過布線板30的布線30a電連接到它們對應(yīng)的管殼6的引線7b(7b4)。管殼6的引線7b1電連接到布線板30的布線30b。管殼6的輸出引線(輸出端子)7b3通過布線板30的布線(輸出布線)30c電連接到芯片部件33的線圈L1的一端。芯片部件33的線圈L1的另一端通過布線板30的布線(輸出布線)30d電連接到負(fù)載電路4。用于管殼6的參考電位GND的引線7b2,通過布線板30的布線30e電連接到多個芯片部件34的電容器C1的一端。芯片部件34的電容器C1的另一端通過布線板30的布線30d電連接到負(fù)載電路4。
接著,圖26表示包括根據(jù)第一實(shí)施例的管殼6的非絕緣DC-DC轉(zhuǎn)換器1電路系統(tǒng)配置的一個例子。在本電路系統(tǒng)中,多個管殼6與一個負(fù)載電路4并聯(lián)連接。輸入電源電位Vin、參考電位GND和控制電路2在多個管殼6之間共享。在這種類型的電路系統(tǒng)中,假設(shè)采用這樣一種配置(見圖4),即功率MOS Q1和Q2、驅(qū)動電路3a和3b以及肖特基勢壘二極管D1分別單獨(dú)地封裝,那么整個系統(tǒng)的小型化被削弱。另一方面,在本第一實(shí)施例中,由于功率MOS Q1和Q2、驅(qū)動電路3a和3b以及肖特基勢壘二極管D1容納在同一管殼6中,所以能使整個系統(tǒng)實(shí)現(xiàn)小尺寸化。
下面將利用組裝流程圖說明用于組裝根據(jù)第一實(shí)施例的管殼6的方法。
首先制備四種類型的半導(dǎo)體晶片和切割膠帶(步驟100a和100b)。將多個半導(dǎo)體芯片5a至5d分別形成在該四種類型的半導(dǎo)體晶片的主表面上方。隨后,將切割膠帶粘合到半導(dǎo)體晶片的背表面上,并且通過切割刀片將半導(dǎo)體芯片5a至5d分別從相應(yīng)半導(dǎo)體晶片切下(步驟101和102)。
接著,制備引線框和芯片粘合劑(步驟103a和103b)。圖28和29分別表示說明引線框7各單元區(qū)域的局部平面圖的一個例子。圖28表示引線框7的主表面,而圖29表示引線框7的背表面。引線框7包括兩個框體部分7f1,沿圖28的左右方向延伸;框體部分7f2,在與框體部分7f1正交的方向上延伸,以便充當(dāng)在兩個框體部分7f1之間的中間體;多個引線7b,從框體部分7f1和7f2的內(nèi)周邊向單元區(qū)域的中心延伸;和三個芯片焊盤7a1至7a3以及L形布線部分7c,與多個引線7b集成并且由框體部分7f1和7f2通過引線7b支撐。半腐蝕區(qū)形成在引線7b和芯片焊盤7a1至7a3的、背表面?zhèn)壬系耐庵苓吷戏?,并且使半腐蝕區(qū)與其他部分相比要薄。順便提及,為了容易看明白圖29中的附圖,給半腐蝕區(qū)畫上了對角陰影線。作為芯片粘合劑,例如使用銀(Ag)漿。
隨后,通過置于其間的芯片粘合劑,將半導(dǎo)體芯片5a至5d安裝到引線框7相應(yīng)單元區(qū)域的芯片焊盤7a1至7a3的主表面上方。之后,實(shí)行退火或熱處理以固化芯片粘合劑。從而,如圖30的步驟S1所示,半導(dǎo)體芯片5a至5d被粘附到芯片焊盤7a1至7a3上(步驟104和105)。通過順次安裝小的半導(dǎo)體芯片5d、5c、5a和5b,還能實(shí)現(xiàn)生產(chǎn)率的提高。
接著,制備兩種類型的導(dǎo)線WA1至WA3以及WB1至WB6(步驟106a和106b)。在由例如金(Au)形成導(dǎo)線WA1至WA3和WB1至WB6的任一個時,導(dǎo)線WA1至WA3為例如50μm厚的粗導(dǎo)線,以及導(dǎo)線WB1至WB6為例如30μm厚的細(xì)導(dǎo)線。隨后,通過超聲波熱壓法焊接這兩種類型的導(dǎo)線WA1至WA3和導(dǎo)線WB1至WB6(步驟106)?,F(xiàn)在有一種擔(dān)心,即由于粗導(dǎo)線WA1至WA3的焊接處理需要的負(fù)荷大于在細(xì)導(dǎo)線WB1至WB6的焊接處理中需要的負(fù)荷,所以在首先焊接細(xì)導(dǎo)線WB1至WB6之后焊接粗導(dǎo)線WA1至WA3時,擔(dān)心細(xì)導(dǎo)線WB1至WB6由于粗導(dǎo)線焊接中大的負(fù)荷而被破壞或斷開。特別地,根據(jù)本發(fā)明人的論述,在芯片焊盤7a1至7a3處于絕緣的情況下容易發(fā)生導(dǎo)線破壞的故障。因此,在本實(shí)施例的導(dǎo)線焊接工序中,焊接粗導(dǎo)線WA1至WA3,并且之后焊接細(xì)導(dǎo)線WB1至WB6,如圖30的步驟S2和S3所指示的那樣。從而有可能限制或防止細(xì)導(dǎo)線WB1至WB6中的破壞和故障。
接著,制備密封或封裝樹脂和密封膠帶(步驟107a和107b)。隨后,通過傳遞模塑法執(zhí)行樹脂密封(模塑)工序步驟(步驟108)。傳遞模塑法是這樣一種方法,即利用設(shè)置有一個盒、一個流道、一個樹脂注入口和一個空腔等的成形模具(模塑模具),經(jīng)由流道和樹脂注入口將熱硬化樹脂從該盒注入到該空腔中,以由此形成樹脂模塑體MB。關(guān)于QFN型管殼6的制造,已經(jīng)采用有一種單個型傳遞模塑法和一種批量型傳遞模塑法,單個型傳遞模塑法利用具有多個產(chǎn)品形成區(qū)(器件形成區(qū)和產(chǎn)品獲得區(qū))的多空腔引線框,并且樹脂模塑或密封每個產(chǎn)品形成區(qū)中的安裝到產(chǎn)品形成區(qū)的半導(dǎo)體芯片,而批量型傳遞模塑法用于共同地樹脂模塑安裝到相應(yīng)產(chǎn)品形成區(qū)的半導(dǎo)體芯片。本實(shí)施例采用例如單個型傳遞模塑法。
例如,執(zhí)行樹脂密封工序如下。首先將密封膠帶置于樹脂模塑模具的模塑下模具上方。之后,將引線框7布置在密封膠帶上方,并且以這樣一種方式固定樹脂模塑模具,使得多個引線7b的一些和芯片焊盤7a1至7a3的背表面都粘附到密封膠帶上。在樹脂密封工序之前將密封膠帶粘合到引線框7的背表面上的原因如下一種產(chǎn)品具有這樣一種結(jié)構(gòu),如在本實(shí)施例中一樣,多個芯片焊盤7a1至7a3包含在一個管殼6中,在樹脂密封該產(chǎn)品的工序中,樹脂容易在Z部處泄漏,在該Z部,如圖28所示形成三個芯片焊盤7a1至7a3之間邊界的縫隙相交叉,并且樹脂(樹脂毛刺)通過該交叉點(diǎn)Z闖入或侵入到芯片焊盤7a1至7a3的背表面(在布線板上封裝管殼6時的封裝或安裝表面)中,干擾了管殼6的封裝或安裝,由此引起其封裝的失敗。因此,進(jìn)行密封膠帶的粘合以防止這樣一種狀態(tài)的發(fā)生。在本實(shí)施例中,為了避免樹脂的上述泄漏,在密封工序之前,將密封膠帶牢固地粘合到三個芯片焊盤的背表面(含有形成這三個芯片焊盤之間邊界的縫隙)上,以由此防止密封樹脂從交叉點(diǎn)Z等泄漏到芯片焊盤7a1至7a3的背表面。從而,能防止由于樹脂毛刺引起的管殼6安裝的失敗。由于優(yōu)選關(guān)于如上所述的密封工序,將密封膠帶牢固地粘合到芯片焊盤7a1至7a3等上,所以從這樣的觀點(diǎn)出發(fā),優(yōu)選密封膠帶可以是一種作為密封膠帶粘著強(qiáng)度能得到例如大于或等于0.5N的高粘性強(qiáng)度的密封膠帶。另一方面,近年來已經(jīng)使用例如給定鎳(Ni)/鈀(Pd)/金(Au)薄鍍層的引線框7。這是因?yàn)殄働d(鈀)引線框7具有這樣的優(yōu)點(diǎn)在封裝布線板上的管殼6時能實(shí)現(xiàn)無鉛焊料的使用,且使用無鉛焊料容易適應(yīng)環(huán)境,并且還具有這樣的優(yōu)點(diǎn)盡管一般的引線框?yàn)榱藢?dǎo)線焊接必須預(yù)先將銀(Ag)漿涂覆到引線框的導(dǎo)線焊接部分上,但是鍍Pd(鈀)引線框7即使不向其涂覆Ag漿,導(dǎo)線也能被連接。另一方面,因?yàn)樵阱働d引線框7的情況下也會出現(xiàn)有關(guān)上述由于樹脂毛刺引起的封裝失敗的問題,所以在形成有樹脂毛刺的情況下,通過清洗工序等除去樹脂毛刺。但是,問題起因于由于在樹脂密封工序之前引線框7給定電鍍,以消除在鍍Pd引線框7的情況下的制造工序,所以當(dāng)試圖借助于清洗工序等剝?nèi)渲虝r,預(yù)先給定電鍍的Pd鍍膜也被剝離。也就是說,有鍍Pb引線框7不能被使用的可能性。另一方面,由于如上所述能防止樹脂毛刺的形成,并且在本實(shí)施例中在密封工序之后的強(qiáng)清洗工序是不必要的,所以能使用具有上述滿意優(yōu)點(diǎn)的鍍Pd引線框7。
隨后,將密封樹脂注入模塑上模具(空腔)中。半導(dǎo)體芯片5a至5c和多個導(dǎo)線WA1至WA3以及WB1至WB6被樹脂密封,使得芯片焊盤7a1至7a3的一些和多個引線7b的一些從樹脂模塑體MB(密封體)露出,由此以形成對應(yīng)的樹脂模塑體MB。在本實(shí)施例中,如上所述半腐蝕區(qū)形成在芯片焊盤7a1至7a3以及引線7b的背表面的外圍部分處。以此方式形成半腐蝕區(qū)(對角陰影線區(qū)域),使得有可能增強(qiáng)芯片焊盤7a1至7a3以及引線7b和樹脂模塑體MB之間的粘附力。也就是說,能限制或防止引線逃逸。特別地,隨著對減小半導(dǎo)體器件的厚度和重量的要求,也已經(jīng)使得引線框的厚度變薄。除此之外,引線7b與其他部分相比也變細(xì),并且它們的觸點(diǎn)處于浮置狀態(tài),而不連接到其他部分。因此,在進(jìn)行樹脂密封或模塑而沒有執(zhí)行任何手段的情況下,引線部分可能變形或剝離。從而,在引線7b的觸點(diǎn)側(cè)上的外周邊部分,其背表面也進(jìn)行半腐蝕,以在引線7b的背表面的外周邊上形成臺階。因此,在密封工序中密封樹脂流入它們的半腐蝕部分,以覆蓋半腐蝕部分,并且按壓并保持引線7b的觸點(diǎn)側(cè)上的外周邊部分。因此,有可能限制或防止引線7b的變形和剝離。
在上述樹脂密封工序之后,固化所注入的密封樹脂(樹脂固化步驟108)。在執(zhí)行標(biāo)記步驟109之后,將單個的產(chǎn)品部件從引線框7分割出來(步驟110)。
第二優(yōu)選實(shí)施例圖31是表示根據(jù)第二實(shí)施例的管殼6配置例子的平面圖,圖32是表示除去圖31的金屬板布線的管殼6配置例子的平面圖,圖33是沿圖31的Y3-Y3線所取的橫截面圖,以及圖34是沿圖31的X3-X3線所取的橫截面圖。順便提及,圖31和圖32也表示透視密封部件MB以便容易看明白附圖的示圖。此外,給芯片焊盤7a1和7a2、引線7b以及布線部分7c畫上了陰影線。
在第二實(shí)施例中,配置一些用于電連接焊盤和相應(yīng)部分的布線作為金屬板布線36來代替導(dǎo)線。也就是說,用于半導(dǎo)體芯片5a的功率MOS Q1的源極電極的焊盤BP1通過一個金屬板布線36電連接到芯片焊盤7a2。用于半導(dǎo)體芯片5b的功率MOS Q2的源極電極的焊盤BP5通過一個金屬板布線36電連接到引線7b2(7b)。金屬板布線36例如由像銅(Cu)或鋁(Al)等的金屬形成,并且通過凸起電極37電連接到焊盤BP1和BP5以及引線7b。凸起電極37的每一個例如由像鉛(Pb)/錫(Sn)或金(Au)等的金屬形成??梢允褂脤?dǎo)電樹脂代替凸起電極37。金屬板布線36的每一個在其整個上方也覆蓋有樹脂模塑體MB。
從而,根據(jù)第二實(shí)施例,由于使用金屬板布線36代替導(dǎo)線,所以能進(jìn)一步地降低寄生在各布線通路上的電感。因此,與第一實(shí)施例相比較,能進(jìn)一步地降低開關(guān)損耗并且能進(jìn)一步提高非絕緣DC-DC轉(zhuǎn)換器1的電壓轉(zhuǎn)換效率。
由于肖特基勢壘二極管D1的陽極電極通過面積大的對應(yīng)金屬板布線36電連接到參考電位GND,所以能極大地降低陽極側(cè)上的布線電阻和寄生在陽極電極側(cè)上的電感La。因此,與第一實(shí)施例相比,肖特基勢壘二極管D1的作用能充分地表現(xiàn)出來。此外,能降低二極管傳導(dǎo)損耗和由于使反向恢復(fù)時間(trr)加快而引起的二極管恢復(fù)損耗。因此,有可能進(jìn)一步提高非絕緣DC-DC轉(zhuǎn)換器1的電壓轉(zhuǎn)換效率。因?yàn)槟苁闺姼蠰k和La變低,所以能進(jìn)一步降低噪聲。
當(dāng)現(xiàn)在僅將注意力放于寄生在布線通路上的電感上時,可以優(yōu)選用于電連接驅(qū)動電路3a和3b的多個焊盤BP3、BP4、BP7、BP8、BP10及BP11和相應(yīng)部分的導(dǎo)線WB1至WB6由金屬板布線36形成。但是,用于驅(qū)動電路3a和3b的多個焊盤BP3、BP4、BP7、BP8、BP10及BP11的開口例如像90μm那么窄。如果連接金屬板布線36代替導(dǎo)線WB1至WB6,那么即使在金屬板布線36的情況下,也不可避免地會使用寬度窄的那些焊盤開口。從而可以預(yù)料到就寄生電感的降低而言,即使與導(dǎo)線相比,也不能得到足夠的效果。制造例如100μm或小于100μm的金屬板布線36也是困難的。此外,與導(dǎo)線相比,各金屬板布線的連接也變得困難。因此,擔(dān)心產(chǎn)品成本增加而產(chǎn)品產(chǎn)量降低。從而,第二實(shí)施例采用這樣一種結(jié)構(gòu),使得驅(qū)動電路3a和3b的多個焊盤BP3、BP4、BP7、BP8、BP10及BP11和相應(yīng)部分通過導(dǎo)線WB1至WB6分別連接。
但是,在如上所述的用于連接功率MOS Q1和Q2以及驅(qū)動電路3a和3b的布線部件中,并排連接多個導(dǎo)線WB1和WB2以降低布線通路上的寄生電感。也就是說,因?yàn)樵谶@樣的部分處能使用例如200μm寬的寬金屬板布線36,所以金屬板布線36能用作導(dǎo)線WB1和WB2的替換方案。由于通過以此方式借助于金屬板布線36在功率MOS Q1和Q2以及驅(qū)動電路3a和3b兩者之間電連接,能夠降低寄生電感,所以能降低開關(guān)損耗。
第三優(yōu)選實(shí)施例圖35是表示根據(jù)第三實(shí)施例的管殼6的頂表面的平面圖,圖36和圖37分別是沿圖35的Y4-Y4線和其X4-X4線所取的橫截面圖。順便提及,管殼6的內(nèi)部方式與圖31所示的相同。在圖35中,為了容易看明白附圖,給管殼6的頂表面畫上了陰影線。管殼6的頂表面對應(yīng)于位于與管殼6的安裝表面(與布線板相對的表面)相對側(cè)上的表面。
在第三實(shí)施例中,以類似于第二實(shí)施例的方式,由金屬板布線36連接焊盤與相應(yīng)部分。但是,金屬板布線36的一些從樹脂模塑體MB露出。金屬板布線36布置成覆蓋用于形成功率MOS Q1和Q2的區(qū)域,該功率MOS Q1和Q2對應(yīng)于半導(dǎo)體芯片5a和5b的熱產(chǎn)生源。本實(shí)施例作為例子說明一種其中覆蓋半導(dǎo)體芯片5a和5b的金屬板布線36都從管殼6的頂表面露出的情況。但是,可以采用這樣的配置,僅露出熱產(chǎn)生量相對高的、形成有用于低端開關(guān)的功率MOS Q2的半導(dǎo)體芯片5b上的金屬板布線36。通過將散熱片置于管殼6的頂表面上方,并且將其焊接到各金屬板布線36的露出表面上,也能使得散熱進(jìn)一步改善。
根據(jù)第三實(shí)施例,使得各金屬板布線36除了在第一和第二實(shí)施例中得到的優(yōu)點(diǎn)之外,還具有散熱功能。從而,由于不需要添加用于散熱的其他部件,所以與其中添加散熱部件的情況相比,能減少組裝管殼6的工序,并且能縮短組裝管殼6所需的時間。由于能減少部件數(shù)目,所以能降低半導(dǎo)體器件的成本。
第四優(yōu)選實(shí)施例作為由于DC-DC轉(zhuǎn)換器電流的增加和其頻率的增加所引起的其他問題,出現(xiàn)在其操作中熱的問題。由于在第一至第三實(shí)施例的描述中半導(dǎo)體芯片5a和5b構(gòu)造成容納在一個管殼6中,所以要求高散熱性。第四實(shí)施例將說明一種其中已經(jīng)考慮到散熱的構(gòu)造。
圖38是表示根據(jù)第四實(shí)施例的管殼6的橫截面圖。在本實(shí)施例中,引線7b相對于第一至第三實(shí)施例中采用的引線7b反向模塑。在本結(jié)構(gòu)中,芯片焊盤7a1和7a2的背表面(對應(yīng)于在與其上方安裝半導(dǎo)體芯片5a和5b的表面相對側(cè)上的表面)露于管殼6的頂表面。引線7b的背表面(對應(yīng)于焊接到布線板端子的接合表面)露于管殼6的安裝表面。
圖39是表示說明其中圖38管殼6安裝在布線板30上方的狀態(tài)的一個例子的橫截面圖。位于管殼6的背表面(安裝表面)上方的引線7b,通過置于其間的例如像鉛/錫焊料等的粘合劑38,焊接到它們對應(yīng)的布線板30的端子上。散熱片(熱沉)40通過具有高熱傳導(dǎo)率的例如像硅酮橡膠等的絕緣片39,粘合到管殼6的頂表面上,即芯片焊盤7a1和7a2的背表面上。在本構(gòu)造中,半導(dǎo)體芯片5a和5b中產(chǎn)生的熱經(jīng)由芯片焊盤7a1和7a2從半導(dǎo)體芯片5a和5b的背表面?zhèn)鬟f到散熱片40,熱從散熱片40輻射出去。從而,即使在兩個半導(dǎo)體芯片5a和5b包含在一個管殼6中這樣的構(gòu)造下,使得非絕緣DC-DC轉(zhuǎn)換器1處于大電流且高頻率的形態(tài),也能得到高散熱性。盡管已經(jīng)在本實(shí)施例中作為例子說明了空氣冷卻的熱沉,但是可以使用例如液體冷卻的熱沉,它具有使冷卻的流動水流入到散熱體中這樣的流動路徑。
第五優(yōu)選實(shí)施例圖40是表示根據(jù)第五實(shí)施例的管殼6配置的一個例子的平面圖,圖41是沿圖40的X5-X5線所取的橫截面圖。順便提及,同樣在第五實(shí)施例中,圖40也表示透視密封部件MB以容易看明白附圖的示圖。此外,給芯片焊盤7a1和7a2、引線7b以及布線部分7c畫上了陰影線。沿圖40的Y5-Y5線所取得橫截面與圖16相同。
在第五實(shí)施例中,形成有功率MOS Q2的半導(dǎo)體芯片5b布置成比形成有肖特基勢壘二極管D1的半導(dǎo)體芯片5d更靠近一組(端子ET5側(cè))輸出引線7b3。對供給參考電位GND作出貢獻(xiàn)的布線部分7c被分成布線部分7c1和7c2。用于肖特基勢壘二極管D1的陽極電極的焊盤BP9通過多個導(dǎo)線WA3電連接到布線部分7c1,而用于功率MOSQ2的源極電極的焊盤BP5a通過多個導(dǎo)線WA2電連接到布線部分7c2。也就是說,在本實(shí)施例中,參考電位GND被分成用于半導(dǎo)體芯片5d的參考電位GND和用于半導(dǎo)體芯片5b的參考電位GND。
從而,能容易地執(zhí)行對于管殼6的熱電阻測量(檢查工序)及其分類。熱電阻測量是利用正向電壓Vf具有溫度依賴性的關(guān)系,用于確定半導(dǎo)體芯片5b和5d與相應(yīng)部分的電連接是好是壞的測量方法。當(dāng)在測量時使得用于肖特基勢壘二極管D1的參考電位GND和用于功率MOS Q2的參考電位GND在一起時,肖特基勢壘二極管D1上的正向電壓Vf與功率MOS Q2上的正向電壓Vf被一起測量。但是,由于肖特基勢壘二極管D1的正向電壓Vf通常是低的,所以看到的是肖特基勢壘二極管D1側(cè)上的正向電壓Vf,并且因此不能充分地測量功率MOS Q2側(cè)上的正向電壓Vf。因此,擔(dān)心即使在功率MOS Q2側(cè)上的連接出現(xiàn)問題,在測量時也變得不明顯。從而,在本實(shí)施例中,在管殼6內(nèi)部的肖特基勢壘二極管D1和功率MOS Q2之間分開使用參考電位GND。因此,能以單獨(dú)的狀態(tài)測量肖特基勢壘二極管D1和功率MOS Q2的正向電壓Vf,由此使得有可能便于它們的測量。由于能提高測量的精確度,所以能提高檢查工序的可靠性。從而有可能提高管殼6的可靠性。
第六優(yōu)選實(shí)施例圖42是表示根據(jù)第六實(shí)施例的管殼6配置例子的平面圖,圖43是表示除去圖42的金屬板布線和導(dǎo)線的管殼6配置例子的平面圖,圖44是沿圖42的Y6-Y6線所取的橫截面圖,以及圖45是沿圖42的X6-X6線所取的橫截面圖。順便提及,圖42和圖43也表示透視密封部件MB以容易看明白附圖的示圖。此外,給芯片焊盤7a1和7a2、引線7b以及布線部分7c畫上了陰影線。
第六實(shí)施例將說明其中將第二和第五實(shí)施例的構(gòu)造結(jié)合在一起的一個例子。也就是說,將說明一個例子,其中在第五實(shí)施例的構(gòu)造中,用金屬板布線36取代一些導(dǎo)線。用于半導(dǎo)體芯片5a的功率MOS Q1的源極電極的焊盤BP1,通過一個金屬板布線36電連接到芯片焊盤7a2。用于半導(dǎo)體芯片5b的功率MOS Q2的源極電極的焊盤BP5,通過一個金屬板布線36電連接到布線部分7c2,并且通過布線部分7c2電連接到它對應(yīng)的引線7b2(7b)。此外,用于半導(dǎo)體芯片5d的肖特基勢壘二極管D1陽極電極的焊盤BP9,通過一個金屬板布線36電連接到布線部分7c1,并且通過布線部分7c1電連接到它對應(yīng)的引線7b2(7b)。
根據(jù)這樣的第六實(shí)施例,能得到類似于第二和第五實(shí)施例的有益效果。
第七優(yōu)選實(shí)施例第七實(shí)施例將說明針對第一實(shí)施例中描述具有的第二個問題采取對策的例子。圖46是用于描述根據(jù)第七實(shí)施例的非絕緣DC-DC轉(zhuǎn)換器1配置例子的示圖。在本實(shí)施例中,肖特基勢壘二極管(第二肖特基勢壘二極管)D2電連接在用于高端開關(guān)的功率MOS Q1的柵極電極(驅(qū)動電路3a的輸出)和參考電位GND之間。肖特基勢壘二極管D2的陽極電極電連接到參考電位GND,而其陰極電極電連接到用于高端開關(guān)的功率MOS Q1的柵極電極(驅(qū)動電路3a的輸出)。形成有肖特基勢壘二極管D2的半導(dǎo)體芯片5e和其他半導(dǎo)體芯片5a至5d一起容納在管殼6中。
圖47和圖48分別是用于描述圖46所示管殼6配置中的半導(dǎo)體芯片5c的寄生器件工作狀態(tài)的示圖。圖47表示當(dāng)驅(qū)動電路3a的功率MOS Q3截止而其功率MOS Q4導(dǎo)通時,處于瞬態(tài)的寄生器件的狀態(tài),以及圖48表示當(dāng)功率MOS Q3截止而其功率MOS Q4導(dǎo)通時,處于穩(wěn)態(tài)的寄生器件的狀態(tài)。
如上所述在功率MOS Q1和Q2二者的無電流時間,經(jīng)由肖特基勢壘二極管D1供給負(fù)載電流。但是,當(dāng)加上重負(fù)載時,如上所述由于布線電感Lk和La而流過肖特基勢壘二極管D1的負(fù)載電流變小,并且負(fù)載電流還流入到用于低端開關(guān)的功率MOS Q2的寄生二極管(體二極管)Dp中,非絕緣DC-DC轉(zhuǎn)換器1輸出側(cè)上的端子ET5(VSWH)處的電位,通過寄生二極管Dp的正向電壓Vf降低到負(fù)電位。如果不采取任何措施,那么電連接到功率MOS Q1的半導(dǎo)體芯片5c(驅(qū)動芯片或控制IC)的輸出也降低到負(fù)電位。結(jié)果,問題出現(xiàn)于,在半導(dǎo)體芯片5c內(nèi)寄生npn型雙極晶體管Qp導(dǎo)通,使得驅(qū)動芯片的電流消耗增加。另一方面,盡管在第七實(shí)施例中如上所述端子ET5(VSWH)降低到負(fù)電位,但是具有例如約0.3V正向電壓Vf的肖特基勢壘二極管D2,如上所述電連接在用于高端開關(guān)的功率MOS Q1的柵極電極和參考電位GND之間,由此使得有可能提高用于高端開關(guān)的功率MOS Q1的柵極(GH)處的電位至約-0.3V。因此,有可能防止位于半導(dǎo)體芯片5c之內(nèi)的寄生雙極晶體管Qp導(dǎo)通。因此,能抑制半導(dǎo)體芯片5c的電流消耗的增加,并且能降低由半導(dǎo)體芯片5c消耗的損耗。由于有可能避免來自端子ET6(BOOT)的電荷脫出(pulling out),所以能防止由于保護(hù)電路功能而引起的用于高端開關(guān)的功率MOS Q1的自動停止(故障)。
接著,圖49是表示根據(jù)第七實(shí)施例的管殼6特定配置例子的平面圖,以及圖50是沿圖49的Y7-Y7線所取的橫截面圖。順便提及,圖49也表示透視密封部件MB以容易看明白附圖的示圖。此外,給芯片焊盤7a1和7a2、引線7b以及布線部分7c畫上了陰影線。沿圖49的Y1-Y1線所取的橫截面與圖16相同,并且沿圖49的X1-X1線所取的橫截面與圖17相同。從圖50中省略導(dǎo)線,以使得容易看明白附圖。
形成有肖特基勢壘二極管D2的半導(dǎo)體芯片5e安裝在芯片焊盤7a4(第四芯片安裝部分)上方。半導(dǎo)體芯片5e的背表面用作陰極電極,并且電連接到芯片焊盤7a4。芯片焊盤7a4通過導(dǎo)線WA4電連接到形成有功率MOS Q1的半導(dǎo)體芯片5a的焊盤BP2。也就是說,肖特基勢壘二極管D2的陰極電極電連接到它對應(yīng)的功率MOS Q1的柵極電極。另一方面,用于陽極電極的焊盤BP12形成在半導(dǎo)體芯片5e的主表面上方。焊盤BP12通過導(dǎo)線WA5電連接到它對應(yīng)的芯片焊盤7a3。芯片焊盤7a3供有參考電位GND。也就是說,肖特基勢壘二極管D2的陽極電極電連接到參考電位GND。從而,肖特基勢壘二極管D2的使用使得有可能在小區(qū)域中得到必要的正向電壓Vf。在即使安裝在管殼6的外面,肖特基勢壘二極管D2也能夠得到類似于以上的有益效果的同時,由于在管殼6中存儲肖特基勢壘二極管D2,所以能降低寄生在肖特基勢壘二極管D2的陽極和陰極上的電感。因此,有可能提高其中插入肖特基勢壘二極管D2的效果。
第八優(yōu)選實(shí)施例圖51是表示根據(jù)第八實(shí)施例的管殼6配置例子的平面圖,以及圖52是沿圖51的Y8-Y8線所取的橫截面圖。順便提及,圖51還表示透視密封部件MB以容易看明白附圖的示圖。此外,給芯片焊盤7a1和7a2、引線7b以及布線部分7c畫上了陰影線。沿圖51的Y1-Y1線所取的橫截面與圖16相同,并且沿圖51的X1-X1線所取的橫截面與圖17相同。同樣在圖51中,也從其省略了導(dǎo)線,以使得容易看明白附圖。
在第八實(shí)施例中,半導(dǎo)體芯片5e安裝在芯片焊盤7a3的上方。也就是說,用于半導(dǎo)體芯片5e主表面的陽極電極的焊盤BP12,通過凸起電極37電連接到芯片焊盤7a3。從而,肖特基勢壘二極管D2的陽極電極,通過芯片焊盤7a3電連接到參考電位GND。另一方面,位于半導(dǎo)體芯片5e的背表面上方的陰極電極29,通過導(dǎo)線WA4電連接到它對應(yīng)的半導(dǎo)體芯片5a的焊盤BP1。從而,肖特基勢壘二極管D2的陰極電極通過導(dǎo)線WA4電連接到它對應(yīng)的功率MOS Q1的柵極電極。
根據(jù)第八實(shí)施例,除了在第七實(shí)施例中得到的有益效果之外,還得到下列有益效果。也就是說,由于與第七實(shí)施例相比,能使肖特基勢壘二極管D2接近于半導(dǎo)體芯片5a和5c,所以能降低寄生在肖特基勢壘二極管D2的陽極和陰極側(cè)上的電感。特別地,由于肖特基勢壘二極管D2的陽極電極通過面積大的芯片焊盤7a3電連接到參考電位GND,所以能降低寄生在肖特基勢壘二極管D2的陽極側(cè)上的電感。因此,能進(jìn)一步地提高插入肖特基勢壘二極管D2的效果。
第九優(yōu)選實(shí)施例圖53是表示根據(jù)第九實(shí)施例的管殼6配置例子的平面圖,以及圖54是沿圖53的Y9-Y9線所取的橫截面圖。順便提及,圖53還表示透視密封部件MB以容易看明白附圖的示圖。此外,給芯片焊盤7a1和7a2、引線7b和布線部分7c畫上了陰影線。沿圖53的Y1-Y1線所取的橫截面與圖16相同,而沿圖53的X1-X1線所取的橫截面與圖17相同。同樣在圖54中,也從其省略了導(dǎo)線,以使得容易看明白附圖。
在第九實(shí)施例中,半導(dǎo)體芯片5e安裝在半導(dǎo)體芯片5a的焊盤BP1的上方。也就是說,位于半導(dǎo)體芯片5e的背表面上方的陰極電極,以直接與焊盤BP1接觸的狀態(tài)電連接到它對應(yīng)的半導(dǎo)體芯片5a的焊盤BP1。從而,肖特基勢壘二極管D2的陰極電極電連接到它對應(yīng)的功率MOS Q1的柵極電極。另一方面,用于位于半導(dǎo)體芯片5e主表面上方的陽極電極的焊盤BP12,通過導(dǎo)線WA5電連接到芯片焊盤7a3。從而,肖特基勢壘二極管D2的陽極通過芯片焊盤7a3電連接到參考電位GND。
根據(jù)第九實(shí)施例,除了在第七和第八實(shí)施例中得到的有益效果之外,還得到下列有益效果。也就是說,由于與第八實(shí)施例相比,能使半導(dǎo)體芯片5e接近半導(dǎo)體芯片5a和5c,所以能極大地降低寄生在肖特基勢壘二極管D2的陽極和陰極側(cè)上的電感。特別地,由于肖特基勢壘二極管D2的陰極電極29直接連接到半導(dǎo)體芯片5a的焊盤BP1,所以能進(jìn)一步降低寄生在肖特基勢壘二極管D2的陰極側(cè)上的電感。因此,能進(jìn)一步提高插入肖特基勢壘二極管D2的效果。由于即使插入肖特基勢壘二極管D2也不需要改變用于引線框7的各構(gòu)圖的設(shè)計(jì),所以能便于半導(dǎo)體器件的制造,并且還能降低產(chǎn)品成本。此外,由于半導(dǎo)體芯片被分成形成有肖特基勢壘二極管D2的半導(dǎo)體芯片5a和形成有功率MOS Q1的半導(dǎo)體芯片5a,所以它們的器件特性能充分地表現(xiàn)出來。
雖然基于優(yōu)選實(shí)施例對由本發(fā)明人作出的上述發(fā)明進(jìn)行了具體的描述,但是本發(fā)明不限于上述的實(shí)施例。不必說,在不脫離本發(fā)明精神的范圍下,能對其進(jìn)行各種改變。
盡管實(shí)施例作為例子分別說明了例如扁平封裝結(jié)構(gòu)作為封裝結(jié)構(gòu),但本發(fā)明并不限于此。例如,可以采用BGA(球柵陣列)封裝結(jié)構(gòu)。
雖然以上描述主要針對這樣一種情況,其中將由本發(fā)明人作出的發(fā)明應(yīng)用于用來驅(qū)動CPU和DSP的電源電路,該電源電路屬于發(fā)明背景技術(shù)范圍的應(yīng)用領(lǐng)域,但是本發(fā)明不限于此,而是可以應(yīng)用到多種方面。例如,本發(fā)明也能應(yīng)用于用來驅(qū)動其他電路的電源電路中。
本發(fā)明能應(yīng)用于半導(dǎo)體器件的制造工業(yè)中。
權(quán)利要求
1.一種半導(dǎo)體器件,包括第一芯片安裝部分、第二芯片安裝部分和第三芯片安裝部分,分別間隔一定距離布置;多個外部端子,布置在所述第一、第二和第三芯片安裝部分的周圍;第一半導(dǎo)體芯片,布置在所述第一芯片安裝部分的上方,并具有第一場效應(yīng)晶體管;第二半導(dǎo)體芯片,布置在所述第二芯片安裝部分的上方,并具有第二場效應(yīng)晶體管;第三半導(dǎo)體芯片,布置在所述第三芯片安裝部分的上方,并包含控制電路,該控制電路控制所述第一和第二場效應(yīng)晶體管的操作;第四半導(dǎo)體芯片,布置在所述第二芯片安裝部分的上方,并具有第一肖特基勢壘二極管;和密封體,密封所述第一、第二、第三和第四半導(dǎo)體芯片,所述第一、第二和第三芯片安裝部分以及所述多個外部端子的一些,其中,所述多個外部端子包含第一電源端子,供給輸入電源電位;第二電源端子,供給比所述輸入電源電位低的電位;信號端子,控制所述第三半導(dǎo)體芯片的所述控制電路;和輸出端子,將輸出電源電位輸出到外部,其中,所述第一場效應(yīng)晶體管具有串聯(lián)連接在所述第一電源端子和所述輸出端子之間的源-漏通道;其中,所述第二場效應(yīng)晶體管具有串聯(lián)連接在所述輸出端子和所述第二電源端子之間的源-漏通道,其中,所述第三半導(dǎo)體芯片的所述控制電路,按照輸入到所述信號端子的控制信號,控制所述第一和第二場效應(yīng)晶體管的相應(yīng)操作,其中,所述第三半導(dǎo)體芯片以這樣一種方式布置,即設(shè)定所述第三半導(dǎo)體芯片與所述第一半導(dǎo)體芯片之間的距離短于所述第三半導(dǎo)體芯片與所述第二半導(dǎo)體芯片之間的距離,以及其中,所述第四半導(dǎo)體芯片的所述第一肖特基勢壘二極管,具有電連接到所述輸出端子的陰極和電連接到所述第二電源端子的陽極,并且電連接所述第一肖特基勢壘二極管,使得它與所述第二場效應(yīng)晶體管并聯(lián)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件,其中,用于所述第四半導(dǎo)體芯片的主表面中的陽極的電極,通過導(dǎo)線電連接到用于所述第二半導(dǎo)體芯片的源極的電極,其中,用于所述第二半導(dǎo)體芯片的主表面中的源極的電極,通過導(dǎo)線電連接到所述第二電源端子,以及其中,在所述第四半導(dǎo)體芯片的所述主表面中的所述陽極電極處連接有所述導(dǎo)線的區(qū)域的面積,小于所述第四半導(dǎo)體芯片的所述主表面的、在連接有所述導(dǎo)線的所述區(qū)域周圍用絕緣膜覆蓋的區(qū)域的面積。
3.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件,其中,所述第二場效應(yīng)晶體管的所述源極電連接到的所述第二電源端子,與所述第一肖特基勢壘二極管的所述陽極電連接到的所述第二電源端子彼此分開。
4.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件,其中所述第四半導(dǎo)體芯片的所述主表面中的所述陽極電極和所述第二半導(dǎo)體芯片的所述主表面中的所述源極電極,通過導(dǎo)線分別電連接到彼此分開的所述第二電源端子,以及其中,在所述第四半導(dǎo)體芯片的所述主表面中的所述陽極電極處連接有所述導(dǎo)線的區(qū)域的面積,小于所述第四半導(dǎo)體芯片的所述主表面的、在連接有所述導(dǎo)線的所述區(qū)域周圍用絕緣膜覆蓋的區(qū)域的面積。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件,其中,所述第三半導(dǎo)體芯片的所述控制電路包含第一控制電路,控制所述第一場效應(yīng)晶體管的所述操作;和第二控制電路,控制所述第二場效應(yīng)晶體管的所述操作。
6.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件,其中,第二肖特基勢壘二極管的陰極電連接到所述第一控制電路的輸出,所述第二肖特基勢壘二極管的陽極電連接到所述第二電源端子,并且所述第二肖特基勢壘二極管電連接在所述第一控制電路的所述輸出和所述第二電源端子之間。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件,其中所述密封體還包含(a)第五半導(dǎo)體芯片,具有所述第二肖特基勢壘二極管;(b)第四芯片安裝部分,在其上方安裝有所述第五半導(dǎo)體芯片,并且所述第四芯片安裝部分電連接到所述第二肖特基勢壘二極管的所述陰極;(c)將所述第四芯片安裝部分電連接到所述第一控制電路的所述輸出的導(dǎo)線;和(d)將所述第二肖特基勢壘二極管的所述陽極電連接到所述第二電源端子的導(dǎo)線。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件,其中,所述密封體還包含(a)第五半導(dǎo)體芯片,具有所述第二肖特基勢壘二極管;和(b)將所述第二肖特基勢壘二極管的所述陰極電連接到所述第一控制電路的所述輸出的導(dǎo)線,以及其中,在其中所述第二肖特基勢壘二極管的所述陽極通過所述第三芯片安裝部分電連接到所述第二電源端子的狀態(tài)下,將所述第五半導(dǎo)體芯片安裝在所述第三芯片安裝部分的上方。
9.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件,其中所述密封體還包含(a)第五半導(dǎo)體芯片,具有所述第二肖特基勢壘二極管;和(b)將所述第二肖特基勢壘二極管的所述陽極電連接到所述第二電源端子的導(dǎo)線,以及其中,在其中所述第二肖特基勢壘二極管的所述陰極電連接到所述第一半導(dǎo)體芯片的所述第一場效應(yīng)晶體管的柵極電極的狀態(tài)下,將所述第五半導(dǎo)體芯片安裝在所述第一半導(dǎo)體芯片的上方。
10.一種半導(dǎo)體器件,包括第一芯片安裝部分、第二芯片安裝部分和第三芯片安裝部分,分別間隔一定距離布置;多個外部端子,布置在所述第一、第二和第三芯片安裝部分的周圍;第一半導(dǎo)體芯片,布置在所述第一芯片安裝部分的上方,并具有第一場效應(yīng)晶體管;第二半導(dǎo)體芯片,布置在所述第二芯片安裝部分的上方,并具有第二場效應(yīng)晶體管;第三半導(dǎo)體芯片,布置在所述第三芯片安裝部分的上方,并包含控制電路,該控制電路控制所述第一和第二場效應(yīng)晶體管的操作;第四半導(dǎo)體芯片,布置在所述第二芯片安裝部分的上方,并具有第一肖特基勢壘二極管;和密封體,密封所述第一、第二、第三和第四半導(dǎo)體芯片,所述第一、第二和第三芯片安裝部分以及所述多個外部端子的一些,其中,所述多個外部端子包含第一電源端子,供給輸入電源電位;第二電源端子,供給比所述輸入電源電位低的電位;信號端子,控制所述第三半導(dǎo)體芯片的所述控制電路;和輸出端子,將輸出電源電位輸出到外部,其中,所述第一場效應(yīng)晶體管具有串聯(lián)連接在所述第一電源端子和所述輸出端子之間的源-漏通道;其中,所述第二場效應(yīng)晶體管具有串聯(lián)連接在所述輸出端子和所述第二電源端子之間的源-漏通道,其中,所述第三半導(dǎo)體芯片的所述控制電路,按照輸入到所述信號端子的控制信號,控制所述第一和第二場效應(yīng)晶體管的相應(yīng)柵極,其中,所述第二半導(dǎo)體芯片放置在比所述輸出端子更靠近所述第二電源端子的位置,以及其中,所述第四半導(dǎo)體芯片的所述第一肖特基勢壘二極管,具有電連接到所述輸出端子的陰極和電連接到所述第二電源端子的陽極,并且電連接所述第一肖特基勢壘二極管,使得它與所述第二場效應(yīng)晶體管并聯(lián)。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體器件,其中,用于所述第四半導(dǎo)體芯片的主表面中的陽極的電極,通過導(dǎo)線電連接到用于所述第二半導(dǎo)體芯片的源極的電極,其中,用于所述第二半導(dǎo)體芯片的主表面中的源極的電極,通過導(dǎo)線電連接到所述第二電源端子,以及其中,在所述第四半導(dǎo)體芯片的所述主表面中的所述陽極電極處連接有所述導(dǎo)線的區(qū)域的面積,小于所述第四半導(dǎo)體芯片的所述主表面的、在連接有所述導(dǎo)線的所述區(qū)域的周圍用絕緣膜覆蓋的區(qū)域的面積。
12.根據(jù)權(quán)利要求10所述的半導(dǎo)體器件,其中,所述第二場效應(yīng)晶體管的所述源極電連接到的所述第二電源端子,和所述第一肖特基勢壘二極管的所述陽極電連接到的所述第二電源端子,分別地形成并且彼此分開。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體器件,其中,所述第四半導(dǎo)體芯片的所述主表面中的所述陽極電極和所述第二半導(dǎo)體芯片的所述主表面中的所述源極電極,通過導(dǎo)線分別電連接到分別地形成并彼此分開的所述第二電源端子,以及其中,在所述第四半導(dǎo)體芯片的所述主表面中的所述陽極電極處連接有所述導(dǎo)線的區(qū)域的面積,小于所述第四半導(dǎo)體芯片的所述主表面的、在連接有所述導(dǎo)線的所述區(qū)域周圍用絕緣膜覆蓋的區(qū)域的面積。
14.根據(jù)權(quán)利要求10所述的半導(dǎo)體器件,其中所述第三半導(dǎo)體芯片的所述控制電路包含第一控制電路,用于控制所述第一場效應(yīng)晶體管的所述操作;和第二控制電路,用于控制所述第二場效應(yīng)晶體管的所述操作。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體器件,其中第二肖特基勢壘二極管的陰極電連接到所述第一控制電路的輸出,所述第二肖特基勢壘二極管的陽極電連接到所述第二電源端子,并且所述第二肖特基勢壘二極管電連接在所述第一控制電路的所述輸出和所述第二電源端子之間。
16.根據(jù)權(quán)利要求15所述的半導(dǎo)體器件,其中所述密封體還包含(a)第五半導(dǎo)體芯片,具有所述第二肖特基勢壘二極管;(b)第四芯片安裝部分,在其上方安裝有所述第五半導(dǎo)體芯片,并且所述第四芯片安裝部分電連接到所述第二肖特基勢壘二極管的所述陰極;(c)將所述第四芯片安裝部分電連接到所述第一控制電路的所述輸出的導(dǎo)線;和(d)將所述第二肖特基勢壘二極管的所述陽極電連接到所述第二電源端子的導(dǎo)線。
17.根據(jù)權(quán)利要求15所述的半導(dǎo)體器件,其中,所述密封體還包含(a)第五半導(dǎo)體芯片,具有所述第二肖特基勢壘二極管;和(b)將所述第二肖特基勢壘二極管的所述陰極電連接到所述第一控制電路的所述輸出的導(dǎo)線,以及其中,在其中所述第二肖特基勢壘二極管的所述陽極通過所述第三芯片安裝部分電連接到所述第二電源端子的狀態(tài)下,將所述第五半導(dǎo)體芯片安裝在所述第三芯片安裝部分的上方。
18.根據(jù)權(quán)利要求15所述的半導(dǎo)體器件,其中,所述密封體還包含(a)第五半導(dǎo)體芯片,具有所述第二肖特基勢壘二極管;和(b)將所述第二肖特基勢壘二極管的所述陽極電連接到所述第二電源端子的導(dǎo)線,以及其中,在其中所述第二肖特基勢壘二極管的所述陰極電連接到所述第一半導(dǎo)體芯片的所述第一場效應(yīng)晶體管的柵極電極的狀態(tài)下,將所述第五半導(dǎo)體芯片安裝在所述第一半導(dǎo)體芯片的上方。
19.一種半導(dǎo)體器件,包括第一芯片安裝部分、第二芯片安裝部分和第三芯片安裝部分,分別間隔一定距離布置;多個外部端子,布置在所述第一、第二和第三芯片安裝部分的周圍;第一半導(dǎo)體芯片,布置在所述第一芯片安裝部分的上方,并具有第一場效應(yīng)晶體管;第二半導(dǎo)體芯片,布置在所述第二芯片安裝部分的上方,并具有第二場效應(yīng)晶體管;第三半導(dǎo)體芯片,布置在所述第三芯片安裝部分的上方,并包含控制電路,該控制電路控制所述第一和第二場效應(yīng)晶體管的操作;第四半導(dǎo)體芯片,布置在所述第二芯片安裝部分的上方,并具有第一肖特基勢壘二極管;和密封體,密封所述第一、第二、第三和第四半導(dǎo)體芯片,所述第一、第二和第三芯片安裝部分以及所述多個外部端子的一些,其中,所述多個外部端子包含第一電源端子,供給輸入電源電位;第二電源端子,供給比所述輸入電源電位低的電位;信號端子,控制所述第三半導(dǎo)體芯片的所述控制電路;和輸出端子,將輸出電源電位輸出到外部,其中,所述第一場效應(yīng)晶體管具有串聯(lián)連接在所述第一電源端子和所述輸出端子之間的源-漏通道;其中,所述第二場效應(yīng)晶體管具有串聯(lián)連接在所述輸出端子和所述第二電源端子之間的源-漏通道,其中,所述第三半導(dǎo)體芯片的所述控制電路,按照輸入到所述信號端子的控制信號,控制所述第一和第二場效應(yīng)晶體管的相應(yīng)柵極,其中,所述第一半導(dǎo)體芯片以這樣一種方式布置,即其一側(cè)接近所述第一芯片安裝部分的一側(cè),其鄰近于所述第二芯片安裝部分的一側(cè),以及其中,所述第四半導(dǎo)體芯片的所述第一肖特基勢壘二極管,具有電連接到所述輸出端子的陰極和電連接到所述第二電源端子的陽極,并且電連接所述第一肖特基勢壘二極管,使得它與所述第二場效應(yīng)晶體管并聯(lián)。
20.根據(jù)權(quán)利要求19所述的半導(dǎo)體器件,其中,用于所述第四半導(dǎo)體芯片的主表面中的陽極的電極,通過導(dǎo)線電連接到用于所述第二半導(dǎo)體芯片的源極的電極,其中,用于所述第二半導(dǎo)體芯片的主表面中的源極的電極,通過導(dǎo)線電連接到所述第二電源端子,以及其中,在所述第四半導(dǎo)體芯片的所述主表面中的所述陽極電極處連接有所述導(dǎo)線的區(qū)域的面積,小于所述第四半導(dǎo)體芯片的所述主表面的、在連接有所述導(dǎo)線的所述區(qū)域周圍用絕緣膜覆蓋的區(qū)域的面積。
21.根據(jù)權(quán)利要求19所述的半導(dǎo)體器件,其中,所述第二場效應(yīng)晶體管的所述源極電連接到的所述第二電源端子,和所述第一肖特基勢壘二極管的所述陽極電連接到的所述第二電源端子,分別地形成并彼此分開。
22.根據(jù)權(quán)利要求21所述的半導(dǎo)體器件,其中,所述第四半導(dǎo)體芯片的所述主表面中的所述陽極電極和所述第二半導(dǎo)體芯片的所述主表面中的所述源極電極,通過導(dǎo)線分別電連接到分別地形成并彼此分開的所述第二電源端子,以及其中,在所述第四半導(dǎo)體芯片的所述主表面中的所述陽極電極處連接有所述導(dǎo)線的區(qū)域的面積,小于所述第四半導(dǎo)體芯片的所述主表面的、在連接有所述導(dǎo)線的所述區(qū)域周圍用絕緣膜覆蓋的區(qū)域的面積。
23.根據(jù)權(quán)利要求19所述的半導(dǎo)體器件,其中,所述第三半導(dǎo)體芯片的所述控制電路包含第一控制電路,用于控制所述第一場效應(yīng)晶體管的所述操作;和第二控制電路,用于控制所述第二場效應(yīng)晶體管的所述操作。
24.根據(jù)權(quán)利要求23所述的半導(dǎo)體器件,其中,第二肖特基勢壘二極管的陰極電連接到所述第一控制電路的輸出,所述第二肖特基勢壘二極管的陽極電連接到所述第二電源端子,并且所述第二肖特基勢壘二極管電連接在所述第一控制電路的所述輸出和所述第二電源端子之間。
25.根據(jù)權(quán)利要求24所述的半導(dǎo)體器件,其中,所述密封體還包含(a)第五半導(dǎo)體芯片,具有所述第二肖特基勢壘二極管;(b)第四芯片安裝部分,在其上方安裝有所述第五半導(dǎo)體芯片,并且所述第四芯片安裝部分電連接到所述第二肖特基勢壘二極管的所述陰極;(c)將所述第四芯片安裝部分電連接到所述第一控制電路的所述輸出的導(dǎo)線;和(d)將所述第二肖特基勢壘二極管的所述陽極電連接到所述第二電源端子的導(dǎo)線。
26.根據(jù)權(quán)利要求24所述的半導(dǎo)體器件,其中,所述密封體還包含(a)第五半導(dǎo)體芯片,具有所述第二肖特基勢壘二極管;和(b)將所述第二肖特基勢壘二極管的所述陰極電連接到所述第一控制電路的所述輸出的導(dǎo)線,以及其中,在其中所述第二肖特基勢壘二極管的所述陽極通過所述第三芯片安裝部分電連接到所述第二電源端子的狀態(tài)下,將所述第五半導(dǎo)體芯片安裝在所述第三芯片安裝部分的上方。
27.根據(jù)權(quán)利要求24所述的半導(dǎo)體器件,其中,所述密封體還包含(a)第五半導(dǎo)體芯片,具有所述第二肖特基勢壘二極管;和(b)將所述第二肖特基勢壘二極管的所述陽極電連接到所述第二電源端子的導(dǎo)線,以及其中,在其中所述第二肖特基勢壘二極管的所述陰極電連接到所述第一半導(dǎo)體芯片的所述第一場效應(yīng)晶體管的柵極電極的狀態(tài)下,將所述第五半導(dǎo)體芯片安裝在所述第一半導(dǎo)體芯片的上方。
28.一種半導(dǎo)體器件,包括第一電源端子,用于供給第一電位;至少一個第二電源端子,用于供給比所述第一電位低的第二電位;第一和第二場效應(yīng)晶體管,串聯(lián)連接在所述第一和第二電源端子之間;第一和第二控制電路,分別電連接到所述第一和第二場效應(yīng)晶體管的輸入,并控制所述第一和第二場效應(yīng)晶體管的操作;和輸出布線部分,連接到連接所述第一和第二場效應(yīng)晶體管的布線,其中,肖特基勢壘二極管的陰極電連接到連接所述第一控制電路的輸出和所述第一場效應(yīng)晶體管的所述輸入的布線,所述肖特基勢壘二極管的陽極電連接到所述第二電源端子,并且所述肖特基勢壘二極管電連接在連接所述第一控制電路的所述輸出和所述第一場效應(yīng)晶體管的所述輸入的布線,和所述第二電源端子之間。
全文摘要
本發(fā)明提供一種非絕緣DC-DC轉(zhuǎn)換器,該轉(zhuǎn)換器具有用于高端開關(guān)的功率MOSFET和用于低端開關(guān)的功率MOSFET。在該非絕緣DC-DC轉(zhuǎn)換器中,用于高端開關(guān)的功率MOSFET、用于低端開關(guān)的功率MOSFET、分別控制這些功率MOSFET的操作的驅(qū)動電路、和與用于低端開關(guān)的功率MOSFET并聯(lián)連接的肖特基勢壘二極管,分別形成在不同的半導(dǎo)體芯片中。這四個半導(dǎo)體芯片存儲在一個管殼中。這些半導(dǎo)體芯片安裝在同一芯片焊盤上方。布置這些半導(dǎo)體芯片使得它們彼此接近。
文檔編號H02M3/155GK1691327SQ200510064738
公開日2005年11月2日 申請日期2005年4月18日 優(yōu)先權(quán)日2004年4月19日
發(fā)明者宇野友彰, 白石正樹, 松浦伸悌, 長澤俊夫 申請人:株式會社瑞薩科技