專利名稱：用于混壓輸出入接口之耐高壓電源線間靜電防護電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及靜電放電(ESD)防護，并且特別涉及一種用于混壓輸出入(Input/Output；I/O)接口的ESD鉗位電路。
背景技術(shù)：
靜電放電(ESD)是一種對于集成電路(Integrated Circuit；IC)造成致命威脅的現(xiàn)象。一個典型ESD事件，例如當您在地毯上走動之后，用手去接觸半導體元件時，可輕易地摧毀一個半導體裝置。嚴格說來，ESD是一種快速放電事件，這可在兩個具有不同電位的物體之間傳送電荷。對IC所造成的損害是依照在該事件的過程中所釋放之電流密度與電壓梯度而定。
ESD損害對于按納米刻度之CMOS工藝所制造的互補金屬氧化物半導體(Complementary Metal-Oxide Semiconductor，CMOS)集成電路(IC)產(chǎn)品已成為主要的可靠性課題。在納米刻度IC中，柵極氧化膜的厚度隨著該IC的幾何性降低而變薄，用來降低內(nèi)部電路所需之操作電壓，以降低功率消耗。
在具有多個子系統(tǒng)的電子系統(tǒng)中，像是在計算機系統(tǒng)內(nèi)，一般說來存在有多個可提供不同電力位準的電力供應。上述這些子系統(tǒng)，像是系統(tǒng)中的IC及芯片，經(jīng)常操作在不同的電力電壓。因此，為兼容于不同的電力供應電壓，在IC之輸出入(I/O)接口處的信號電壓可能高于該IC的操作電壓。例如，在由0.18μm CMOS工藝所制造的IC中，內(nèi)部電路按1.8V(伏特)的電力供應電壓而運作，I/O裝置按3.3V的電力供應電壓而運作，或是在混壓系統(tǒng)中傳送或接收具有3.3V的電壓位準的信號。為避免因跨于該I/O裝置之各節(jié)點所施加的電壓過高而產(chǎn)生過度電場，該過度電場會造成該柵極氧化物的劣化或崩潰，故于傳統(tǒng)方法中，以相對較厚的柵極氧化層來制造各I/O裝置，藉此避免柵極過度電壓的問題。然而，在制造過程中要求額外光刻掩膜來制造厚柵極氧化層，造成產(chǎn)品生產(chǎn)成本之增加。
電子產(chǎn)業(yè)需要一種可行的解決方式，藉以維持納米刻度CMOS IC內(nèi)之各項電子性質(zhì)與裝置幾何性，以降低產(chǎn)品成本。從而希望具有一種ESD鉗位電路，能夠快速地響應于ESD事件來防護內(nèi)部電路，而又不致于在正常情況下影響到該內(nèi)部電路的運作。

發(fā)明內(nèi)容
本發(fā)明涉及一種ESD鉗位電路及一種提供ESD防護之方法，這些可解決一個或更多因先前技術(shù)之限制與缺點所造成的問題。
根據(jù)本發(fā)明之一具體實施例，提供一種用于靜電放電(ESD)防護之電路，其包含電阻器；串接于該電阻器之電容器；第一晶體管，其包含柵極，該柵極連接至第一電力供應，而該第一電力供應通過該電阻器將第一電壓提供至該柵極，以及連接至該第一電力供應的第一終端；第二晶體管，其包含柵極，該柵極連接至第二電力供應，而該第二電力供應提供小于該第一電壓的第二電壓，該第二晶體管具有連接至該第一晶體管之第二終端的第一終端；以及第三晶體管，其包含柵極，該柵極連接至該第二電力供應，該第三晶體管之第一終端連接至該第二晶體管之第二終端，而第二終端連接至與該第一電壓及該第二電壓相異的參考電壓。
同時根據(jù)本發(fā)明，提供一種用于靜電放電(ESD)防護之電路，其包含電壓耦合裝置，該裝置包含連接至提供第一電壓之第一電力供應的第一終端；第一晶體管，其包含有連接至該電壓耦合裝置之第二終端的柵極，以及連接至該第一電力供應之第一終端；第二晶體管，其包含有連接至提供低于該第一電壓之第二電壓的第二電力供應之柵極，以及連接至該第一晶體管之柵極的第一終端；第三晶體管，其包含有連接至該第二晶體管之第二終端的柵極，以及連接至該第一晶體管之第二終端的第一終端；以及第四晶體管，其包含連接至該第二電力供應之柵極，連接至該第三晶體管之柵極的第一終端，以及連接至與該第一電壓及該第二電壓相異之參考電壓的第二終端。
進一步根據(jù)本發(fā)明，茲提供一種用于靜電放電(ESD)防護之電路，其中包含電壓分壓器電路，該電路連接于提供第一電壓的第一電力供應與參考電壓之間；第一晶體管，其包含連接至該電壓分壓器電路之終端的柵極，以及連接至該第一電力供應之第一終端；第二晶體管，其包含連接至提供低于該第一電壓之第二電壓的第二電力供應之柵極，以及連接至該第一晶體管之柵極的第一終端；第三晶體管，其包含連接至該第二晶體管之第二終端的柵極，以及連接至該第一晶體管之第二終端的第一終端；以及第四晶體管，其包含連接至該第二電力供應之柵極，連接至該第三晶體管之柵極的第一終端，以及連接至與該第一電壓及該第二電壓相異之參考電壓的第二終端。
又根據(jù)本發(fā)明，提供一種提供靜電放電(ESD)防護之方法，其包含提供延遲電路；提供第一晶體管，其包含連接至該延遲電路之柵極，以及連接至提供第一電壓之第一電力供應的第一終端；提供第二晶體管，其包含連接至提供低于該第一電壓之第二電壓的第二電力供應之柵極，以及連接至該第一晶體管之第二終端的第一終端；提供第三晶體管，其包含連接至該第二電力供應的柵極，以及連接至該第二晶體管之第二終端的第一終端，以及連接至與該第一電壓及該第二電壓相異之參考電壓的第二終端；在該第二晶體管的第二終端與該參考電壓之間形成寄生電阻器；以及將ESD電流從該第一電力供應通過該寄生電阻器而導引至參考電壓。
仍又根據(jù)本發(fā)明，茲提供一種提供靜電放電(ESD)防護之方法，其包含提供電壓耦合裝置，該裝置包含連接至提供第一電壓之第一電力供應的第一終端；提供第一晶體管，其包含連接至該電壓耦合裝置之第二終端的柵極，以及連接至該第一電力供應之第一終端；提供第二晶體管，其包含連接至提供低于該第一電壓之第二電壓的第二電力供應之柵極，以及連接至該第一晶體管之柵極的第一終端；提供第三晶體管，其包含連接至該第二晶體管之第二終端的柵極，以及連接至該第一晶體管之第二終端的第一終端；提供第四晶體管，其包含連接至該第二電力供應之柵極，連接至該第三晶體管之柵極的第一終端，以及連接至與該第一電壓及該第二電壓相異之參考電壓的第二終端；在該第三晶體管的第二終端與該參考電壓之間形成寄生電阻器；以及響應于ESD事件，將ESD脈沖之一部分通過該電壓耦合裝置耦合至該第一晶體管。
進一步根據(jù)本發(fā)明，提供一種用于靜電放電(ESD)防護之方法，其中包含提供電壓分壓器電路，該電路連接于提供第一電壓的第一電力供應與參考電壓之間；提供第一晶體管，其包含連接至該電壓分壓器電路之終端的柵極，以及連接至該第一電力供應之第一終端；提供第二晶體管，其包含連接至提供低于該第一電壓之第二電壓的第二電力供應之柵極，以及連接至該第一晶體管之柵極的第一終端；提供第三晶體管，其包含連接至該第二晶體管之第二終端的柵極，以及提供連接至該第一晶體管之第二終端的第一終端；提供第四晶體管，其中含有連接至該第二電力供應之柵極，連接至該第三晶體管之柵極的第一終端，以及連接至與該第一電壓及該第二電壓相異之參考電壓的第二終端；以及在該第一電壓之經(jīng)分割部分處偏壓該第一晶體管之柵極，以將該第一晶體管保持在關(guān)閉狀態(tài)下。
本發(fā)明之其它特性與優(yōu)點將在如后說明中部分提出，自該說明中將很容易明白其中一部分，或者亦可通過實際操作本發(fā)明而習知。通過在權(quán)利要求中所特別指出之各項權(quán)利要求及組合便可實現(xiàn)獲得本發(fā)明的各項特性與優(yōu)點。
應了解的是，前面的一般敘述與后面的詳細說明兩者皆僅具示范及解釋性質(zhì)，而不具限制本發(fā)明之申請專利范圍的意義。


參照附圖將可更清楚了解前述發(fā)明內(nèi)容以及本發(fā)明之具體實施方式
。為達說明本發(fā)明之目的，將于各附圖中較佳地繪出各具體實施例。然而應了解的是，本發(fā)明并不局限于圖中所示的刻板排列方式與設備。
在各圖式中圖1為根據(jù)本發(fā)明之一具體實施例之靜電放電(ESD)鉗位電路的示意性方框圖；
圖2為根據(jù)本發(fā)明之一具體實施例之ESD鉗位電路的電路圖；圖3A及3B為說明如圖2所示而按正常情況所操作之ESD鉗位電路的模擬結(jié)果點繪圖；圖4A及4B為說明如圖2所示而響應于ESD事件所操作之ESD鉗位電路的模擬結(jié)果點繪圖；圖5為根據(jù)本發(fā)明之另一具體實施例之ESD鉗位電路的電路圖；圖6A為說明如圖5所示而按正常情況所操作之ESD鉗位電路的模擬結(jié)果點繪圖；圖6B及6C為說明如圖5而響應于ESD事件所操作之ESD鉗位電路的模擬結(jié)果點繪圖；圖7A為根據(jù)本發(fā)明之一具體實施例之ESD防護裝置的示意圖；圖7B為根據(jù)本發(fā)明之另一具體實施例之ESD防護裝置的示意圖；圖8為根據(jù)本發(fā)明之一具體實施例，為在混壓接口中提供ESD防護的方法示意圖。
主要元件標記說明12ESD監(jiān)測電路14ESD防護電路16焊墊20ESD鉗位電路22ESD監(jiān)測電路24ESD防護電路26寄生電阻器28寄生npn晶體管30ESD鉗位電路32ESD監(jiān)測電路
34ESD防護電路41SCR裝置42寄生電阻器51FOD裝置52寄生電阻器53寄生npn晶體管60第一ESD鉗位電路61內(nèi)部電路62第ESD鉗位電路具體實施方式
現(xiàn)將詳細參照本發(fā)明的具體實施例，其范例如隨附圖中所述。在所有圖式中，將盡可能使用相同的參考編號來表示相同或類似的部件。
圖1為根據(jù)本發(fā)明之一具體實施例之靜電放電(ESD)鉗位電路的示意性方框圖?，F(xiàn)參照圖1，該ESD鉗位電路包含ESD監(jiān)測電路12及ESD防護電路14，上述這些電路之每一個在焊墊16處經(jīng)連接至內(nèi)部電路或待予防護之電路(圖中未表示)。該ESD監(jiān)測電路12在內(nèi)部電路之正常操作的過程中是被保持在關(guān)閉狀態(tài)下。當發(fā)生ESD事件時，(例如)在該ESD鉗位電路之接針或墊16處，該ESD監(jiān)測電路12即觸發(fā)該ESD防護電路14，藉以對該內(nèi)部電路或各電路提供ESD防護。基于基體觸發(fā)式設計，在2001年12月“IEEE Trans.Device and Materials Reliability”第1冊第190-203頁的“Investigation of the Gate-Driven Effect andSubstrate-Triggered Effect on ESD Robustness of CMOS Devices”中由T.Y.Chen與M.D.Ker所揭示，該ESD監(jiān)測電路12響應于ESD事件而提供觸發(fā)電流以快速并均勻地開啟該ESD防護電路14。
圖2為根據(jù)本發(fā)明之第一較佳具體實施例之ESD鉗位電路的電路圖?，F(xiàn)參照圖2，該ESD鉗位電路20包含(但不限于)ESD監(jiān)測電路22及ESD防護電路24。該ESD防護電路包含堆疊式n-型金屬氧化物半導體(StackedN-type Metal-Oxide Semiconductor；STNMOS)裝置、硅控制整流器(SiliconControlled Rectifier；SCR)裝置、或是場氧化元件(Field Oxide Device；FOD)之一，其可工作于約該內(nèi)部電路所要求之操作電壓位準的兩倍。為便于說明，在全篇規(guī)格文件中，將以STNMOS裝置用來作為該ESD防護電路24。該ESD鉗位電路20在混壓環(huán)境下運作，包含第一電力供應VDDH，以及用以對上述這些內(nèi)部電路進行供電的第二電力供應VDDL。該第一電力供應VDDH的最大操作電壓位準可為該第二電力供應VDDL的兩倍。標注為CP之電容代表該電路在節(jié)點b的等效寄生電容。
該ESD監(jiān)測電路22包含第一p-型金屬氧化物半導體(P-typeMetal-Oxide Semiconductor；PMOS)晶體管MP1、第二PMOS晶體管MP2、第三PMOS晶體管MP3，以及n-型金屬氧化物半導體(N-type Metal-OxideSemiconductor；NMOS)晶體管MN3。該第一PMOS晶體管MP1的柵極通過電阻器R1而耦合于該第一電力供應VDDH，以及耦合于該第一電力供應VDDH的源極(未經(jīng)編號)。該第二PMOS晶體管MP2包含耦合于該第一PMOS晶體管MP1之漏極(未經(jīng)編號)的源極(未經(jīng)編號)，以及耦合于該第三晶體管PMOS MP3之柵極(未經(jīng)編號)的柵極(未經(jīng)編號)，以及該第二電力供應VDDL。該第三PMOS晶體管MP3作為電容器，并且在其它的具體實施例中可由電容加以替換，形成具該電阻器R1之RC延遲電路。該NMOS晶體管MN3包含耦合于該第二PMOS晶體管MP2之柵極的柵極(未經(jīng)編號)，耦合于該第二PMOS晶體管MP2之漏極的漏極(未經(jīng)編號)，耦合于參考電壓位準之源極(未經(jīng)編號)。
該按STNMOS裝置之形式的ESD防護電路24包含第一NMOS晶體管MN1及第二NMOS晶體管MN2。在該STNMOS元件裝置中，可于該ESD防護電路24中形成寄生電阻器26及寄生npn晶體管28。該第一NMOS晶體管MN1包含耦合于該第二電力供應VDDL之柵極(未經(jīng)編號)，以及耦合于該第一電力供應VDDH的漏極(未經(jīng)編號)。該第二NMOS晶體管MN2包含耦合于該參考電壓位準之柵極(未經(jīng)編號)與源極(未經(jīng)編號)，以及耦合于該第一NMOS晶體管MN1之源極(未經(jīng)編號)的漏極(未經(jīng)編號)。
在IC的正常操作期間，在節(jié)點a處之電壓位準(即Va)會通過該電阻器R1而受偏壓于VDDH，其關(guān)閉該第一PMOS晶體管MP1。節(jié)點c處的電壓位準(即Vc)被偏壓于約(VDDL+|Vtp|)處，其中該Vtp是該第二晶體管MP2的臨界電壓。該NMOS晶體管MN3，即通過在節(jié)點b處所施加之VDDL電壓位準(即為VDDL之Vb)所開啟，而偏壓該npn晶體管28的基極(base)到接地電位。因此，可將該ESD監(jiān)測電路22保持于關(guān)閉狀態(tài)，并且不會影響到該IC的正常操作。由于VDDL約等于1/2VDDH，因此上述這些晶體管之每一個的漏極至柵極、柵極至源極、以與柵極至基極電壓，均低于該VDDL。因為CMOS裝置在目前可支撐為1.1倍于其正常操作電壓之電壓位準(即1.1VDDL)的電場，所以該ESD鉗位電路20并不會引發(fā)任何柵極氧化層可靠性的問題。
而對于供電方面，既然電力供應電壓的正常揚升時間為數(shù)毫秒(Millisecond；ms)之數(shù)階，因此該電阻器R1及該第三PMOS晶體管MP3之數(shù)值經(jīng)選擇以使得該電壓Va可在供電上升期間隨該電力信號而揚升，而不致產(chǎn)生任何RC延遲，以確保將該ESD監(jiān)測電路22保持在關(guān)閉狀態(tài)下。另一方面，關(guān)于ESD事件方面，由于ESD信號的揚升時間為從幾個至幾十納秒(Nanosecond；ns)的范圍，因此該電阻器R1及該第三PMOS晶體管MP3的數(shù)值可經(jīng)選擇而使得該電壓Va緩慢地揚升，以確保由該電阻器R1及該第三PMOS晶體管MP3所形成的延遲電路能夠產(chǎn)生RC延遲。在一根據(jù)本發(fā)明之具體實施例中，該RC延遲為從約0.1到1微秒(Microsecond；μs)的范圍。
響應于ESD事件，該電壓Va因該RC延遲之故，與該VDDH相比為相對地較低電位，因此開啟該第一PMOS晶體管MP1。由于在ESD事件期間，IC為浮接狀態(tài)，因此該第二電力供應VDDL具有起始電壓在接地電壓位準(0V)。該第二PMOS晶體管MP2因而被視為是在開啟狀態(tài)下，并且該NMOS晶體管MN3為在關(guān)閉狀態(tài)下。當在該第一電力供應VDDH上發(fā)生ESD事件時，觸發(fā)電流將自上述這些PMOS晶體管MP1及MP2提供至該STNMOS裝置的基極(未經(jīng)編號)，然后通過該寄生電阻26至該接地，其開啟寄生npn晶體管28，及該ESD防護電路24。然后該ESD電流通過該寄生npn晶體管28而被放電至接地。
圖3A、3B及4A、4B說明在該ESD鉗位電路20內(nèi)的電壓或電流響應，其通過SPICE模擬所獲。圖3A及3B為說明如圖2所示而按正常情況所操作之ESD鉗位電路20的模擬結(jié)果點繪圖。現(xiàn)參照圖3A，經(jīng)模擬之VDDH及VDDL信號分別地具有約2.5V及1.2V的數(shù)值，并具有約1ms的揚升時間。圖3B說明在供電上升的過程中，于圖2中所示之處a、b及c點的電壓響應?，F(xiàn)參照圖3B，在供電上升期間該電壓Va會在1ms內(nèi)上揚升至該VDDH位準，其關(guān)閉該第一PMOS晶體管MP1，及該ESD監(jiān)測電路22。
圖4A及4B為說明如第2圖所示而響應于ESD事件所操作之ESD鉗位電路20的模擬結(jié)果點繪圖。在該ESD監(jiān)測電路22里，根據(jù)本發(fā)明之一具體實施例，晶體管MP1、MP2、MP3及MN3的信道寬度對信道長度(Widthto Length；W/L)比分別地約為30(μm)/0.15(μm)、30/0.15、5/7.5及5/0.15，且該電阻器R1約為50K歐姆?，F(xiàn)參照圖第4A，6V的模擬ESD信號在VDDh上具有10ns揚升時間，代表出現(xiàn)在該第一電力供應VDDH上的ESD脈沖。因該RC延遲之故，Va并不會如該VDDh信號般如此快速地揚升，其開啟該第一PMOS晶體管MP1。圖4B說明響應于該第二PMOS晶體管MP2的電流。參照于圖4B，當該ESD脈沖揚升時，自該PMOS晶體管MP1及MP2流動到該STNMOS裝置之基極的電流IMP2會快速地揚升。
圖5為根據(jù)本發(fā)明之一第二較佳具體實施例之ESD鉗位電路30的電路圖。參照圖5，該ESD鉗位電路30包含ESD監(jiān)測電路32及ESD防護電路34。該ESD監(jiān)測電路32包含第一、第二、第三與第四PMOS晶體管MP01、MP02、MP03與MP04，以及第一、第二與第三NMOS晶體管MN01、MN02與MN03。該第一及第二PMOS晶體管MP01及MP02可作為分壓器串行，藉以將節(jié)點A處偏壓至該VDDH之一部分。在該第二具體實施例里，該第一及第二PMOS晶體管MP01及MP02是被制造為具有相同大小，因此該VA約為1/2VDDH。在正常操作期間，由于該VDDL約等于1/2VDDH，因此含有經(jīng)耦合于該VDDL之柵極(未經(jīng)編號)的第三PMOS晶體管MP03會被關(guān)閉。含有經(jīng)耦合于該VDDL之柵極(未經(jīng)編號)的第三NMOS晶體管MN03會被開啟。在節(jié)點B處的電壓位準(即VB)被拉向參考電壓位準，其關(guān)閉該第二NMPS晶體管MN02。在節(jié)點C處的電壓位準(即VC)在約(1/2VDDH-Vtn)處受到偏壓，其中該Vtn是該第一NMOS晶體管MN01的臨界電壓。因此，在正常操作期間，該ESD監(jiān)測電路32被保持為關(guān)閉狀態(tài)，并且無電流流入該ESD防護電路34。
在該第二較佳具體實施例里，上述這些第一及第二PMOS晶體管MP01及MP02被設計為具有微小尺寸，藉以防止過度泄漏電流。在本發(fā)明的其它具體實施例里，在本范例中由上述這些PMOS晶體管MP01及MP02所形成的分壓器串行可為四、六、八或以上之多個上述這些PMOS晶體管，以進一步壓制泄漏電流。
若因VDDH上之噪聲而產(chǎn)生的電壓振蕩通過該第四PMOS晶體管MP04而耦合至VA，則該VC的電壓位準將揚升超過1/2VDDH。此電壓揚升將在該第二NMOS晶體管MN02上造成柵極氧化層可靠性的問題。為避免此風險，該ESD鉗位電路30進一步包含第五PMOS晶體管MP05，藉以將該VC的電壓位準鉗夾于VDDL+Vtp，在此該Vtp為該第五PMOS晶體管MP05的臨界電壓。該第五PMOS晶體管MP05設計為具微小尺寸，以確保在ESD事件期間能夠?qū)⒍鄶?shù)的ESD觸發(fā)電流導經(jīng)該寄生晶體管28。
當在該VDDH電力線路上出現(xiàn)ESD事件時，可將一部分的ESD電壓通過該第四PMOS晶體管MP04而耦合至該MN01的柵極，這將快速地拉高該VA，而開啟該第一NMOS晶體管MN01。在該ESD事件期間，由于該VDDL為浮接狀態(tài)并具有0V之起始電壓，因此開啟該第三PMOS晶體管MP03，并且將VB拉至約VA而開啟該第二NMOS晶體管MN02。基體觸發(fā)電流被提供至該STNMOS裝置的基極(MNO4及MNO5)，其開啟該ESD防護電路34，通過該寄生npn晶體管28而將ESD電流導通至接地。
圖6A、6B及6C說明在該ESD鉗位電路30內(nèi)的電壓或電流響應，其通過SPICE模擬所獲。圖6A是說明如圖5所示而按正常情況所操作之ESD鉗位電路30的模擬結(jié)果點繪圖。參照圖6A，經(jīng)模擬之VDDH及VDDL信號分別地具有約2.5V及1.2V的數(shù)值，且具有約1ms的揚升時間。在供電上升期間，該電壓VA及VC會在1ms內(nèi)實質(zhì)上揚升至VDDL位準處，而VB則被保持在參考電壓位準處。
圖6B及6C為說明如圖5而響應于ESD事件所操作之ESD鉗位電路30的模擬結(jié)果點繪圖。在該ESD監(jiān)測電路32里，根據(jù)本發(fā)明之一具體實施例，上述這些晶體管MP01、MP02、MP03、MP04、MN01、MN02及MN03的W/L比分別地約為0.4(μm)/20(μm)、0.4/20、10/0.15、5/7.5、30/0.15、30/0.15及5/0.15?，F(xiàn)參照圖6B，6V的模擬ESD信號在VDDh上具有10ns揚升時間，代表出現(xiàn)在該VDDH電力線路上的ESD脈沖。因耦合效應之故，VA快速地揚升超過該VDDH，其開啟該第一NMOS晶體管MN01、該第二NMOS晶體管MN02，及該ESD監(jiān)測電路32。VB大致等于VA。圖6C說明該第二NMOS晶體管MN02的電流響應。參照于圖6C，當該ESD脈沖揚升時，自上述這些NMOS晶體管MN01及MN02流到該STNMOS裝置之基底的電流IMN2在快速地揚升。
圖7A為根據(jù)本發(fā)明之第三具體實施例之ESD防護裝置的示意圖。即如前述，適當?shù)腅SD防護電路除STNMOS裝置以外，亦可包含硅控制整流器(SCR)裝置或是場氧化元件(FOD)。參照于圖7A，該ESD防護裝置包含SCR裝置41，其包含連接至ESD監(jiān)測電路的基體(經(jīng)標注為p-基體)。響應于ESD事件，該基體通過該ESD監(jiān)測電路所提供之電流而觸發(fā)，其開啟該ESD防護電路。接著，通過寄生電阻器42將ESD電流傳導至接地?？稍贙er等人之美國專利第6,747,861號，標題為“Electrostatic DischargeProtection for a Mixed-Voltage Device Using a Stacked-Transistor-TriggeredSilicon Controlled Rectifier”案文中觀察到此SCR裝置。
圖7B為根據(jù)本發(fā)明之另一具體實施例之ESD防護裝置的略圖。參照圖7B，該ESD防護裝置包含F(xiàn)OD裝置51，其包含連接至ESD監(jiān)測電路的基體(未經(jīng)編號)。響應于ESD事件，該基體通過自該ESD監(jiān)測電路所提供，通過該寄生電阻器52接地的電流所觸發(fā)，其開啟寄生npn晶體管53，及該ESD防護裝置。然后，將ESD電流通過該寄生晶體管53而導通至接地?？稍诒旧暾埌钢T發(fā)明人其一的Ker之美國專利第5,744,842號，標題為“Area-Efficient VDD-to-VSS ESD Protection Circuit”案文中觀察到此FOD裝置。
圖8為根據(jù)本發(fā)明之一具體實施例在混壓接口中提供ESD防護的方法示意圖。參照于圖8，已在先前各項具體實施例中加以討論之第一ESD鉗位電路60連接于該VDDH與各VSS線路之間，用于ESD電流自該VDDH線路傳導至該VSS線路，以響應于出現(xiàn)在VDDH上之ESD事件。在該VDDL與各VSS線路之間平行連接于該內(nèi)部電路61的第二ESD鉗位電路62，用于ESD電流自該VDDL線路傳導至該VSS線路，以響應于出現(xiàn)在VDDL上的ESD事件。
所屬技術(shù)領(lǐng)域的技術(shù)人員應可了解，可對上述各具體實施例進行變化，而不致悖離其廣泛的發(fā)明性概念。所以，應了解的是，本發(fā)明并不限于所揭示之特定具體實施例，也涵蓋由權(quán)利要求所定義之本發(fā)明精神與范疇內(nèi)的各項修改。
此外，在描述本發(fā)明之代表性具體實施例中，本說明書可能已經(jīng)將本發(fā)明之方法及/或程序表現(xiàn)為特定的步驟序列。然而就某種程度來說，該方法或程序并不仰賴于本文所陳述之特定步驟順序，因此，該方法或程序不應受限于本文所述之特定步驟序列。所屬技術(shù)領(lǐng)域的技術(shù)人員即可了解，亦可采用其它的步驟序列。所以，不應將本說明書中所陳述之特定步驟順序詮釋為本申請專利范圍的限制條件。此外，不應將和本發(fā)明之方法及/或程序有關(guān)的申請專利范圍限制在必須以文中所撰之順序來執(zhí)行，而所屬技術(shù)領(lǐng)域的技術(shù)人員即可明了上述這些序列均可改變，且仍落在本發(fā)明的精神與范疇內(nèi)。
權(quán)利要求
1.一種用于靜電放電防護之電路，其特征是包含電阻器；電容器，其串連于電阻器；第一晶體管，其包含柵極，該柵極連接至第一電力供應，該第一電力供應通過該電阻器將第一電壓提供至該柵極，以及連接至該第一電力供應的第一終端；第二晶體管，其包含柵極，該柵極連接至第二電力供應，該第二電力供應提供低于該第一電壓的第二電壓，該第二晶體管具有連接至該第一晶體管之第二終端的第一終端；以及第三晶體管，其包含柵極，該柵極連接至該第二電力供應，該第三晶體管之第一終端連接至該第二晶體管之第二終端，第二終端連接至與該第一電壓及該第二電壓相異的參考電壓。
2.根據(jù)權(quán)利要求1所述的電路，其特征是進一步包含電容器，該電容器連接于該第一晶體管的柵極與該第二晶體管的柵極之間。
3.根據(jù)權(quán)利要求1所述的電路，其特征是進一步包含寄生電阻器，該電阻器形成于該第二晶體管的第二終端與該參考電壓之間。
4.根據(jù)權(quán)利要求1所述的電路，其特征是進一步包含寄生晶體管，該晶體管包含基極，該基極連接至該第二晶體管的第二終端。
5.根據(jù)權(quán)利要求1所述的電路，其特征是該第二電壓約為該第一電壓的一半。
6.根據(jù)權(quán)利要求1所述的電路，其特征是進一步包含堆疊n-型金屬氧化物半導體裝置，該半導體連接于該第一電力供應與該參考電壓之間。
7.根據(jù)權(quán)利要求1所述的電路，其特征是進一步包含硅控制整流器裝置，該整流器連接于該第一電力供應與該參考電壓之間。
8.根據(jù)權(quán)利要求1所述的電路，其特征是進一步包含場氧化元件，該元件連接于該第一電力供應與該參考電壓之間。
9.一種用于靜電放電防護之電路，其特征是包含電壓耦合裝置，其包含連接至提供第一電壓之第一電力供應的第一終端；第一晶體管，其包含連接至該電壓耦合裝置之第二終端的柵極，以及連接至該第一電力供應之第一終端；第二晶體管，其包含連接至提供低于該第一電壓之第二電壓的第二電力供應之柵極，以及連接至該第一晶體管之柵極的第一終端；第三晶體管，其包含連接至該第二晶體管之第二終端的柵極，以及連接至該第一晶體管之第二終端的第一終端；以及第四晶體管，其包含連接至該第二電力供應之柵極，連接至該第三晶體管之柵極的第一終端，以及連接至與該第一電壓及該第二電壓相異之參考電壓的第二終端。
10.根據(jù)權(quán)利要求9所述的電路，其特征是進一步包含電壓分壓器串行，該串行連接于該第一電力供應與該參考電壓之間。
11.根據(jù)權(quán)利要求10所述的電路，其特征是該第一晶體管之柵極連接至該電壓分壓器串行之終端。
12.根據(jù)權(quán)利要求9所述的電路，其特征是進一步包含第五晶體管，該晶體管包含連接至該第二電力供應的柵極，以及連接至該第一晶體管之第二終端的第一終端。
13.根據(jù)權(quán)利要求9所述的電路，其特征是進一步包含寄生電阻器，該電阻器形成于該第三晶體管的第二終端與該參考電壓之間。
14.根據(jù)權(quán)利要求9所述的電路，其特征是進一步包含寄生晶體管，該晶體管包含連接至該第三晶體管之第二終端的基極。
15.根據(jù)權(quán)利要求9所述的電路，其特征是進一步包含堆疊n-型金屬氧化物半導體裝置，該裝置連接于該第一電力供應與該參考電壓之間。
16.根據(jù)權(quán)利要求9所述的電路，其特征是進一步包含硅控制整流器裝置，該裝置連接于該第一電力供應與該參考電壓之間。
17.根據(jù)權(quán)利要求1所述的電路，其特征是進一步包含場氧化元件，該元件連接于該第一電力供應與該參考電壓之間。
18.一種用于靜電放電防護之電路，其特征是包含電壓分壓器電路，其連接于提供第一電壓的第一電力供應與參考電壓之間；第一晶體管，其包含連接至該電壓分壓器電路之終端的柵極，以及連接至該第一電力供應之第一終端；第二晶體管，其包含連接至提供低于該第一電壓之第二電壓的第二電力供應之柵極，以及連接至該第一晶體管之柵極的第一終端；第三晶體管，其包含連接至該第二晶體管之第二終端的柵極，以及連接至該第一晶體管之第二終端的第一終端；以及第四晶體管，其包含連接至該第二電力供應之柵極，連接至該第三晶體管之柵極的第一終端，以及連接至與該第一電壓及該第二電壓相異之參考電壓的第二終端。
19.根據(jù)權(quán)利要求18所述的電路，其特征是進一步包含電壓耦合裝置，該裝置連接于該第一電力供應與該第一晶體管的柵極之間。
20.根據(jù)權(quán)利要求18所述的電路，其特征是進一步包含第五晶體管，該晶體管包含連接至該第二電力供應的柵極，以及連接至該第一晶體管之第二終端的第一終端。
21.根據(jù)權(quán)利要求18所述的電路，其特征是進一步包含寄生電阻器，該電阻器形成于該第三晶體管的第二終端與該參考電壓之間。
22.根據(jù)權(quán)利要求18所述的電路，其特征是進一步包含寄生晶體管，該晶體管包含連接至該第三晶體管之第二終端的基極。
23.一種提供靜電放電防護之方法，其特征是包含提供延遲電路；提供第一晶體管，其包含連接至該延遲電路之柵極，以及連接至提供第一電壓之第一電力供應的第一終端；提供第二晶體管，其包含連接至提供低于該第一電壓之第二電壓的第二電力供應之柵極，以及連接至該第一晶體管之第二終端的第一終端；提供第三晶體管，其包含連接至該第二電力供應的柵極，以及連接至該第二晶體管之第二終端的第一終端，以及連接至與該第一電壓及該第二電壓相異之參考電壓的第二終端；在該第二晶體管的第二終端與該參考電壓之間形成寄生電阻器；以及將ESD電流從該第一電力供應通過該寄生電阻器而導引至參考電壓。
24.根據(jù)權(quán)利要求23所述的方法，其特征是上述這些第一、第二及第三晶體管之每一個包含柵極、源極、漏極及基極，其進一步包含將上述這些第一、第二及第三晶體管之每一個之柵極-源極、柵極-基極以與柵極-基極間的電壓差維持在低于該第二電壓的電壓位準。
25.根據(jù)權(quán)利要求23所述的方法，其特征是進一步包含回應于ESD事件，提供長于ESD脈沖之揚升時間的延遲。
26.根據(jù)權(quán)利要求23所述的方法，其特征是進一步包含在待予防護之集成電路的正常操作期間，提供短于該電力上升信號之上升時間的延遲。
27.根據(jù)權(quán)利要求23所述的方法，其特征是進一步包含形成寄生晶體管；以及響應于ESD事件，將電流提供至該寄生晶體管之基極。
28.一種提供靜電放電防護之方法，其特征是包含提供電壓耦合裝置，其包含連接至提供第一電壓之第一電力供應的第一終端；提供第一晶體管，其包含連接至該電壓耦合裝置之第二終端的柵極，以及連接至該第一電力供應之第一終端；提供第二晶體管，其包含連接至提供低于該第一電壓之第二電壓的第二電力供應之柵極，以及連接至該第一晶體管之柵極的第一終端；提供第三晶體管，其包含連接至該第二晶體管之第二終端的柵極，以及連接至該第一晶體管之第二終端的第一終端；提供第四晶體管，其包含連接至該第二電力供應之柵極，連接至該第三晶體管之柵極的第一終端，以及連接至與該第一電壓及該第二電壓相異之參考電壓的第二終端；在該第三晶體管的第二終端與該參考電壓之間形成寄生電阻器；以及響應于ESD事件，將ESD脈沖之一部分通過該電壓耦合裝置耦合至該第一晶體管。
29.根據(jù)權(quán)利要求28所述的方法，其特征是進一步包含將ESD電流從該第一電力供應通過該寄生電阻器傳導至該參考電壓。
30.根據(jù)權(quán)利要求28所述的方法，其特征是進一步包含形成寄生晶體管；以及響應于ESD事件，將電流提供至該寄生晶體管之基極。
31.根據(jù)權(quán)利要求28所述的電路，其特征是進一步包含提供第五晶體管，該晶體管包含連接至該第二電力供應的柵極，以及連接至該第一晶體管之第二終端的第一終端。
32.根據(jù)權(quán)利要求28所述的方法，其特征是進一步包含提供電壓分壓器串行，該串行連接于該第一電力供應與該參考電壓之間；以及將該第一晶體管的柵極連接至該電壓分壓器串行之終端。
33.一種提供靜電放電防護之方法，其特征是包含提供電壓分壓器電路，該電路連接于提供第一電壓的第一電力供應與參考電壓之間；提供第一晶體管，其包含連接至該電壓分壓器電路之終端的柵極，以及連接至該第一電力供應之第一終端；提供第二晶體管，其包含連接至提供低于該第一電壓之第二電壓的第二電力供應之柵極，以及連接至該第一晶體管之柵極的第一終端；提供第三晶體管，其包含連接至該第二晶體管之第二終端的柵極，以及連接至該第一晶體管之第二終端的第一終端；提供第四晶體管，其包含連接至該第二電力供應之柵極，連接至該第三晶體管之柵極的第一終端，以及連接至與該第一電壓及該第二電壓相異之參考電壓的第二終端；以及在該第一電壓之經(jīng)分割部分處偏壓該第一晶體管之柵極，以將該第一晶體管保持在關(guān)閉狀態(tài)下。
34.根據(jù)權(quán)利要求33所述的方法，其特征是進一步包含提供電壓耦合裝置，該裝置連接于該第一電力供應與該第一晶體管的柵極之間。
35.根據(jù)權(quán)利要求33所述的方法，其特征是進一步包含提供第五晶體管，該晶體管包含連接至該第二電力供應的柵極，以及連接至該第一晶體管之第二終端的第一終端。
36.根據(jù)權(quán)利要求34所述的方法，其特征是進一步包含回應于ESD事件，將一部分的ESD脈沖耦合至該第一晶體管的柵極。
37.根據(jù)權(quán)利要求33所述的方法，其特征是進一步包含提供寄生晶體管；以及響應于ESD事件，將電流提供至該寄生晶體管之基極。
全文摘要
本發(fā)明提供一種用于靜電放電(Electrostatic Discharge；ESD)防護之電路，其包含電阻器；串連于該電阻器之電容器；第一晶體管，其包含柵極，該柵極連接至第一電力供應，而該第一電力供應通過該電阻器將第一電壓提供至該柵極，以及連接至該第一電力供應的第一終端；第二晶體管，其包含柵極，該柵極連接至第二電力供應，而該第二電力供應提供小于該第一電壓的第二電壓，該第二晶體管具有連接至該第一晶體管之第二終端的第一終端；以及第三晶體管，其包含柵極，該柵極連接于該第二電力供應，該第三晶體管之第一終端連接至該第二晶體管之第二終端，而第二終端連接于與該第一電壓及該第二電壓相異的參考電壓。
文檔編號H02H9/00GK101030574SQ20061008294
公開日2007年9月5日 申請日期2006年6月21日 優(yōu)先權(quán)日2006年3月2日
發(fā)明者柯明道, 陳穩(wěn)義, 莊哲豪 申請人:財團法人工業(yè)技術(shù)研究院