專利名稱：使用帶隙基準電壓發(fā)生電路的不規(guī)則電壓檢測和切斷電路的制作方法
技術(shù)領域：
本公幵涉及一種半導體集成電路，更具體地，涉及一種通過使用帶 隙基準電壓發(fā)生電路來檢測和切斷不規(guī)則電壓的電路。
背景技術(shù)：
當向設定了工作電源范圍的系統(tǒng)施加不規(guī)則電壓(例如過高電壓或 過低電壓)時，系統(tǒng)不能正常工作。具體地，高電壓可以損壞系統(tǒng)，因 此需要將高電壓切斷的電路以便保護系統(tǒng)。
圖1是示出了可以保護顯示裝置免于不穩(wěn)定電源影響的傳統(tǒng)保護電 路的圖。參考圖1，當輸入電源電壓Vin超過正常工作范圍時，保護電 路產(chǎn)生主電源接通/斷開信號MS，強制斷開連接輸入電源Vin和電源發(fā) 生器(未示出)的主開關?；鶞孰妷弘娐?30通過使用第六電阻器R6 和第七電阻器R7，基于輸入電源電壓Vin產(chǎn)生最小基準電壓和最大基準 電壓。將最大基準電壓輸入到第一比較器122的非反相輸入端(+)以及將 最小基準電壓輸入到第二比較器124的反相輸入端(-)。
第一比較器122通過將使用穩(wěn)定電路120中的第二齊納二極管ZD2 穩(wěn)定的第二節(jié)點n2的第二電壓與最大基準電壓進行比較，產(chǎn)生主電源控 制信號PCS。在該示例中，當?shù)诙妷盒∮谧畲蠡鶞孰妷簳r，所產(chǎn)生的 主電源控制信號PCS為高狀態(tài)。第二比較器124通過將使用穩(wěn)定電路126 中的第一齊納二極管ZDl穩(wěn)定的第一節(jié)點nl的第一電壓與最小基準電壓 進行比較，產(chǎn)生主電源控制信號PCS。在該示例中，當?shù)谝浑妷捍笥谧?小基準電壓時，所產(chǎn)生的主電源控制信號PCS為高狀態(tài)。將主電源控制 信號PCS傳送至輸出節(jié)點nO，然后通過使用穩(wěn)定電路132內(nèi)的第三齊納二極管ZD3進行穩(wěn)定。因此，生成主電源控制信號PCS作為主電源接通/
斷開信號MS。因此，在最小基準電壓和最大基準電壓之間的范圍中，產(chǎn) 生高電平的主電源接通/斷開信號MS接通主開關。
然而，在保護電路中使用的第一、第二和第三齊納二極管ZD1、 ZD2 和ZD3的導通電壓可能根據(jù)工藝或溫度變化而變化。如圖2所示，這擴 大了由主電源接通/斷開信號MS控制的最小基準電壓VLon和最大基準電 壓VHoff之間的范圍，例如VLonl至VHoff 1或VLon2至VHoff2。
因此，需要可以精確地控制最小基準電壓和最大基準電壓之間的電 壓范圍的不規(guī)則電壓檢測和切斷電路。

發(fā)明內(nèi)容
本發(fā)明的示例性實施例提出了一種使用帶隙基準電壓發(fā)生電路的 不規(guī)則電壓檢測和切斷電路。
根據(jù)本發(fā)明的示例性實施例，提出了一種不規(guī)則電壓檢測和切斷電 路，監(jiān)測電源電壓的工作電壓范圍，所述不規(guī)則電壓檢測和切斷電路包 括帶隙基準電壓發(fā)生電路，從電源電壓產(chǎn)生帶隙基準電壓；基準電壓 發(fā)生器，從電源電壓產(chǎn)生與帶隙基準電壓相同電壓電平的第一基準電壓 和第二基準電壓；電壓檢測器，從電源電壓產(chǎn)生檢測電壓；以及比較器， 通過將第一和第二基準電壓與檢測電壓進行比較，產(chǎn)生切斷電源電壓的 開關控制信號。
基準電壓發(fā)生電路可以包括運算放大器，其中將帶隙基準電壓輸 入到所述運算放大器的非反相輸入端，并且將第一基準電壓輸入至所述 運算放大器的反相輸入端；PM0S晶體管，所述PM0S晶體管的柵極與運 算放大器的輸出相連，所述PMQS晶體管的源極與電源電壓相連，以及所 述PM0S晶體管的漏極與第一基準電壓相連；第一電阻器，連接在第一基 準電壓和第二基準電壓之間；以及第二電阻器，連接在第二基準電壓和 地電壓之間。
電壓檢測器可以包括第三電阻器，連接在電源電壓和檢測電壓之 間；以及第四電阻器，連接在檢測電壓和地電壓之間。根據(jù)帶隙基準電 壓以及工作電壓范圍內(nèi)的最大電壓，第三和第四電阻器可以具有電阻比— Kmax }
i 4_ Wg ，其中R3表示第三電阻器，R4表示第四電阻器，Vbg表示 帶隙基準電壓，以及Vmax表示最大電壓。
根據(jù)帶隙基準電壓以及工作電壓范圍內(nèi)的最小電壓，第一至第四電
~^~ * F&g = ~^~~ * K min 阻器可以具有電阻比/ l + i 2 W + i 4 ，其中R1表示第一電阻
器，R2表示第二電阻器，R3表示第三電阻器，R4表示第四電阻器，Vbg 表示帶隙基準電壓，以及Vmin表示最小電壓。
比較器可以包括第一比較器，將第一基準電壓和檢測電壓進行比 較；第二比較器，將第二基準電壓和檢測電壓進行比較；以及邏輯電路， 通過對第一比較器的輸出和第二比較器的輸出進行"與"運算，產(chǎn)生開 關控制信號。
帶隙基準電壓發(fā)生電路可以包括運算放大器，提供運算放大器的 輸出作為偏置電壓，并且將第一電壓和第二電壓進行比較；第一 麗0S 晶體管，連接在運算放大器的輸出和地電壓之間，并且其柵極與復位信 號相連；第一PMOS晶體管，連接在電源電壓和第一電壓之間，并且其柵 極與運算放大器的輸出相連；第二PM0S晶體管，連接在電源電壓和第二 電壓之間，并且其柵極與運算放大器的輸出相連；第三PMOS晶體管，連 接在電源電壓和帶隙基準電壓之間，并且其柵極與運算放大器的輸出相 連；第一電阻器，連接在第一電壓和地電壓之間；第一二極管，連接在 第一電壓和地電壓之間；第二電阻器，連接在第二電壓和地電壓之間； 第三電阻器和第二二極管組，串聯(lián)連接在第二電壓和地電壓之間；以及 第四電阻器，連接在帶隙基準電壓和地電壓之間。
運算放大器可以包括第四PMOS晶體管，所述第四PMOS晶體管的 源極與電源電壓相連，并且所述第四PM0S晶體管的柵極與運算放大器的 輸出相連；第五和第六PMOS晶體管，所述第五和第六PMOS晶體管的源 極與第四PM0S晶體管的漏極相連，并且所述第五和第六PM0S晶體管的 柵極分別與第一電壓和第二電壓相連；第二和第三麗0S晶體管，分別連 接在第五和第六PMOS晶體管的漏極與地電壓之間，并且所述第二和第三 NM0S晶體管的漏極和柵極彼此相連；第四麗0S晶體管，所述第四剛0S晶體管的柵極與第二 NM0S晶體管的柵極相連，并且所述第四麗0S晶體 管的源極與地電壓相連，以便與第二麗0S晶體管形成電流鏡；第五NM0S 晶體管，所述第五麗0S晶體管的漏極與運算放大器的輸出相連，所述第 五麗0S晶體管的柵極與第三麗0S晶體管的柵極相連，并且所述第五 麗0S晶體管的源極與地電壓相連，以便與第三NMOS晶體管形成電流鏡； 第七PMOS晶體管，所述第七PMOS晶體管的源極與電源電壓相連，并且 所述第七PM0S晶體管的漏極和柵極與第四麗0S晶體管的漏極相連；以 及第八PMOS晶體管，所述第八PMOS晶體管的源極與電源電壓相連，所 述第八PM0S晶體管的漏極與運算放大器的輸出相連，并且所述第八PM0S 晶體管的柵極與第七PMOS晶體管的柵極相連，以便與第七PMOS晶體管 形成電流鏡。第二二極管組可以由并聯(lián)連接在第三電阻器和地電壓之間 的多個二極管構(gòu)成。
開關控制信號可以接通或斷開連接電源電壓和主系統(tǒng)的開關。 因此，本發(fā)明的示例性實施例的不規(guī)則電壓檢測和切斷電路通過使 用在面對電源電壓和溫度變化時穩(wěn)定的BGR電路，可以精確地控制電源 電壓的工作電壓范圍。


根據(jù)以下結(jié)合附圖的描述，更加詳細地了解本發(fā)明的示例性實施
例，其中
圖l示出了可以保護顯示裝置免受不穩(wěn)定電源影響的傳統(tǒng)保護電路
的圖2是用于描述圖1所示保護電路的工作的圖； 圖3是示出了根據(jù)本發(fā)明示例性實施例的不規(guī)則電壓檢測和切斷電 路的圖4是示出了圖3中所示的帶隙基準電壓發(fā)生電路的圖；以及 圖5是用于描述圖3中所示比較器的圖。
具體實施例方式
參考用于說明本發(fā)明的示例性實施例的附圖，以便獲得對于本發(fā)明、本發(fā)明的優(yōu)點、以及實施本發(fā)明所實現(xiàn)的目的的足夠理解。
下面將通過參考附圖解釋示例性實施例，來詳細描述本發(fā)明。圖中
相同的參考數(shù)字表示相同的元件。
圖3是示出了根據(jù)本發(fā)明示例性實施例的不規(guī)則電壓檢測和切斷電
路300的圖。參考圖3，不規(guī)則電壓檢測和切斷電路300監(jiān)測電源電壓 VDD是否在工作電壓范圍內(nèi)，并且當電源電壓VDD在工作電壓范圍之外 時，切斷開關200以便切斷電源電壓VDD和主系統(tǒng)100之間的連接。在 示例性實施例中，工作電壓范圍為從4. 30V至5. 35V。主系統(tǒng)100可以 是獨立的集成電路(IC)芯片、或者包括不規(guī)則電壓檢測和切斷電路300 的IC內(nèi)部的重要電路塊。
不規(guī)則電壓檢測和切斷電路300包括帶隙基準電壓發(fā)生電路 310(在下文中稱為BGR電路310)、基準電壓發(fā)生器320、電壓檢測器330 和比較器340。
如本領域普通技術(shù)人員所公知的，在半導體集成電路中使用BGR電 路310，以便提供穩(wěn)定的偏置，并且該BGR電路310在面對溫度或工藝 變化時是穩(wěn)定的。如圖4所示，BGR電路310包括運算放大器210，該運 算放大器210由差分放大器構(gòu)成，其中該差分放大器的偏置電壓與運算 放大器210的輸出電壓Vo相連。運算放大器210包括PMOS晶體管302 和303，其中它們的柵極分別接收第一電壓Vi和第二電壓Vib; PMOS晶 體管301，連接在電源電壓VDD和PMOS晶體管302和303的源極之間； 以及晶體管304和308、 305和309以及306和307，這些晶體管對形成 電流鏡。由晶體管304和308構(gòu)成的第一電流鏡與PMOS晶體管302的漏 極相連，由晶體管305和309構(gòu)成的第二電流鏡與PMOS晶體管303的漏 極相連，由晶體管306和307構(gòu)成的第三電流鏡與晶體管308和309相 連。運算放大器210通過流過由運算放大器210的輸出電壓Vo選通的 PMOS晶體管301的操作電流Iop來操作。當運算放大器210的輸出電壓 Vo通過響應于復位信號RESET導通的第一 歷OS晶體管Nl變?yōu)檫壿嫷碗?平時，運算放大器210的操作電流Iop流過PMOS晶體管301。
BGR電路310還包括第一至第三PMOS晶體管P1、 P2和P3，它們 具有相同的尺寸；第一和第二電阻器R1和R2，它們具有相同的電阻值;第一二極管D1;多個第二二極管D2，其中數(shù)目M為M〉0，其中M是整數(shù)；第三電阻器R3;以及第四電阻器R4。第一 PMOS晶體管Pl連接在電源電 壓VDD和第一電壓Vi之間，并且第一 PMOS晶體管Pl的柵極與運算放大 器210的輸出電壓Vo相連。第二 PMOS晶體管P2連接在電源電壓VDD 和第二電壓Vib之間，并且第二 PMOS晶體管P2的柵極與運算放大器210 的輸出電壓Vo相連。第三PMOS晶體管P3連接在電源電壓VDD和帶隙基 準電壓Vref之間，并且第三PMOS晶體管P3的柵極與運算放大器210 的輸出電壓Vo相連。第四電阻器R4連接在帶隙基準電壓Vref和地電壓 VSS之間。第一電阻器Rl連接在第一電壓Vi和地電壓VSS之間，并且 第一二極管Dl連接在第一電壓Vi和地電壓VSS之間。第二電阻器R2 連接在第二電壓Vib和地電壓VSS之間。此外，在第二電壓Vib和地電 壓VSS之間，并聯(lián)連接的第二二極管D2與第三電阻器R3串聯(lián)連接。BGR電路310如下操作。因為第一至第三PMOS晶體管P1、 P2和P3 的尺寸相同并且第一和第二電阻器Rl和R2的電阻值相同，第一電阻器 Rl兩端的第一電壓Vi和第二電阻器R2兩端的第二電壓Vib相同。因此，第一至第三PMOS晶體管Pl、 P2和P3的柵極共同與運算放 大器210的輸出電壓Vo相連，因此第一至第三電流Io、 Iob和Iref相同。/o = /o6 二 /re/ 等式2 在該示例性實施例中，因為""=/2"以及/。 = + /1和/。6 = /2" + /2 ， 可以得到等式3。/h/2…等式3 △ 「 = 4, - = V 1"(M)…等式4 這里，^表示熱電壓，并且具有0.086mV/。C的溫度系數(shù)。 因為I2與^成比例，可以得到等式5。們…等式5因為I2a與^成比例，可以得到等式6?！仁?
這里，因為1ob是I2和12a的和，并且Iob是Iref的鏡像，可以 得到等式7。
/re/ = /o6 = /2 + /2a…等式了
因此，如等式8可以獲得作為BGR電路310輸出的帶隙基準電壓 Vref。
、/ 3 / 2'…等式8
換句話說，帶隙基準電壓Vref根據(jù)第二、第三和第四電阻器R2、 R3和R4的比率確定，并且?guī)缀醪皇茈娮柚档挠绊憽＜?，BGR電路310 不受電源電壓VDD變化的影響，并且根據(jù)第二、第三和第四電阻器R2、 R3和R4的比率產(chǎn)生穩(wěn)定的帶隙基準電壓Vref。例如，將帶隙基準電壓 Vref設定為約1.2V。
再參考圖3，基準電壓發(fā)生器320包括運算放大器321、 PM0S晶體 管322以及第一和第二電阻器Rl和R2。運算放大器321按照與圖4的 運算放大器210相同的方式構(gòu)成，其中晶體管303的柵極是運算放大器 321的非反相輸入端(+)以及晶體管302的柵極是運算放大器321的反相 輸入端(-)。運算放大器321的輸出端Vo與pM0S晶體管322的柵極相連。 PM0S晶體管322以及第一和第二電阻器Rl和R2串聯(lián)連接在電源電壓VDD 和地電壓VSS之間。PM0S晶體管322和第一電阻器Rl之間的第一節(jié)點 NA的電壓是第一基準電壓，第一電阻器Rl和第二電阻器R2之間的第二 節(jié)點NB的電壓是第二基準電壓。第一節(jié)點NA的電壓是BGR電路310的 輸出電壓，即1.2V。第二節(jié)點NB的電壓，例如0.964V，是從第一節(jié)點 NA通過第一和第二電阻器R1和R2的電阻比(R1: R2二0.245: l)設定的。
4 = * =~~^^ " .2 = 0.964[r]
7 l + i 2似0.245 + 1 l …等式9
在基準電壓發(fā)生器320中，當?shù)谝还?jié)點NA的電壓由于電源電壓VDD 的變化而降低為小于1.2V時，運算放大器的輸出321輸出為低電壓電平， 并且從而增加了在PMOS晶體管322中流過的電流量。因此，增加了第一節(jié)點NA的電壓。當?shù)谝还?jié)點NA增加后的電壓大于1.2V時，運算放大器 321的輸出為高電壓電平，并且從而降低了在PMOS晶體管322中流過的 電流量。因此，降低了第一節(jié)點NA的電壓。因此，基準電壓發(fā)生器320 穩(wěn)定地產(chǎn)生第一節(jié)點NA的電壓為1. 2V。此外，將從第一節(jié)點NA的電壓 產(chǎn)生的第二節(jié)點NB的電壓穩(wěn)定地產(chǎn)生為0. 964V。電壓檢測器330包括串聯(lián)連接在電源電壓VDD和地電壓VSS之間的 第三和第四電阻器R3和R4。通過按照第三和第四電阻器R3和R4之間 的電阻比(R3: R4:3.458: l)分配電源電壓VDD，將第三和第四電阻器R3 和R4之間的第三節(jié)點NC的電壓產(chǎn)生作為檢測電壓。例如，當電源電壓 VDD是4. 30V時，第三節(jié)點NC的電壓是0. 964V，并且當電源電壓VDD 是5. 35V時，第三節(jié)點NC的電壓1.20V。r=*，min =~~^~~*4.3 = 0.964[K〗 / 3 + i 4麵 3.458 + 1r =丑4 ，Dmax=^^~~*5.35 = 1.20『]及3 —及4max 3.458 + 1 LJ...等式io比較器340包括第一和第二比較器341和342，將第一和第二基 準電壓與檢測電壓進行比較；以及邏輯電路343，產(chǎn)生開關控制信號SWC。 第一比較器341將第一節(jié)點NA的電壓(輸入到非反相輸入端(+)的第一基 準電壓)與第三節(jié)點NC的電壓(輸入到反相輸入端(-)的檢測電壓)進行 比較。第二比較器342將第二電壓NB的電壓(輸入到反相輸入端(-)的 第二基準電壓)與第三節(jié)點NC的電壓(輸入到非反相輸入端(+))進行 比較。邏輯電路343由"與"門構(gòu)成，所述"與"門通過接收第一比較 器341的輸出ND和第二比較器342的輸出NE來產(chǎn)生開關控制信號SWC。現(xiàn)在將參考圖5描述比較器340的操作。當電源電壓VDD小于4. 30V 時，第三節(jié)點NC的電壓小于0.964V。通過比較第三節(jié)點NC的電壓(小 于第一節(jié)點NA的電壓，即1.20V)，第一比較器341的輸出ND輸出為邏 輯高電平；以及通過比較第三節(jié)點NC的電壓(小于第二節(jié)點NB的電壓， 即0.964V)，第二比較器342的輸出NE輸出為邏輯低電平。因此，邏輯 電路343產(chǎn)生處于邏輯低電平的開關控制信號SWC。當電源電壓VDD在4. 30V和5. 35V之間時，第三節(jié)點NC的電壓大 于O. 964V且小于1.20V。通過比較第一節(jié)點NA的電壓(即1.20V)與0. 964V和1. 20V之間的第三節(jié)點NC的電壓，將第一比較器341的輸出 ND輸出為邏輯高電平；以及通過比較第二節(jié)點NB的電壓(即，0.964V) 與0. 964V和1. 20V之間的第三節(jié)點NC的電壓，將第二比較器342的電 壓NE輸出為邏輯高電平。因此，邏輯電路343產(chǎn)生處于邏輯高電平的開 關控制信號SWC。
當電源電壓VDD大于5，35V時，第三節(jié)點NC的電壓大于1.20V。通 過將第一節(jié)點NA的電壓(即1. 20V)與大于1. 20V的第三節(jié)點NC的電 壓進行比較，將第一比較器341的輸出ND輸出為邏輯低電平；以及通過 將第二節(jié)點NB的電壓(即0. 964V)與大于1.20V的第三節(jié)點NC的電壓 進行比較，將第二比較器342的輸出NE輸出為邏輯低電平。因此，邏輯 電路343產(chǎn)生處于邏輯低電平的開關控制信號SWC。
當電源電壓VDD在4. 30V和5. 35V之間的工作電壓范圍內(nèi)時，響應 于處于邏輯高電平的開關控制信號SWC而接通開關200，從而將電源電 壓VDD與主系統(tǒng)100相連。當電源電壓VDD在4. 30V和5. 35V之間的工 作電壓范圍內(nèi)以外時，響應于處于邏輯低電平的開關控制信號SWC而斷 開開關200，并且從而斷開電源電壓VDD和主系統(tǒng)100。
在當前實施例中，電源電壓VDD的工作電壓范圍在4. 30V和5. 35V 之間。當工作電壓的最小電壓是Vmin并且工作電壓的最大電壓是Vmax 時，上述第一和第二電阻器Rl和R2以及第三和第四電阻器R3和R4的 電阻比可以由以下等式11確定。<formula>formula see original document page 13</formula>…等式ii
因此，本發(fā)明示例性實施例的不規(guī)則電壓檢測和切斷電路通過使用 在面對電源電壓和溫度變化時穩(wěn)定的BGR電路，切斷工作電壓范圍以外 的電源電壓，從而可以精確地控制電源電壓VDD的工作電壓范圍。
盡管已經(jīng)參考本發(fā)明的示例性實施例，具體示出和描述了本發(fā)明， 但本領域普通技術(shù)人員應當理解，在不脫離所附權(quán)利要求所限定的本發(fā) 明的精神和范圍的情況下，可以對這些實施例進行形式和細節(jié)上的多種 改變。
權(quán)利要求
1.一種不規(guī)則電壓檢測和切斷電路，監(jiān)測電源電壓的工作電壓范圍，所述不規(guī)則電壓檢測和切斷電路包括帶隙基準電壓發(fā)生電路，從電源電壓產(chǎn)生帶隙基準電壓；基準電壓發(fā)生器，從電源電壓產(chǎn)生與帶隙基準電壓相同電壓電平的第一基準電壓和第二基準電壓；電壓檢測器，從電源電壓產(chǎn)生檢測電壓；以及比較器，通過將第一和第二基準電壓與檢測電壓進行比較，產(chǎn)生切斷電源電壓的開關控制信號。
2. 根據(jù)權(quán)利要求1所述的不規(guī)則電壓檢測和切斷電路，其中所述基 準電壓發(fā)生器包括運算放大器，其中將帶隙基準電壓輸入到所述運算放大器的非反相 輸入端，并且將第一基準電壓輸入至所述運算放大器的反相輸入端；PM0S晶體管，所述PM0S晶體管的柵極與運算放大器的輸出相連， 所述PM0S晶體管的源極與電源電壓相連，以及所述PM0S晶體管的漏極 與第一基準電壓相連；第一電阻器，連接在第一基準電壓和第二基準電壓之間；以及第二電阻器，連接在第二基準電壓和地電壓之間。
3. 根據(jù)權(quán)利要求2所述的不規(guī)則電壓檢測和切斷電路，其中所述電壓檢測器包括第三電阻器，連接在電源電壓和檢測電壓之間；以及 第四電阻器，連接在檢測電壓和地電壓之間。
4. 根據(jù)權(quán)利要求3所述的不規(guī)則電壓檢測和切斷電路，其中根據(jù) 帶隙基準電壓以及工作電壓范圍內(nèi)的最大電壓，所述第三和第四電阻器7 3 一廠max 〗具有電阻比^ —，其中R3表示第三電阻器，R4表示第四電阻器， Vbg表示帶隙基準電壓，以及Vmax表示最大電壓。
5. 根據(jù)權(quán)利要求3所述的不規(guī)則電壓檢測和切斷電路，其中根據(jù) 帶隙基準電壓以及工作電壓范圍內(nèi)的最小電壓，所述第一至第四電阻器<formula>formula see original document page 3</formula>具有電阻比^<formula>formula see original document page 3</formula>其中Rl表示第一電阻器，R2表示第二電阻器，R3表示第三電阻器，R4表示第四電阻器，Vbg表示帶隙 基準電壓，以及Vmin表示最小電壓。
6. 根據(jù)權(quán)利要求1所述的不規(guī)則電壓檢測和切斷電路，其中所述 比較器包括第一比較器，將第一基準電壓和檢測電壓進行比較； 第二比較器，將第二基準電壓和檢測電壓進行比較；以及 邏輯電路，通過對第一比較器的輸出和第二比較器的輸出進行"與" 運算，產(chǎn)生開關控制信號。
7. 根據(jù)權(quán)利要求1所述的不規(guī)則電壓檢測和切斷電路，其中所述帶 隙基準電壓發(fā)生電路包括運算放大器，提供所述運算放大器的輸出作為偏置電壓，并且將第 一電壓和第二電壓進行比較；第一麗0S晶體管，連接在運算放大器的輸出和地電壓之間，并且 所述第一麗0S晶體管的柵極與復位信號相連；第一 PM0S晶體管，連接在電源電壓和第一電壓之間，并且所述第一 PM0S晶體管的柵極與運算放大器的輸出相連；第二 PM0S晶體管，連接在電源電壓和第二電壓之間，并且所述第二 PM0S晶體管的柵極與運算放大器的輸出相連；第三PMOS晶體管，連接在電源電壓和帶隙基準電壓之間，并且所 述第三PMOS晶體管的柵極與運算放大器的輸出相連； 第一電阻器，連接在第一電壓和地電壓之間； 第一二極管，連接在第一電壓和地電壓之間； 第二電阻器，連接在第二電壓和地電壓之間；第三電阻器和第二二極管組，串聯(lián)連接在第二電壓和地電壓之間；以及第四電阻器，連接在帶隙基準電壓和地電壓之間。
8. 根據(jù)權(quán)利要求7所述的不規(guī)則電壓檢測和切斷電路，其中所述運 算放大器包括第四PM0S晶體管，所述第四PM0S晶體管的源極與電源電壓相連， 并且所述第四PM0S晶體管的柵極與運算放大器的輸出相連；第五和第六PM0S晶體管，所述第五和第六PM0S晶體管的源極與第 四PM0S晶體管的漏極相連，并且所述第五和第六PM0S晶體管的柵極分 別與第一電壓和第二電壓相連；第二和第三麗0S晶體管，分別連接在第五和第六PM0S晶體管的漏 極與地電壓之間，并且所述第二和第三麗OS晶體管的漏極和柵極彼此相 連；第四NM0S晶體管，所述第四麗0S晶體管的柵極與第二麗OS晶體 管的柵極相連，并且所述第四麗OS晶體管的源極與地電壓相連，以便與 第二麗0S晶體管形成電流鏡；第五麗0S晶體管，所述第五麗0S晶體管的漏極與運算放大器的輸 出相連，所述第五麗0S晶體管的柵極與第三麗OS晶體管的柵極相連， 并且所述第五麗0S晶體管的源極與地電壓相連，以便與第三麗0S晶體 管形成電流鏡；第七PM0S晶體管，所述第七PM0S晶體管的源極與電源電壓相連， 并且所述第七PMOS晶體管的漏極和柵極與第四麗OS晶體管的漏極相連；以及第八PM0S晶體管，所述第八PM0S晶體管的源極與電源電壓相連， 所述第八PM0S晶體管的漏極與運算放大器的輸出相連，并且所述第八 PM0S晶體管的柵極與第七PMOS晶體管的柵極相連，以便與第七PMOS晶體管形成電流鏡。
9. 根據(jù)權(quán)利要求7所述的不規(guī)則電壓檢測和切斷電路，其中所述 第二二極管組由并聯(lián)連接在第三電阻器和地電壓之間的多個二極管構(gòu) 成。
10. 根據(jù)權(quán)利要求l所述的不規(guī)則電壓檢測和切斷電路，其中所述 開關控制信號接通或斷開連接電源電壓和主系統(tǒng)的開關。
全文摘要
一種使用帶隙基準電壓發(fā)生電路的不規(guī)則電壓檢測和切斷電路，包括帶隙基準電壓發(fā)生電路，從電源電壓產(chǎn)生帶隙基準電壓；基準電壓發(fā)生器，從電源電壓產(chǎn)生與帶隙基準電壓相同電壓電平的第一基準電壓和第二基準電壓；電壓檢測器，從電源電壓產(chǎn)生檢測電壓；以及比較器，通過將第一和第二基準電壓與檢測電壓進行比較，產(chǎn)生切斷電源電壓的開關控制信號。
文檔編號H02H3/20GK101304169SQ200810096278
公開日2008年11月12日 申請日期2008年5月8日 優(yōu)先權(quán)日2007年5月10日
發(fā)明者李昌勛 申請人:三星電子株式會社