專利名稱：低電容半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及半導(dǎo)體器件，并且更具體地涉及半導(dǎo)體浪涌(surge)保護(hù)器件。
背景技術(shù)：
過壓保護(hù)器件或浪涌保護(hù)器件已經(jīng)高度發(fā)展用于保護(hù)電氣設(shè)備、尤其是半導(dǎo)體電 路免于由于危險(xiǎn)的電壓瞬變而導(dǎo)致的損壞。諸如通信線路的導(dǎo)體上發(fā)生的電壓瞬變可能是 由雷擊、靜電放電、電磁場(chǎng)等導(dǎo)致的。過壓保護(hù)器件典型地包括四層半導(dǎo)體器件，即晶閘管 (thyristor)。期望地，過壓保護(hù)器件應(yīng)當(dāng)非常迅速地作出反應(yīng)以在過沖非常小的情況下抑 制高速瞬變電壓，應(yīng)當(dāng)具有很高的電流載送能力，并且表現(xiàn)出很小的電容。一種已經(jīng)經(jīng)歷廣泛使用的過壓保護(hù)器件是采用四半導(dǎo)體層和掩埋區(qū)以便利和 控制響應(yīng)于瞬變電壓而導(dǎo)通器件的二端子晶閘管。這樣的器件被稱為Sidactor 過壓 保護(hù)器件，其是由Littelfuse有限公司，Des Plaines, Illinios供應(yīng)的并且商標(biāo)名稱 為Teccor 。將掩埋區(qū)并入到過壓保護(hù)器件中在以下美國(guó)專利中被公開Webb等人的 No. 5，479，031 ；Turner、Jr.的 No. 6，084, 253 ；Casey 等人的 No. 6，531，717 以及 Casey 等人 的 No. 6，956，248。晶閘管器件中的掩埋區(qū)確定或至少顯著影響器件的許多工作參數(shù)。掩埋區(qū)的數(shù)量 和布置影響器件的導(dǎo)通響應(yīng)。掩埋區(qū)的雜質(zhì)濃度確定晶閘管器件的擊穿電壓，即器件進(jìn)入 低阻抗負(fù)電阻區(qū)時(shí)的電壓。掩埋區(qū)中的雜質(zhì)濃度越高，器件的擊穿電壓就越低。典型地，掩 埋區(qū)是通過在晶片的表面上長(zhǎng)時(shí)間(諸如30小時(shí))沉積高濃度的摻雜劑、然后在另外的30 小時(shí)中將摻雜劑推進(jìn)到晶片中而形成的。需要高溫和長(zhǎng)期進(jìn)度來(lái)將摻雜劑深入地推進(jìn)到晶 片中。一旦形成掩埋區(qū)，就在其上形成基極區(qū)，并且在基極區(qū)中形成發(fā)射極或陰極區(qū)(也是 在標(biāo)準(zhǔn)升高的半導(dǎo)體處理溫度下)。圖1示出根據(jù)現(xiàn)有技術(shù)的技術(shù)制造的單向浪涌保護(hù)器件8的詳細(xì)構(gòu)造。器件8形 成在P型硅襯底10的頂表面中，P型硅襯底10被示出為在金屬接觸26和28之間。半導(dǎo) 體區(qū)12位于半導(dǎo)體襯底10的中間，并限定四層晶閘管的中部區(qū)和PNP晶體管的基極這兩 者。第一 N型基極區(qū)14形成在襯底10的頂表面中，并且第二 N型陽(yáng)極區(qū)16形成在襯底10 的底表面中。然而，在基極區(qū)14或者16形成之前，通過標(biāo)準(zhǔn)半導(dǎo)體擴(kuò)散技術(shù)，在中部區(qū)12 中形成多個(gè)重?fù)诫s的掩埋區(qū)18。掩埋區(qū)18是通過沉積硼離子約三天、從而在襯底10的表 面上導(dǎo)致約1019原子每立方厘米的飽和濃度以及約80微米的深度而形成的。該雜質(zhì)濃度 對(duì)于提供范圍在約8-12伏內(nèi)的擊穿電壓是有效的。晶片在約1275°C的溫度下經(jīng)歷擴(kuò)散處 理約三天，以激活硼離子。在激活硼離子之后，半導(dǎo)體襯底10的兩側(cè)面都經(jīng)受另一擴(kuò)散處 理，其中形成N型基極區(qū)14和陽(yáng)極區(qū)16。N型雜質(zhì)的濃度必須足以補(bǔ)償掩埋區(qū)18中的P 型硼。結(jié)果，結(jié)20形成在基極區(qū)14和掩埋區(qū)18之間。正是該結(jié)20確定器件的擊穿電壓。 該結(jié)的雪崩擊穿向器件提供負(fù)電阻特性。在基極區(qū)14中形成P型發(fā)射極22，其中在發(fā)射極 22中有限定短路點(diǎn)24的孔。發(fā)射極22中的短路點(diǎn)24可以形成在掩埋區(qū)18上，如在美國(guó)專利No. 5，479，031中所公開的那樣?；蛘?，掩埋區(qū)18可以完全從發(fā)射極邊緣偏移，如在美 國(guó)專利No. 6，531，717中所公開的那樣。金屬發(fā)射極接觸26被形成為與發(fā)射極22和基極 區(qū)14的短路點(diǎn)24都電接觸。陽(yáng)極金屬接觸28形成在芯片的底部上，與陽(yáng)極區(qū)16電接觸。雖然前述方法是耗時(shí)并且因此是昂貴的，但它代表傳統(tǒng)上所接受的用于制造 Sidactor過壓保護(hù)器件型的二端子晶閘管的方法。用于形成掩埋區(qū)的前述方法的一個(gè)缺點(diǎn) 在于通常無(wú)法以小面積且因此無(wú)法以小電容來(lái)制造這樣的區(qū)域，因?yàn)楦邷靥幚聿襟E使得 雜質(zhì)在晶片中沿各個(gè)方向向外擴(kuò)散。因此，掩埋區(qū)形成得越深，它們根據(jù)時(shí)間和溫度就生長(zhǎng) 得越大。由于芯片經(jīng)歷高溫處理，所以掩埋區(qū)中的雜質(zhì)向外擴(kuò)散，因此減小了雜質(zhì)的濃度。 掩埋區(qū)的雜質(zhì)濃度的減小相應(yīng)地增大器件的擊穿電壓。因此難以實(shí)現(xiàn)對(duì)擊穿電壓的嚴(yán)格控 制。當(dāng)掩埋區(qū)形成具有芯片的基極區(qū)的大面積結(jié)時(shí)，這樣的器件的電容相應(yīng)地也大。大電 容晶閘管可能適合于某些應(yīng)用，但不適合于高速數(shù)據(jù)傳輸應(yīng)用，諸如DSL、VDSL或其他高速 通信線路傳輸協(xié)議的情況。另一關(guān)注點(diǎn)是，如果需要低電壓過壓保護(hù)器件，諸如用于數(shù)字傳輸線路，那么掩埋 區(qū)必須具有高濃度雜質(zhì)水平以便與掩埋區(qū)相關(guān)聯(lián)的結(jié)的反向擊穿電壓。同樣，在深埋在半 導(dǎo)體芯片中的區(qū)域中實(shí)現(xiàn)高濃度水平變得更加困難，因?yàn)閷?duì)于沉積在芯片的表面上的摻雜 劑的濃度存在限制。在許多情況下，沉積在半導(dǎo)體襯底的表面上以形成掩埋區(qū)的雜質(zhì)的濃 度處于飽和水平，以用于低電壓工作。那么，由于執(zhí)行長(zhǎng)擴(kuò)散處理以將摻雜劑深深地移動(dòng)到 半導(dǎo)體芯片中，所以摻雜劑的濃度隨著距芯片表面的距離而變得更小。因此，制造具有有益 于保護(hù)數(shù)字和其他低電壓線路的低擊穿電壓的過壓保護(hù)器件是困難的且昂貴的。根據(jù)前述內(nèi)容可以看出，存在對(duì)允許形成深掩埋區(qū)的工藝和相應(yīng)產(chǎn)品的需要，以 便可以高效地制造低電容、低電壓浪涌保護(hù)器器件。還存在對(duì)供高速通信線路使用的低電 容浪涌保護(hù)器件的需要，以便不會(huì)不利地影響高速信號(hào)。存在對(duì)用于在浪涌保護(hù)器件中形 成掩埋區(qū)的方法的額外需要，以便可以實(shí)現(xiàn)對(duì)器件的擊穿電壓的高度控制。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的原理和構(gòu)思，公開了表現(xiàn)出低電容和低擊穿電壓特性的浪涌保護(hù)器 件。這些和其他優(yōu)點(diǎn)通過在半導(dǎo)體襯底的表面中形成多個(gè)小面積的淺掩埋區(qū)來(lái)實(shí)現(xiàn)，其中， 掩埋區(qū)中的高濃度的摻雜劑形成低擊穿電壓。然后掩埋區(qū)被覆蓋上外延半導(dǎo)體材料層。以 常規(guī)方式在外延層的頂表面中形成發(fā)射極區(qū)。半導(dǎo)體材料的外延層在掩埋區(qū)上的形成以及 隨后的對(duì)襯底的處理步驟減少了掩埋區(qū)的擴(kuò)散，因此保持了所得到的器件電容和小面積。 掩埋區(qū)中的雜質(zhì)濃度也依然是局部化的，并且基本上沒有由于長(zhǎng)期擴(kuò)散處理而被減小。因 此，在低電容的情況下實(shí)現(xiàn)了較低的擊穿電壓。根據(jù)本發(fā)明的另一特征，掩埋區(qū)被形成有P型區(qū)和N型區(qū)，從而在掩埋區(qū)內(nèi)形成PN結(jié)。根據(jù)本發(fā)明的另一方面，PN結(jié)的面積被保持為小，因此使得結(jié)電容最小化。根據(jù)本發(fā)明的又一特征，相比于現(xiàn)有技術(shù)，可以使用多個(gè)掩埋區(qū)來(lái)增大浪涌保護(hù) 器件的電流能力，而同時(shí)使電容最小化。根據(jù)本發(fā)明的一個(gè)實(shí)施例，公開了下述類型的浪涌保護(hù)器件該浪涌保護(hù)器件具 有四半導(dǎo)體層、一個(gè)或多個(gè)掩埋區(qū)和至少兩個(gè)端子，其中當(dāng)對(duì)器件施加超過擊穿電壓的電壓時(shí)從芯片的一面到芯片的相對(duì)面發(fā)生傳導(dǎo)(conduction)。掩埋區(qū)形成在器件的半導(dǎo)體層 的表面中，并且掩埋區(qū)的雜質(zhì)濃度部分地限定器件的擊穿電壓。還包括形成在半導(dǎo)體層上 的半導(dǎo)體材料外延層，以覆蓋掩埋區(qū)，由此對(duì)外延層的處理基本上不改變掩埋區(qū)的大小，從 而控制了器件的電容。根據(jù)本發(fā)明的另一實(shí)施例，公開了一種用于制造四層浪涌保護(hù)器件的方法，其包 括步驟將雜質(zhì)沉積在浪涌保護(hù)器件的半導(dǎo)體層的暴露表面中的選定位置處，其中雜質(zhì)的 濃度部分地限定浪涌保護(hù)器件的擊穿電壓，并且雜質(zhì)的選定位置限定掩埋區(qū)。還包括步驟 在掩埋區(qū)上形成半導(dǎo)體材料的外延層，以及在外延半導(dǎo)體層上形成基極半導(dǎo)體層以便由此 限定外延半導(dǎo)體層和基極半導(dǎo)體層之間的PN結(jié)。然后在基極半導(dǎo)體區(qū)中形成發(fā)射極區(qū)。根據(jù)本發(fā)明的又一實(shí)施例，公開了一種用于制造四層浪涌保護(hù)芯片的方法，該方 法包括步驟在制造浪涌保護(hù)芯片期間在第一半導(dǎo)體層中形成PN區(qū)，以便PN區(qū)具有位于其 中的PN結(jié)。還包括步驟形成具有向浪涌保護(hù)芯片提供期望的擊穿電壓的雜質(zhì)濃度的PN 結(jié)，以及在PN區(qū)上形成第二半導(dǎo)體材料層，以便由此掩埋PN區(qū)。在第二半導(dǎo)體材料中形成 發(fā)射極區(qū)，并在浪涌保護(hù)芯片的相對(duì)的面上形成相應(yīng)的接觸。根據(jù)本發(fā)明的另一實(shí)施例，公開了一種浪涌保護(hù)器件，其包括襯底以及形成在襯 底上的基本本征半導(dǎo)體材料層。在所述本征半導(dǎo)體材料層中形成一個(gè)或多個(gè)掩埋區(qū)，并在 所述本征半導(dǎo)體材料上形成半導(dǎo)體基極區(qū)。在基極區(qū)中形成發(fā)射極。結(jié)果，當(dāng)半導(dǎo)體基極 層和本征半導(dǎo)體之間的結(jié)被反向偏置時(shí)，本征半導(dǎo)體材料中的耗盡區(qū)比半導(dǎo)體基極區(qū)中的 耗盡區(qū)更寬，由此減小浪涌保護(hù)器件的電容。關(guān)于本發(fā)明的又一實(shí)施例，公開了一種浪涌保護(hù)器件，其包括用于支撐浪涌保護(hù) 器件的襯底和形成在襯底上的摻雜的外延半導(dǎo)體阻擋層。在阻擋層上形成本征外延層，并 且在本征外延層中形成一個(gè)或多個(gè)掩埋區(qū)。在本征外延層上形成摻雜的外延基極區(qū)，并且 在基極區(qū)中形成發(fā)射極。在發(fā)射極中形成多個(gè)短路點(diǎn)，其中所述短路點(diǎn)每個(gè)均包括基極區(qū) 的一部分。發(fā)射極接觸與發(fā)射極和短路點(diǎn)兩者都接觸。在襯底上形成陽(yáng)極接觸。結(jié)合本發(fā)明的另一實(shí)施例公開了一種用于制造浪涌保護(hù)器件的方法。該方法包括 步驟形成被掩埋在本征外延半導(dǎo)體材料層中的一個(gè)或多個(gè)區(qū)。掩埋區(qū)的雜質(zhì)濃度限定浪 涌保護(hù)器件的擊穿電壓。在本征外延半導(dǎo)體材料上形成半導(dǎo)體基極層，以便在本征外延半 導(dǎo)體材料和半導(dǎo)體基極層之間形成結(jié)。當(dāng)該結(jié)被反向偏置時(shí)，形成在本征外延半導(dǎo)體材料 中的耗盡區(qū)比形成在基極層中的耗盡區(qū)更寬，由此減小浪涌保護(hù)器件的電容。在基極層中 形成發(fā)射極。


根據(jù)下面對(duì)附圖中所示的本發(fā)明的優(yōu)選和其他實(shí)施例的具體說(shuō)明，其他特征和優(yōu) 點(diǎn)將變得顯而易見，其中貫穿附圖，類似的附圖標(biāo)記一般指代相同的區(qū)域、功能或元件，并 且在附圖中圖1是根據(jù)現(xiàn)有技術(shù)構(gòu)造的半導(dǎo)體芯片的截面圖；圖2是根據(jù)本發(fā)明的一個(gè)實(shí)施例的浪涌保護(hù)器件的截面圖；圖3是掩埋區(qū)島的頂視圖，其中以虛線示出了發(fā)射極短路點(diǎn)；圖4是點(diǎn)陣形掩埋區(qū)的頂視圖，其中以虛線示出了發(fā)射極短路點(diǎn)；
圖5是根據(jù)本發(fā)明的第二實(shí)施例的浪涌保護(hù)器件的截面圖，其中除PN掩埋區(qū)外還 使用外延層；圖6是PN掩埋區(qū)的等比例放大視圖，示出了 PN掩埋區(qū)之間的PN結(jié)；圖7a和7b分別是采用一個(gè)掩模操作的另一 PN型掩埋區(qū)的頂視圖和截面圖；圖8是采用兩個(gè)外延層的浪涌保護(hù)器件的實(shí)施例的截面圖；圖9是其中掩埋區(qū)形成在襯底中的浪涌保護(hù)器件的另一實(shí)施例的截面圖，其中兩 個(gè)外延半導(dǎo)體層覆蓋掩埋區(qū)；圖10是其中實(shí)現(xiàn)了雙向保護(hù)操作的浪涌保護(hù)器件的另一實(shí)施例的截面圖；圖11是具有額外的半導(dǎo)體材料層的本發(fā)明的浪涌保護(hù)器件的另一實(shí)施例的截面 圖，其中在該額外的半導(dǎo)體材料層中形成發(fā)射極以實(shí)現(xiàn)期望的電特性；圖12是與圖11所示的實(shí)施例相似但僅僅單一雜質(zhì)類型的摻雜劑形成掩埋區(qū)的本 發(fā)明的另一實(shí)施例；圖13a是根據(jù)本發(fā)明的單向器件的電氣符號(hào)，圖13b是根據(jù)本發(fā)明的雙向器件的 電氣符號(hào)，并且圖13c是本發(fā)明的具有與其并行連接的反并聯(lián)二極管的單向器件的電氣符 號(hào)；以及圖14是已經(jīng)在半導(dǎo)體襯底上形成外延緩沖區(qū)之后在單向浪涌保護(hù)器件的初始制 造過程中示出的該單向浪涌保護(hù)器件的另一實(shí)施例的截面圖；圖15是在已經(jīng)在緩沖層上生長(zhǎng)了本征外延層的第一部分之后的截面圖；圖16是在晶片已被掩蔽并被注入雜質(zhì)以在本征外延層的第一部分中形成掩埋區(qū) 之后的截面圖；圖17是已在第一外延部分上生長(zhǎng)了本征外延層的第二部分、由此將掩埋區(qū)掩埋 在本征外延層中之后的截面圖；圖18是已在本征外延層上生長(zhǎng)了外延基極層之后的截面圖；圖19是晶片已被掩蔽且已在浪涌保護(hù)器件的基極層中形成了發(fā)射極區(qū)之后的截 面圖；圖20是晶片已經(jīng)歷處理以形成填充有氧化物隔離的溝槽之后的截面圖；圖21是晶片已被處理以形成頂部金屬接觸和底部金屬接觸之后的截面圖；圖22以曲線示出采用本征半導(dǎo)體材料的半導(dǎo)體器件的電特性，該半導(dǎo)體器件表 現(xiàn)出低總電容，并且電容隨著施加在器件兩端的電壓而發(fā)生的變化極?。粓D23是類似于圖21所示的浪涌保護(hù)器件但具有PN掩埋區(qū)的浪涌保護(hù)器件的另 一實(shí)施例的截面圖；以及圖24是具有雙向阻擋能力的浪涌保護(hù)器件的另一實(shí)施例的截面圖。
具體實(shí)施例方式參考圖2，示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例構(gòu)造的浪涌保護(hù)器件30。這里所公開 的浪涌保護(hù)器件是在進(jìn)入完全導(dǎo)通時(shí)表現(xiàn)出負(fù)電阻特性的四層器件。選擇輕摻雜的N型雜 質(zhì)的起始襯底32。輕摻雜的N型雜質(zhì)提供四層晶閘管30的中部區(qū)34。輕摻雜的中部區(qū)34 使芯片的電容最小化，應(yīng)當(dāng)理解的是，輕摻雜的結(jié)的耗盡區(qū)寬，因此與在重?fù)诫s的區(qū)之間形 成的結(jié)相比表現(xiàn)出低電容。然后處理襯底的背面以將P型雜質(zhì)擴(kuò)散到其中，從而形成重?fù)诫s的P+陽(yáng)極區(qū)36。接著，利用氧化硅或氮化硅掩模對(duì)晶片進(jìn)行掩蔽，以限定用于形成掩埋區(qū)38的開 口。掩模中的所述開口可以是任何形狀。在圓開口的情況下，直徑可以為從約10微米到約 100微米。然而，可以使用其他尺寸的開口來(lái)優(yōu)化期望的電特性。例如，掩埋區(qū)形成于其中 的小尺寸開口使電容最小化，但是其可能折衷處理器件的浪涌電流載送能力。大尺寸的開 口可以優(yōu)化浪涌電流載送能力，但其也可能增大器件的電容。優(yōu)選地，掩埋區(qū)形成于其中的 開口應(yīng)當(dāng)不具有尖銳的邊緣或拐角。通過擴(kuò)散或注入諸如砷或磷的N型雜質(zhì)，在中部區(qū)34 的頂表面中形成掩埋區(qū)38。N型雜質(zhì)的劑量是重度的，以便形成重?fù)诫s的掩埋區(qū)38并因此 實(shí)現(xiàn)低擊穿電壓。人們認(rèn)為，約1018原子每立方厘米的劑量能夠確立約5. 5伏的擊穿電壓。 形成在中部區(qū)38中的每個(gè)掩埋區(qū)38的深度優(yōu)選地是淺的。根據(jù)本發(fā)明的重要特征，掩埋 區(qū)的特征被保持為小，由此使得器件的電容最小化。根據(jù)關(guān)于此點(diǎn)的教導(dǎo)而制造的掩埋區(qū) 被認(rèn)為導(dǎo)致具有小管芯尺寸的表現(xiàn)出約IOpf或更小的電容的浪涌保護(hù)器件。掩埋區(qū)38的 電容在掩埋區(qū)38的N+材料與上覆的外延層40的P型材料之間的結(jié)的耗盡區(qū)的寬度中，下 面將對(duì)此進(jìn)行描述。為了實(shí)現(xiàn)晶閘管器件30的大浪涌電流能力，可以形成大量掩埋區(qū)。無(wú) 需長(zhǎng)期將N型雜質(zhì)推進(jìn)到芯片中，因?yàn)閰^(qū)38是通過使用形成在掩埋區(qū)38上的半導(dǎo)體區(qū)40 來(lái)被掩埋的。一旦在中部區(qū)34的表面中形成了掩埋區(qū)38，就除去掩模。根據(jù)本發(fā)明的重要特征，通過在中部區(qū)34的表面上沉積P型外延材料層40來(lái)掩 埋區(qū)38。這有效地掩埋N+區(qū)38從而使得可以在其上形成發(fā)射極42?？梢圆捎贸Ｒ?guī)的外 延處理步驟和設(shè)備來(lái)形成外延層40。如常規(guī)所已知的那樣，可以控制外延反應(yīng)器以便以期 望的濃度引入選定雜質(zhì)，并使其生長(zhǎng)到特定厚度?？梢詫⑼庋訉?0的厚度選擇為強(qiáng)調(diào)各種 電參數(shù)。例如，可以將外延層40制成為薄的以增大器件的速度，因?yàn)橥ㄟ^其中的載流子的 渡越時(shí)間變得更短。外延層的厚度可以是約50微米，或者是其他期望的厚度。重要的是實(shí) 現(xiàn)在比擴(kuò)散處理所需的溫度稍低的溫度下并以少得多的時(shí)間來(lái)執(zhí)行外延層40的形成，從 而使掩埋區(qū)38的擴(kuò)大以及其雜質(zhì)濃度的變化最小化。另外，少得多的時(shí)間與生長(zhǎng)外延層而 不是通過擴(kuò)散技術(shù)形成相似的半導(dǎo)體區(qū)有關(guān)。通過采用外延方法，也可以實(shí)現(xiàn)對(duì)期望的擊 穿電壓的更好控制。外延層40形成四層器件的NPN晶體管的基極區(qū)。形成在外延層40與下面的中部區(qū)34(包括掩埋區(qū)38)之間的半導(dǎo)體結(jié)被定性為 突變結(jié)。這主要是由于該結(jié)形成在外延層40的界面處而不是通過擴(kuò)散技術(shù)形成的緣故。在 摻雜劑輪廓在結(jié)處突然變化時(shí)形成突變結(jié)。因此外延層40的半導(dǎo)體材料與下面的中部區(qū) 34—起形成突變梯度(gradient)PN結(jié)。突變結(jié)的使用使得浪涌保護(hù)器件被制造為具有低 擊穿電壓。通過對(duì)晶片進(jìn)行掩蔽以在外延層40的上部中形成發(fā)射極42或陰極區(qū)來(lái)進(jìn)一步處 理晶片。雖然圖2所示的浪涌保護(hù)器件30的截面看起來(lái)具有發(fā)射極島，但是實(shí)際上發(fā)射極 是其中具有用以限定短路點(diǎn)44的開口的單層重?fù)诫s的N型材料。短路點(diǎn)44事實(shí)上是延伸 穿過發(fā)射極42中的開口的外延基極層40的部分。短路點(diǎn)44用于限定器件的導(dǎo)通和關(guān)斷 電流。如可以理解的那樣，從基極區(qū)40開始經(jīng)過短路點(diǎn)44到發(fā)射極接觸46的初始電流被 浪費(fèi)掉(be lost)，并且無(wú)助于產(chǎn)生用于導(dǎo)通器件的基極發(fā)射極結(jié)的所需的0.7伏閾值?？?以憑經(jīng)驗(yàn)確定短路點(diǎn)的數(shù)量、形狀和位置，以設(shè)置浪涌保護(hù)器件30的導(dǎo)通電流。在處理晶片以形成發(fā)射極區(qū)42之后，進(jìn)一步處理晶片以在其上形成金屬接觸。在芯片的頂表面上形成發(fā)射極接觸46，以使得經(jīng)由短路點(diǎn)44將外延基極區(qū)40短路到發(fā)射極 區(qū)42。在芯片的底部形成底部金屬陽(yáng)極接觸48，從而形成二端子、四層浪涌保護(hù)器件30。 雖然圖2的浪涌保護(hù)器件被描述為以N型襯底32為開始，但是與其他半導(dǎo)體區(qū)的雜質(zhì)的變 化一起，可以使用P型起始襯底。圖3示出以上述方式形成在中部區(qū)34中的掩埋區(qū)50的一種可能的圖案。如可以 理解的，可以使用其中具有許多單獨(dú)開口的掩模來(lái)形成掩埋區(qū)50，以形成各個(gè)掩埋區(qū)50。 還應(yīng)當(dāng)理解的是，通過使用小面積的掩埋區(qū)50，器件的電容被最小化。即使當(dāng)增加小掩埋區(qū) 50的數(shù)量以提高器件的浪涌電流能力時(shí)，總面積可能仍然小于傳統(tǒng)大面積的掩埋區(qū)。因此， 在不折衷器件的低電容的同時(shí)仍然實(shí)現(xiàn)了電容的減小。掩埋區(qū)50無(wú)需如圖3所示那樣彼 此均等地被間隔開，而是可以被布置為在芯片的某些區(qū)域中具有較高的密度，而在芯片的 其他區(qū)域中具有較低的密度。另外，掩埋區(qū)中的一些根據(jù)其在芯片上的位置在面積上可以 大于其他掩埋區(qū)。掩埋區(qū)的截面形狀無(wú)需如同所示那樣是圓的，而是可以是許多其他幾何 形狀，包括形成在短路點(diǎn)52周圍的環(huán)形或部分環(huán)形的線。根據(jù)形成在發(fā)射極42中的短路點(diǎn) 52的幾何形狀和間隔以及其他考慮，本領(lǐng)域技術(shù)人員可以采用上述的許多和其他替換物以 及它們的組合來(lái)實(shí)現(xiàn)特殊的效果或得到特殊的結(jié)果。圖4示出形成在芯片的中部區(qū)中的點(diǎn)陣型掩埋區(qū)54。點(diǎn)陣形掩埋區(qū)54可以是沿 著x軸和y軸的線或?qū)蔷€的矩陣。矩陣形掩埋區(qū)的線寬可能受限于所采用的光刻技術(shù)。 另外，掩埋區(qū)可以僅包括沿任何方向延伸的平行線或條帶，或虛線，或者它們的任何變型。圖5示出本發(fā)明的浪涌保護(hù)器件的另一實(shí)施例。這里，該器件包括結(jié)合圖2所示 的實(shí)施例所述的層中的多個(gè)層，但其還額外地包括兩部分(two-part)掩埋區(qū)60。該掩埋區(qū) 60包括鄰近N+區(qū)域64的P+區(qū)域62，從而形成位于它們之間的PN結(jié)66，如在圖6的放大 部分中所示。如上面所解釋的，掩埋區(qū)優(yōu)選地被形成為具有小面積特征以最小化其電容。在 PN結(jié)型的掩埋區(qū)60中，重?fù)诫s的P+區(qū)域62和重?fù)诫s的N+區(qū)域64都小，因此PN結(jié)66也 小。這與本發(fā)明是一致的，因?yàn)橹負(fù)诫s的掩埋區(qū)60的特征在于薄的、小面積的耗盡區(qū)。如 上所述，掩埋區(qū)60的重?fù)诫s對(duì)于為器件提供低擊穿電壓來(lái)說(shuō)是必要的。注意，PN結(jié)的耗盡 區(qū)的寬度與分立電容器的板之間的間隙相似。當(dāng)結(jié)66的面積被維持為小時(shí)，掩埋區(qū)的電容 也被最小化。本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，可以采用兩個(gè)掩模來(lái)形成掩埋區(qū)60的不同的區(qū)域 62和64。雖然圖6所示的兩部分掩埋區(qū)60 —般是方形的，但是可以通過使用中間重疊的 環(huán)形掩模開口將其制造成沒有尖銳的邊緣。利用該布置，取決于掩模開口的重疊程度，所得 到的掩埋區(qū)的頂視圖將是沙漏形的，或者類似于沙漏形。或者，可以將單摻雜劑掩埋區(qū)(諸 如圖2所示的)用于圖5的實(shí)施例，而不使用兩部分掩埋區(qū)。在各個(gè)芯片之間，在晶片的頂部蝕刻溝槽。該溝槽被向下蝕刻到P+襯底36中。然 后，用如附圖標(biāo)記56所示的諸如玻璃隔離/鈍化材料的氧化物填充溝槽。雖然圖6的掩埋區(qū)60被示出為一個(gè)半導(dǎo)體區(qū)域62鄰近另一個(gè)半導(dǎo)體區(qū)域64以 形成平面結(jié)66，但是這樣的構(gòu)造不是必要的?？梢允褂萌鐖D7a的頂視圖和圖7b的側(cè)視圖 所示的掩埋區(qū)70來(lái)制造浪涌保護(hù)器件。這里，通過首先將P+雜質(zhì)擴(kuò)散或注入到形成在中 部區(qū)34的半導(dǎo)體材料上的掩模的開口中來(lái)構(gòu)造掩埋區(qū)70。然后使用相同的掩模，將N+雜 質(zhì)擴(kuò)散或注入到相同的掩模開口中。在對(duì)芯片的進(jìn)一步處理過程中，P+雜質(zhì)將向外擴(kuò)散得 稍微多于N+雜質(zhì)，從而使得某些P+雜質(zhì)材料一般位于N+核的外面。注意，需要高濃度的
9N+雜質(zhì)來(lái)補(bǔ)償或克制掩埋區(qū)70的中心處的P+雜質(zhì)。無(wú)論如何，PN結(jié)76形成在掩埋區(qū)70 的P+材料和N+材料之間。掩埋區(qū)的該構(gòu)造提供高浪涌電流能力。雖然掩埋區(qū)70被示出 為是環(huán)形的(如從頂部可以看到的)，但是取決于掩模中的開口的形狀可以以其他形狀來(lái) 形成掩埋區(qū)70。根據(jù)圖8所示的本發(fā)明的另一實(shí)施例，公開了一種采用兩個(gè)外延層的浪涌保護(hù)器 件。圖8的浪涌保護(hù)器件是通過使用厚度在約200-500微米范圍內(nèi)的起始P+硅襯底80來(lái) 構(gòu)造圖8的浪涌保護(hù)器件。然后在襯底80的表面上沉積N型外延層82。P+襯底80上的 外延層82的使用提供對(duì)用作中部區(qū)的層82的厚度的控制的極大靈活性?？梢詫型外延 層82制造為薄的，以控制器件的功率消耗并提高其運(yùn)行速度。典型地，外延層82可以為 約20-40微米厚，但是可以采用其他厚度。在要保護(hù)的電路的工作電壓低的應(yīng)用中，諸如在 DSL、VDSL和其他數(shù)字通信線路中，可以將外延層82制造為薄的，低至約5_10微米。接著，對(duì)底部(或第一)外延層82的暴露表面進(jìn)行掩蔽，以在其中形成掩埋區(qū)60。 可以以上述相同方式形成包括重?fù)诫s的P+區(qū)62和重?fù)诫s的N+區(qū)64的掩埋區(qū)60。同樣， 可以將掩埋區(qū)60形成為具有非常小的特征以使器件的電容最小化，并且包括小面積的PN 結(jié)。一旦在底部N型外延層82中形成了掩埋區(qū)60，芯片就經(jīng)歷另一外延處理，在該處 理中，在第一外延層82上沉積第二(或頂部)外延層84。第二外延層84是形成四層浪涌 保護(hù)器件的NPN晶體管的基極層的P型層?？梢允沟诙庋訉由L(zhǎng)至約50微米的深度。然后在第二外延層84中形成發(fā)射極或陰極區(qū)86?？梢詫l(fā)射極區(qū)86形成為具有 期望數(shù)量和圖案的短路點(diǎn)88，以控制器件的開關(guān)電流(Is)和保持電流(Ih)。與結(jié)合圖5 所述的實(shí)施例非常類似的是，利用玻璃填充的溝槽隔離晶片上的各個(gè)芯片。在芯片的相對(duì) 側(cè)面上形成發(fā)射極接觸90和陽(yáng)極接觸92，以通過引線框或接線端子提供到其的電接觸。圖9所示的實(shí)施例與圖8所示的實(shí)施例非常類似，但掩埋區(qū)60是形成在半導(dǎo)體襯 底80中，而不是第一外延層中。這里，對(duì)P+半導(dǎo)體襯底80進(jìn)行處理以在其中形成掩埋區(qū) 60。N型的第一外延層82沉積在襯底80上，從而掩埋掩埋區(qū)60。然后在第一外延層82上 沉積第二外延層84?？梢钥刂菩纬善骷幕鶚O層的第二外延層的厚度和雜質(zhì)濃度，以實(shí)現(xiàn) 器件的期望電特性。在這樣的器件中，可以使得保持電流(IH)與擊穿電壓無(wú)關(guān)。以與上面 結(jié)合圖8所述的方式相似的方式形成發(fā)射極區(qū)86、短路點(diǎn)88和金屬接觸90和92。圖10示出根據(jù)本發(fā)明的實(shí)施例構(gòu)造的雙向浪涌保護(hù)器件。采用起始P+襯底100 用于該雙向器件。通過對(duì)P+襯底100進(jìn)行掩蔽來(lái)處理P+襯底100，以形成每個(gè)掩埋區(qū)106 的N+區(qū)域104的開口。然后使晶片經(jīng)受以下處理將N型雜質(zhì)以非常高的濃度沉積在掩埋 區(qū)掩模的開口中以形成掩埋區(qū)106的相應(yīng)的N+區(qū)域104。接著，去除頂部掩模并用另一掩 模代替頂部掩模，以形成掩埋區(qū)106的P+區(qū)域110。使晶片經(jīng)受P型雜質(zhì)的沉積或注入以 形成掩埋區(qū)106的重?fù)诫s的P+區(qū)域110。掩模對(duì)準(zhǔn)是重要的，以便N+區(qū)域104與P+區(qū)域 110形成結(jié)。掩埋區(qū)106與芯片的第一單向浪涌保護(hù)器件相關(guān)聯(lián)。一旦已經(jīng)在襯底100中形成了掩埋區(qū)106，就在掩埋區(qū)106之上將第一外延層112 沉積在襯底100上，從而形成芯片的中部區(qū)。外延層112是使用N型雜質(zhì)沉積的，并且被沉 積至期望的厚度以控制雙向浪涌保護(hù)器件的各種電參數(shù)。第一外延層112的表面被掩蔽以 形成每個(gè)掩埋區(qū)116的N+區(qū)域114。使用N型雜質(zhì)重?fù)诫s每個(gè)掩埋區(qū)116的N+區(qū)域114。然后處理晶片以去除在制造掩埋區(qū)116的N+區(qū)域114中所使用的掩模，并且也對(duì)晶片進(jìn)行 掩蔽以形成掩埋區(qū)116的P+區(qū)域118。將P型雜質(zhì)擴(kuò)散或注入到掩模開口中，以形成每個(gè) 掩埋區(qū)116的P+區(qū)域118。掩埋區(qū)116與芯片的第二單向浪涌保護(hù)器件相關(guān)聯(lián)。同一芯片 上的兩個(gè)單向浪涌保護(hù)器件的制造形成雙向保護(hù)。然后用第二外延層120覆蓋其他器件的掩埋區(qū)116。在第二外延處理中使用P型 雜質(zhì)以形成P型基極區(qū)120。然后在晶片的兩側(cè)面上對(duì)晶片進(jìn)行掩蔽，以限定用于在其中 形成兩個(gè)單向浪涌保護(hù)器件的N+發(fā)射極區(qū)102和122的區(qū)域。將N型雜質(zhì)擴(kuò)散或注入到 發(fā)射極掩模的開口中，以便在芯片的底部部分上形成器件的發(fā)射極區(qū)102以及形成在芯片 的頂部中形成的器件的發(fā)射極區(qū)122。還可以在發(fā)射極區(qū)102和122中形成相應(yīng)的短路點(diǎn) 108和124。雖然注意到就芯片的頂部和底部部分中的器件而言對(duì)圖10做了描述，但是取 決于芯片兩端的電壓的極性，在導(dǎo)通期間每個(gè)單向器件使用每個(gè)半導(dǎo)體層來(lái)將電流從一個(gè) 接觸126載送到另一接觸128。另外，可以利用適于針對(duì)具有兩種極性的瞬變電壓提供對(duì)稱 電操作的半導(dǎo)體層來(lái)制造各個(gè)半導(dǎo)體區(qū)?；蛘撸梢砸蕴峁┓菍?duì)稱電操作的不同雜質(zhì)濃度 來(lái)制造各個(gè)半導(dǎo)體區(qū)，尤其是掩埋區(qū)。另外，可以將各個(gè)半導(dǎo)體區(qū)制造為針對(duì)具有相反極性 的瞬變電壓實(shí)現(xiàn)不同的保持電流、不同的開關(guān)和閉鎖電流等。最后，在芯片的相對(duì)的面上形成金屬接觸126和128，以為引線框或接線端子提供 到芯片的連接。在其他情況下，金屬接觸126和128可以用作用于將芯片波焊至印刷電路 板等的接觸。圖11示出圖5所示的浪涌保護(hù)器件的變型。其中形成有發(fā)射極區(qū)42的半導(dǎo)體層 被修改為具有用以實(shí)現(xiàn)器件的期望電特性的雜質(zhì)和濃度。與直接在外延層40中形成發(fā)射 極區(qū)42不同的是，形成另一半導(dǎo)體區(qū)或?qū)?30。該特征可以被定性為具有與相同發(fā)射極42 相關(guān)聯(lián)的第一基極區(qū)40和第二基極區(qū)130的芯片。通過將P型雜質(zhì)擴(kuò)散到頂部外延層40 中或者通過在外延層40上沉積額外的P型外延層130來(lái)形成半導(dǎo)體層130。作為替換，可 以在與用于形成第一外延層40的外延處理相同的外延處理期間形成第二層130，但是在外 延處理的稍后階段，P型雜質(zhì)的濃度被改變?yōu)榕c第一層40相比在第二層130中實(shí)現(xiàn)不同的 濃度。短路點(diǎn)44中的材料的有效電阻是將浪涌保護(hù)器件驅(qū)動(dòng)到閉鎖狀態(tài)所需的閉鎖和 保持電流的函數(shù)。通過修改其中形成有發(fā)射極區(qū)42的半導(dǎo)體層130的雜質(zhì)濃度，可以將短 路點(diǎn)44的電阻設(shè)計(jì)為實(shí)現(xiàn)不同的閉鎖和保持電流。短路點(diǎn)44的電阻越高，器件的閉鎖和 保持電流就越低，應(yīng)認(rèn)識(shí)到，這兩個(gè)電參數(shù)的乘積必須得到約0. 7的電壓，以便將發(fā)射極區(qū) 42正向偏置到完全導(dǎo)通?？梢詫雽?dǎo)體層130形成為具有小于或大于下面的外延層40的 雜質(zhì)濃度的P型雜質(zhì)濃度。也可以將頂部半導(dǎo)體層130形成為具有期望的厚度，該期望的厚度也與器件的期 望的閉鎖和保持電流參數(shù)有關(guān)。取決于發(fā)射極區(qū)42的深度，半導(dǎo)體層130可以是20微米 厚或者甚至更小。半導(dǎo)體區(qū)越薄，短路點(diǎn)44中存在的電阻就越小。可以理解的是，當(dāng)采用 外延處理時(shí)，可以仔細(xì)控制各半導(dǎo)體層的厚度。雖然圖11的浪涌保護(hù)器件和在此所述的其他實(shí)施例采用具有P區(qū)和N區(qū)的掩埋 區(qū)，但是這種類型的掩埋區(qū)可以不是必要的。在圖12中示出了與圖11所示的浪涌保護(hù)器 件相似但具有單個(gè)摻雜掩埋區(qū)132的浪涌保護(hù)器件。這里，N+掩埋區(qū)132形成在中部區(qū)34中。這種類型的掩埋區(qū)132可以實(shí)施于在較高電壓應(yīng)用中工作的浪涌保護(hù)器件。浪涌保護(hù)器件的電氣符號(hào)并不是完全標(biāo)準(zhǔn)化的，而是隨著實(shí)際的器件和廠商而變 化。圖13a示出單向浪涌保護(hù)器件的電氣符號(hào)，而圖13b示出雙向浪涌保護(hù)器件的電氣符 號(hào)。圖13c示出具有連接在器件兩端的反并聯(lián)二極管的單向浪涌保護(hù)器件的電氣符號(hào)。通 常，在單向器件兩端連接反并聯(lián)二極管以通過該浪涌保護(hù)器件在一個(gè)方向上提供浪涌保 護(hù)，并對(duì)于相反極性的浪涌電壓通過該二極管提供低阻抗通路。根據(jù)前述說(shuō)明本領(lǐng)域技術(shù) 人員會(huì)發(fā)現(xiàn)，將反并聯(lián)二極管合并在集成電路中是一項(xiàng)基本任務(wù)。圖14-21示出在處理的各個(gè)階段期間浪涌保護(hù)器件的另一實(shí)施例。該實(shí)施例的特 征在于浪涌保護(hù)器件的低總電容，并且器件的電容與工作電壓基本上無(wú)關(guān)，即，低△電容。 下述浪涌保護(hù)器件所表現(xiàn)出的低電容可歸因于本征半導(dǎo)體層和半導(dǎo)體基極層的利用，其中 本征半導(dǎo)體層和半導(dǎo)體基極層之間的結(jié)提供寬耗盡層和相應(yīng)的低電容。除了浪涌保護(hù)器件 的低電容特性和低△電容特性外，還可以使用多個(gè)外延半導(dǎo)體處理步驟制造這樣的器件， 由此使得能夠?qū)⒀诼駞^(qū)制造得尺寸小但被重?fù)诫s以實(shí)現(xiàn)低擊穿電壓能力。半導(dǎo)體類型的傳統(tǒng)浪涌保護(hù)器件的總電容是由掩埋區(qū)貢獻(xiàn)的電容以及由中部區(qū) 和基極層之間的耗盡區(qū)所貢獻(xiàn)的電容。掩埋區(qū)的電容在掩埋區(qū)本身與掩埋區(qū)形成于其中的 中部區(qū)之間的耗盡區(qū)中?？梢酝ㄟ^將掩埋區(qū)制造為小島、從而最小化耗盡區(qū)的相應(yīng)面積來(lái) 減小歸因于掩埋區(qū)的電容。掩埋區(qū)電容的最小化在上面被說(shuō)明。可以通過根據(jù)下面的技術(shù) 制造浪涌保護(hù)器件來(lái)最小化器件的其他并聯(lián)電容。根據(jù)本發(fā)明的該實(shí)施例的浪涌保護(hù)器件是使用如圖14所示的重?fù)诫s的P型襯底 140的起始晶片而制造的。半導(dǎo)體襯底140的摻雜水平可以是這樣的該摻雜水平使得材 料的電阻率在約0. 005-0. 02 Ω-cm的范圍內(nèi)。接著，將晶片襯底140置于外延反應(yīng)器中以 生長(zhǎng)半導(dǎo)體材料的N型緩沖層142。外延材料的緩沖層142可以是約5微米厚，并且可被形 成為具有約0. 3 Ω-cm的電阻率。對(duì)于低擊穿電壓浪涌保護(hù)器件，針對(duì)六伏器件，可以使得 緩沖層142的厚度更小，低至約1微米左右。外延材料的緩沖層142的功能是用于防止形 成在器件的中部區(qū)中的耗盡層在反向電壓狀態(tài)期間到達(dá)P型襯底140。該實(shí)施例的浪涌保護(hù)器件包括通過用于形成其中形成有導(dǎo)電阱(即掩埋區(qū))的本 征外延材料層的兩部分外延處理而構(gòu)造的中部區(qū)。一旦已經(jīng)形成了緩沖層142，如圖15所 示，通過在晶片上形成本征外延層的第一部分144，晶片就可以繼續(xù)外延處理。優(yōu)選地，第一 本征外延層144具有非常高的電阻率，即低雜質(zhì)濃度。在200-400 Ω-cm之間的本征外延層 144的電阻率是可行的，但是較高的電阻率是更好的。然而次優(yōu)選的是，可以采用ΙΟΟΩ-cm 附近的本征電阻率。為了實(shí)現(xiàn)較高的本征外延層144的電阻率，在形成緩沖層142之后清 洗外延反應(yīng)器是必要的，以將N型本底雜質(zhì)從反應(yīng)器去除。無(wú)論如何，對(duì)于350伏浪涌保護(hù) 器件，本征外延層的第一部分144可以被形成為具有在約10-25微米之間且優(yōu)選地為15微 米的厚度。一旦已經(jīng)在緩沖層142上形成了本征外延層的第一部分144，然后就在本征外延 層的第一部分144中形成掩埋區(qū)(如圖16中的附圖標(biāo)記146所示)?？梢栽诘谝槐菊魍庋?層144的表面中形成一個(gè)或多個(gè)掩埋區(qū)146。利用合適的氧化物148對(duì)晶片進(jìn)行掩蔽，并且 在氧化物148中在期望形成掩埋區(qū)146的位置處形成開口。因此第一本征外延層144的選 擇的表面區(qū)域被暴露于用于形成掩埋區(qū)146的雜質(zhì)。優(yōu)選地，將雜質(zhì)注入(如箭頭150所示)到晶片的未掩蔽區(qū)域中。離子注入步驟是優(yōu)選的，因?yàn)榭梢砸员入s質(zhì)的深度擴(kuò)散所需 的溫度低得多的處理溫度將雜質(zhì)嵌入到晶片中。然而，晶片可以經(jīng)歷推進(jìn)(drive)步驟，在 推進(jìn)步驟中，將晶片的溫度升高一段時(shí)間以將雜質(zhì)推進(jìn)到第一本征外延層144中，并且還 將器件退火以修復(fù)由于撞擊晶片表面的雜質(zhì)的高能量沖擊而導(dǎo)致的對(duì)晶片表面的任何損 傷。掩埋區(qū)146保持小面積，并且因此表現(xiàn)出相應(yīng)的小電容，因?yàn)闊o(wú)需長(zhǎng)時(shí)期和高溫度的雜 質(zhì)推進(jìn)來(lái)將區(qū)146掩埋到中部區(qū)中。在所示的晶片中，注入到第一本征外延層144中的雜 質(zhì)類型優(yōu)選地為N型。可以由器件設(shè)計(jì)者來(lái)適當(dāng)?shù)剡x擇所采用的雜質(zhì)的具體類型，以實(shí)現(xiàn) 期望的益處。應(yīng)當(dāng)理解的是，可以將低電容浪涌保護(hù)器件制成為具有與此處所示和所述的 那些相反類型的雜質(zhì)。一旦已經(jīng)形成了掩埋區(qū)146，就通過合適的蝕刻劑去除氧化物掩模148。然后通過 在第一本征外延層144上和掩埋區(qū)146上生長(zhǎng)第二本征外延層152來(lái)“掩埋”掩埋區(qū)146。 這在圖17中示出。形成中部區(qū)的組合的第一和第二本征外延層由附圖標(biāo)記154示出。優(yōu) 選地，使第二本征外延層152生長(zhǎng)為具有與第一本征外延層144的電阻率一樣高的電阻率， 從而使得本征層144和152變得整體上均勻且無(wú)法區(qū)分彼此。本征外延層154的總厚度影 響浪涌保護(hù)器件的擊穿電壓的大小。圖18示出用以在晶片上形成P型基極層156的對(duì)浪涌保護(hù)器件的處理。利用外延 處理通過使P型層生長(zhǎng)至約5微米厚來(lái)形成基極層156。P型雜質(zhì)濃度可以在約0. 1 Ω-cm 附近。在形成第二本征外延層152和P型基極層156時(shí)無(wú)需將晶片從外延反應(yīng)器移除。更 確切地說(shuō)，僅需要通過在已經(jīng)形成第二本征外延層152之后允許P型雜質(zhì)進(jìn)入反應(yīng)器中來(lái) 控制反應(yīng)器。如可以理解的，相比于通過本領(lǐng)域熟知的標(biāo)準(zhǔn)擴(kuò)散技術(shù)形成各個(gè)半導(dǎo)體層，處 理浪涌保護(hù)器件的總時(shí)間以及溫度預(yù)算(temperature budget)被大大減小。圖19示出形成浪涌保護(hù)器件的發(fā)射極158或陰極區(qū)時(shí)對(duì)浪涌保護(hù)器件的處理步 驟。發(fā)射極區(qū)158被形成為P型基極層156中的重?fù)诫s的N型區(qū)。在形成發(fā)射極區(qū)158時(shí)， 利用合適的氧化物或其他掩模材料(如附圖標(biāo)記160所示)對(duì)晶片進(jìn)行掩蔽。雖然未示出， 但發(fā)射極區(qū)158實(shí)質(zhì)上是單個(gè)區(qū)，具有多個(gè)非發(fā)射極島或區(qū)域，其被示為數(shù)字162。各個(gè)非 發(fā)射極區(qū)域被熟知為短路點(diǎn)162，其中基極層156延伸至晶片的表面。如下面將要描述的， 金屬發(fā)射極接觸與短路點(diǎn)162和發(fā)射極區(qū)158兩者都進(jìn)行接觸。如本領(lǐng)域所熟知的，短路 點(diǎn)的數(shù)量、布置和表面面積與器件的開關(guān)電流(Is)和保持電流(Ih)有關(guān)。無(wú)論如何，通過 將N型雜質(zhì)擴(kuò)散到基極層156的未掩蔽區(qū)域中來(lái)形成發(fā)射極158。發(fā)射極158被重?fù)诫s為 N+濃度。該擴(kuò)散步驟是對(duì)浪涌保護(hù)器件執(zhí)行達(dá)長(zhǎng)時(shí)間段的唯一的高溫處理。浪涌保護(hù)器件 最小地暴露于高溫處理使得掩埋區(qū)結(jié)濃度被維持為與其被形成時(shí)基本一樣，并且具有基本 相同的大小，因此消除了限定器件的擊穿電壓和其他參數(shù)時(shí)要考慮的多個(gè)變量。去除發(fā)射極掩模160，并且處理晶片以減小P+襯底140的厚度。在晶片處理期間 厚襯底140是期望的，以向晶片提供物理強(qiáng)度并使損傷最小化。然而，在其中電流在襯底的 相對(duì)的面之間流動(dòng)的器件中厚襯底140不是期望的，因?yàn)轭~外的襯底材料僅僅向器件貢獻(xiàn) 串聯(lián)電阻。因此，晶片經(jīng)歷其中將P+襯底140研磨以減小其厚度的背面研磨處理，其結(jié)果 在圖20中示出。然后處理晶片的頂部以通過合適的掩模和蝕刻技術(shù)在其中形成溝槽格子。然后用 諸如玻璃類型的氧化物的氧化物164填充溝槽格子，以向晶片的每個(gè)芯片的側(cè)邊緣提供結(jié)隔離。氧化物填充的溝槽164向下延伸到P+襯底140中足夠的距離處，以確保在這樣的溝 槽164下不會(huì)發(fā)生反向擊穿。在隔離溝槽164被形成為深入到襯底140中的情況下，可以 支持任何極性的大振幅電壓。然后在浪涌保護(hù)器件上沉積金屬接觸。如圖21所示，發(fā)射極或陰極接觸166形成 在晶片的頂部上。發(fā)射極接觸166用于將發(fā)射極區(qū)158短路到基極層156的短路點(diǎn)162部 分。發(fā)射極接觸166是以常規(guī)方式通過將鋁蒸發(fā)到晶片的頂表面上而形成的。以相似的方 式，處理晶片的背面，即P+襯底140的暴露的底表面，以在其上形成陽(yáng)極鋁接觸168。然后 可以進(jìn)一步處理浪涌保護(hù)器件以將晶片分割成單獨(dú)的芯片，并且將芯片封裝成期望的二端 子包裝。圖21所示的浪涌保護(hù)器件的特征在于N+掩埋區(qū)146和本征外延層154之間的結(jié) 155的電容。如可以理解的，掩埋區(qū)146的數(shù)量越少，電容就越低，但是器件的初始電流載送 能力就越低。另外，掩埋區(qū)146的雜質(zhì)濃度越高，電容就越高，但是器件的擊穿電壓就越低。圖21的浪涌保護(hù)器件的其他主要電容是P型基極層156和本征外延層154之間 的結(jié)157的電容。正是該后一電容通過形成器件的中部區(qū)的本征外延層154的使用而被最 小化。如所熟知的，除了其他參數(shù)之外，半導(dǎo)體結(jié)的電容也是耗盡層的寬度的函數(shù)。耗盡層 越寬，電容越低。耗盡層的寬度電學(xué)地相似于分立電容器的板之間的間隔。浪涌保護(hù)器件的總電容應(yīng)當(dāng)被最小化，以便減小加載到器件所連接的通信線路 (或其他導(dǎo)體)上的電容。在較小的電容的情況下，浪涌保護(hù)器件可以連接到高速數(shù)字和其 他通信線路，而不會(huì)不利地影響數(shù)據(jù)傳輸速度、誤碼率和其他參數(shù)。如上所提到的，同樣重 要的是，浪涌保護(hù)器件向通信線路呈現(xiàn)相對(duì)恒定的△電容以使得線路的電特性隨著施加 到該線路的正常電壓的變化被最小化。當(dāng)通信線路經(jīng)歷過電壓時(shí)，浪涌保護(hù)器件進(jìn)入雪崩 擊穿，并且四層器件呈現(xiàn)出對(duì)線路的低阻抗，由此保護(hù)下行線路電路免受過電壓影響。圖22示出具有通過本征材料層從N型半導(dǎo)體材料層分隔開的P型半導(dǎo)體材料層 的三層器件的電容特性曲線。該電容被示為是本征外延層的不同電阻率和厚度的函數(shù)。這 些電容特性曲線代表具有三十平方密耳(mil)見方的尺寸的器件。如可以看出的，隨著本 征半導(dǎo)體層的電阻率的增大(雜質(zhì)的濃度減小)，器件的電容減小。另外，隨著本征半導(dǎo)體 層的電阻率的增大，作為器件兩端的反向電壓的函數(shù)的電容的變化(△電容)減小。例如， 對(duì)于約四十伏的器件兩端的反向電壓，在本征層電阻率為10 Q -cm的情況下，器件電容為 約6pf，而在電阻率為1000 Q-cm時(shí)，器件電容約為2pf。另外，本征層電阻率為1000Q-Cm 的器件電容在5-50伏及以上的電壓范圍內(nèi)相對(duì)恒定。如還可以在圖22中看出的，器件的 電容隨著本征半導(dǎo)體層的厚度的增加而減小。在更厚的本征半導(dǎo)體層的情況下，由PN結(jié)形 成的耗盡區(qū)可以更寬。充電電容器，不論它是半導(dǎo)體類型的還是分立類型的，在其兩板上具有相同的電 荷，但是具有相反的極性。因此，當(dāng)P型基極層156和本征半導(dǎo)體層154之間的結(jié)157(圖 21)被充電時(shí)，在兩個(gè)板上累積相等的電荷。耗盡區(qū)延伸到P型基極區(qū)中一短距離處，因?yàn)?與本征半導(dǎo)體區(qū)154中的耗盡區(qū)的深度相比其被更重度地?fù)诫s。這是因?yàn)樵赑型基極區(qū) 156中更多的電荷可用。另一方面，耗盡區(qū)充分延伸到本征半導(dǎo)體區(qū)154中，因?yàn)樯俚枚嗟?電荷可用于平衡由P型基極層156限定的、另一電容器板上的相反極性的電荷。實(shí)際上，對(duì) 于浪涌保護(hù)器件兩端的大的反向電壓，耗盡區(qū)可以延伸到本征半導(dǎo)體區(qū)154中相當(dāng)大的距離處，并且取決于本征半導(dǎo)體區(qū)154厚度和反向電壓的大小，耗盡區(qū)甚至可以穿過本征區(qū) 154。為了防止耗盡區(qū)延伸穿過本征半導(dǎo)體區(qū)154并進(jìn)入襯底140中，由此使器件短路，N 型緩沖層142防止耗盡區(qū)在其中的相當(dāng)大的伸展。在緩沖層142中有相當(dāng)大量的電荷可用 的情況下，即使在高反向電壓和薄本征層154的情況下也可以實(shí)現(xiàn)半導(dǎo)體電容器的電荷平 衡，而不會(huì)延伸穿過緩沖層142。緩沖層142因此有效地用作耗盡層中止層(stop)。在低 電壓工作和/或厚本征層154的情況下，可以省略緩沖層142。圖21示出的浪涌保護(hù)器件是通過再生效應(yīng)被觸發(fā)到導(dǎo)通狀態(tài)中的四層器件。具 有這樣的結(jié)構(gòu)的NPN晶體管包括N型陰極158、P型基極156以及本征層145和N型緩沖層 142。浪涌保護(hù)器件的PNP晶體管包括P型基極156、本征層154和N型緩沖層142，以及P 型襯底140。該結(jié)構(gòu)在陽(yáng)極接觸168相對(duì)于陰極接觸166被正向偏置時(shí)而被正向偏置。在 該偏置狀態(tài)下，為了使器件被驅(qū)動(dòng)到導(dǎo)通狀態(tài)，本征半導(dǎo)體層154和基極層156之間的結(jié)必 須被正向偏置。在陰極接觸166相對(duì)于陽(yáng)極接觸168被正向偏置的反向偏置狀態(tài)下，阻擋 電流的結(jié)是P型襯底140和N型緩沖層142之間的結(jié)。圖23示出在器件的中部部分154中包含本征外延材料的浪涌保護(hù)器件的另一實(shí) 施例。這里，掩埋區(qū)170可以是包括與P+區(qū)174形成結(jié)的N+區(qū)172的區(qū)。可以以上述相 同的方式形成這些PN掩埋區(qū)170。圖24是很適合于反向阻擋的本發(fā)明的另一實(shí)施例。除了額外的本征半導(dǎo)體材料 層176外，可以以與上面結(jié)合圖14-22所述的方式相同的方式來(lái)制造該結(jié)構(gòu)。在制造圖24 的浪涌保護(hù)器件時(shí)，將P+襯底140置于外延反應(yīng)器中并生長(zhǎng)本征外延材料層176。對(duì)于350 伏擊穿的器件，本征層176可以為約20微米厚。而且，期望的是本征層176如實(shí)際一樣是 高電阻性的。在相同的外延反應(yīng)器處理期間，N型緩沖層142可以生長(zhǎng)在本征外延層176的 頂部上。反應(yīng)器僅需要被控制為使得在本征層176已經(jīng)完成之后允許N型雜質(zhì)進(jìn)入反應(yīng)器 中。可以以上述相同方式制造浪涌保護(hù)器件的剩余部分。已經(jīng)公開了體現(xiàn)本發(fā)明的原理和構(gòu)思的浪涌保護(hù)器件的各種實(shí)施例。應(yīng)當(dāng)理解的 是，可以一起或者分別采用每個(gè)實(shí)施例的不同特征以實(shí)現(xiàn)期望的結(jié)果。實(shí)際上，可以選擇 并一起使用上面公開的各個(gè)特征來(lái)將期望的各個(gè)特征組合在浪涌保護(hù)器件中。另外，雖然 在半導(dǎo)體區(qū)被制造為具有特定類型的雜質(zhì)的情況下對(duì)各個(gè)實(shí)施例進(jìn)行了說(shuō)明，但是可以使 用相反類型的雜質(zhì)用于半導(dǎo)體區(qū)來(lái)制造器件。已經(jīng)結(jié)合二端子晶閘管說(shuō)明了各個(gè)特征。然 而，可以將這些特征用在其他半導(dǎo)體器件中，包括SCR(可控硅)、三端雙向可控硅開關(guān)和其 他二端子和三端子器件。雖然本發(fā)明的各個(gè)實(shí)施例在發(fā)射極中采用短路點(diǎn)，但是也可以有 不必需短路點(diǎn)的其他應(yīng)用或其他情況。雖然已經(jīng)參考特定半導(dǎo)體結(jié)構(gòu)公開了本發(fā)明的優(yōu)選和其他實(shí)施例，但是，應(yīng)當(dāng)理 解的是，在不脫離由所附權(quán)利要求所限定的本發(fā)明的精神和范圍的情況下可以按照工程選 擇在細(xì)節(jié)上進(jìn)行許多改變。
權(quán)利要求
在具有四層半導(dǎo)體芯片的類型的浪涌保護(hù)器件中，一個(gè)或多個(gè)掩埋區(qū)和至少兩個(gè)端子，其中在向該器件施加超過擊穿電壓的電壓時(shí)發(fā)生從所述芯片的一面到所述芯片的相對(duì)面的傳導(dǎo)，改進(jìn)之處包括形成在所述器件的半導(dǎo)體層的表面中的一個(gè)或多個(gè)掩埋區(qū)，所述掩埋區(qū)的雜質(zhì)濃度部分地限定所述浪涌保護(hù)器件的擊穿電壓；以及形成在所述半導(dǎo)體層上以便覆蓋所述掩埋區(qū)的半導(dǎo)體材料的外延層，由此對(duì)所述外延層的處理基本上不改變所述掩埋區(qū)的大小，從而控制所述器件的電容。
2.根據(jù)權(quán)利要求1所述的浪涌保護(hù)器件，其中所述外延層限定第一外延層，并且還包 括形成在所述第一外延層上的半導(dǎo)體材料的第二外延層，所述第一和第二外延層具有相反 類型的雜質(zhì)。
3.根據(jù)權(quán)利要求2所述的浪涌保護(hù)器件，還包括形成在所述半導(dǎo)體材料的第二外延層 中的一個(gè)或多個(gè)發(fā)射極。
4.根據(jù)權(quán)利要求1所述的浪涌保護(hù)器件，其中每個(gè)所述掩埋區(qū)被構(gòu)造為具有通過PN結(jié) 接合的兩個(gè)半導(dǎo)體區(qū)。
5.根據(jù)權(quán)利要求4所述的浪涌保護(hù)器件，其中每個(gè)掩埋區(qū)的PN結(jié)大體上與所述半導(dǎo)體 層和所述外延層之間的界面垂直。
6.根據(jù)權(quán)利要求5所述的浪涌保護(hù)器件，其中所述兩個(gè)半導(dǎo)體區(qū)中的一個(gè)半導(dǎo)體區(qū)橫 向地圍繞所述兩個(gè)半導(dǎo)體區(qū)中的另一半導(dǎo)體區(qū)。
7.根據(jù)權(quán)利要求1所述的浪涌保護(hù)器件，其中所述掩埋區(qū)包括十字形的圖案。
8.根據(jù)權(quán)利要求1所述的浪涌保護(hù)器件，其中所述浪涌保護(hù)器件是用于在一個(gè)方向上 將由浪涌電壓導(dǎo)致的電流載送通過所述浪涌保護(hù)器件的單向器件。
9.根據(jù)權(quán)利要求1所述的浪涌保護(hù)器件，其中所述浪涌保護(hù)器件是用于根據(jù)浪涌電壓 的極性將由該浪涌電壓導(dǎo)致的電流在相反的方向上載送通過所述浪涌保護(hù)器件的雙向器 件。
10.一種用于制造四層浪涌保護(hù)器件的方法，包括以下步驟將雜質(zhì)沉積在所述浪涌保護(hù)器件的半導(dǎo)體層的暴露表面中的選定位置處，所述雜質(zhì)的 濃度部分地限定所述浪涌保護(hù)器件的擊穿電壓，并且雜質(zhì)的所述選定位置限定掩埋區(qū)；在所述掩埋區(qū)上形成半導(dǎo)體材料的外延層，由此覆蓋所述掩埋區(qū)；在所述外延半導(dǎo)體層上形成基極半導(dǎo)體層，由此在所述外延半導(dǎo)體層和所述基極半導(dǎo) 體層之間限定PN結(jié)；以及在所述基極半導(dǎo)體區(qū)中形成發(fā)射極區(qū)。
11.根據(jù)權(quán)利要求10所述的方法，還包括沉積使所述發(fā)射極區(qū)和所述基極半導(dǎo)體層 短路的第一金屬接觸，并在陽(yáng)極半導(dǎo)體層上沉積第二金屬接觸。
12.根據(jù)權(quán)利要求10所述的方法，還包括通過形成具有小面積的所述掩埋區(qū)來(lái)形成 所述浪涌保護(hù)器件以使電容最小化，以及形成多個(gè)所述掩埋區(qū)。
13.根據(jù)權(quán)利要求10所述的方法，還包括將每個(gè)所述掩埋區(qū)形成為兩個(gè)半導(dǎo)體區(qū)，其 中在所述兩個(gè)半導(dǎo)體區(qū)之間有PN結(jié)。
14.一種用于制造四層浪涌保護(hù)芯片的方法，包括以下步驟在制造所述浪涌保護(hù)芯片期間在第一半導(dǎo)體層中形成PN區(qū)，以使得所述PN區(qū)具有位于其中的PN結(jié)；以向所述浪涌保護(hù)芯片提供期望的擊穿電壓的雜質(zhì)濃度形成所述PN結(jié)； 在所述PN區(qū)上形成第二半導(dǎo)體材料層，由此掩埋所述PN區(qū)； 在所述第二半導(dǎo)體材料中形成發(fā)射極區(qū)；以及 在所述浪涌保護(hù)芯片的相對(duì)的面上形成相應(yīng)的接觸。
15.根據(jù)權(quán)利要求14所述的方法，還包括在所述發(fā)射極中形成短路點(diǎn)。
16.根據(jù)權(quán)利要求14所述的方法，還包括將所述第二半導(dǎo)體材料層形成為外延層。
全文摘要
一種具有小面積掩埋區(qū)(38，60)以最小化器件電容的浪涌保護(hù)器件。在半導(dǎo)體襯底(34)中或在外延層(82)中形成摻雜區(qū)(38，60)，然后在其上形成外延層(40，84)以掩埋摻雜區(qū)(38，60)。通過最小化對(duì)芯片的高溫和長(zhǎng)時(shí)段處理來(lái)維持掩埋區(qū)(38，60)的小特征。在外延層(40，84)中形成發(fā)射極(42，86)。
文檔編號(hào)H02H3/20GK101878571SQ200880113447
公開日2010年11月3日 申請(qǐng)日期2008年8月28日 優(yōu)先權(quán)日2007年8月28日
發(fā)明者R·A·羅德里格斯 申請(qǐng)人:力特保險(xiǎn)絲有限公司