專利名稱：低功率單發(fā)提升電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及集成電路(IC)設(shè)計(jì)，且更具體地，涉及一種電壓提升電
路設(shè)計(jì)。
背景技術(shù)：
隨著IC的幾何形狀不斷縮小，電源電壓電平也必須降低，以便與小幾何 形狀的器件一同工作。例如，具有0.25jum的特征尺寸的較老的技術(shù)使用3.3V 的電源電壓，但是諸如那些具有65nm的特征尺寸的較新的技術(shù)，則僅使用 l.OV的電源電壓。這種類型的低電源電壓造成設(shè)計(jì)的復(fù)雜性，因?yàn)槟承╇娐?可能仍需要高的電壓供給。例如，在快閃存儲(chǔ)器的讀操作中，1.8V需要施加 到字線，而主電源電壓是1.0V。在這種情況下，典型地使用單發(fā)(one-shot) 提升(boost)電路從1.0V的電源電壓產(chǎn)生1.8V的電壓。當(dāng)電源電壓具有一 個(gè)寬范圍時(shí)的其他應(yīng)用中，例如從1.2V到1.8V,用常規(guī)的單發(fā)提升電路不容 易獲得一個(gè)固定的1.8V。
圖1A闡述了一種常規(guī)電壓提升電路100，其包括驅(qū)動(dòng)器102、電容106 和電壓箝位電路112。電容106是預(yù)充電的。在節(jié)點(diǎn)"輸入，，處的輸入電壓在時(shí) 間tl斜線上升到電源電壓VDD。因?yàn)榇┻^(guò)電容106的電壓不能被立即改變， 所以在輸出節(jié)點(diǎn)處的電壓將上升到一個(gè)等于VDD與穿過(guò)電容106的電壓之和 的電壓。在輸出節(jié)點(diǎn)處的電壓電平由電壓箝位電路112控制，該電壓箝位電路 112由一些串聯(lián)的正向偏置的二極管構(gòu)成。正向偏置的二極管提供一個(gè)跨越其 兩端的壓降。該壓降由二極管的P-N結(jié)決定，因此，其是非?？深A(yù)知的且接 近恒定。
圖1B示出了在電壓提升電路100的節(jié)點(diǎn)Nl和輸出處的瞬態(tài)電壓特性。 節(jié)點(diǎn)N1的電壓，即V—Nl，在時(shí)間tl驅(qū)動(dòng)到VDD。輸出節(jié)點(diǎn)的電壓，即V—OUT, 在V—OUT的上升邊緣處具有不希望的尖峰122。因此，常規(guī)電壓提升電路100具有較長(zhǎng)的建立時(shí)間。由于常規(guī)的電壓提升電路IOO基本上通過(guò)使用正向偏置 的二極管來(lái)箝位電壓以回避電流，所以其功耗高。此外，箝位電壓電平由P-N 結(jié)決定并可能易受注入變化的影響。

發(fā)明內(nèi)容
因此，本發(fā)明的目的是提供一種能夠克服常規(guī)電壓提升電路的上述缺點(diǎn)的 電壓提升電路。
本發(fā)明公開(kāi)了一種電壓提升電路，其包括至少一個(gè)電容，其具有連接到 電壓提升電路的一個(gè)輸出的第一終端；在電容的第二終端和電壓源之間連接的 可控開(kāi)關(guān)，第二終端不同于第一終端；電壓電平探測(cè)器，探測(cè)電壓提升電路的 輸出電壓電平，并將控制信號(hào)提供給可控開(kāi)關(guān)，其中當(dāng)輸出電壓超過(guò)預(yù)定電平 時(shí)，可控開(kāi)關(guān)關(guān)斷，且當(dāng)輸出電壓低于預(yù)定電平時(shí)，可控開(kāi)關(guān)導(dǎo)通。
在本發(fā)明的一個(gè)實(shí)施例中，上述可控開(kāi)關(guān)由PMOS晶體管構(gòu)成，該P(yáng)MOS 晶體管具有連接到控制信號(hào)的柵極。在本發(fā)明的另一實(shí)施例中，電壓電平探測(cè) 器包括電壓比較器，其用于將輸出電壓與參考電壓比較，并由此產(chǎn)生控制信號(hào)。
本發(fā)明的構(gòu)造和操作方法，以及連同其他目的和其優(yōu)點(diǎn)，將從結(jié)合附圖而 閱讀特定實(shí)施例的下述描述時(shí)得到最好的理解。


隨附的并構(gòu)成本說(shuō)明書的一部分的圖示包括描繪本發(fā)明的某些方面。本發(fā) 明更清楚的構(gòu)思以及部件的更清楚的構(gòu)思，和本發(fā)明提供的系統(tǒng)的操作，將通 過(guò)參考闡述于附圖中的事例性且因此是非限制性的實(shí)施例而變得更加明顯，其 中相同的附圖標(biāo)記(如果它們出現(xiàn)在一個(gè)以上的附圖中)表示相同的元件。通 過(guò)參考這些附圖的一個(gè)或多個(gè)，并結(jié)合這里提出的描迷，可以更好的理解本發(fā) 明。
圖1A和1B分別闡述了常規(guī)電壓提升電路及其輸出電壓特性。 圖2A和2B分別闡述了根據(jù)本發(fā)明的一個(gè)實(shí)施例的電壓提升電路及其輸 出電壓特性。
圖3是闡述應(yīng)用于圖2A的電壓提升電路中的電壓電平探測(cè)器的實(shí)施例的示意圖。
具體實(shí)施例方式
本發(fā)明公開(kāi)了一種電壓提升電路，它使用開(kāi)關(guān)晶體管來(lái)控制輸出電壓，從 而使得輸出電壓可被精確地控制，而不出現(xiàn)尖峰問(wèn)題，且具有比常規(guī)電壓提升 電路短的建立時(shí)間和低的功耗。這些都可以通過(guò)參考附圖和下述說(shuō)明而被更好 的理解。
圖2A和2B分別闡述了根據(jù)本發(fā)明的一個(gè)實(shí)施例的電壓提升電路200及 其輸出電壓特性。鑒于圖1A而參考圖2A,電壓提升電路200是對(duì)常規(guī)電壓 提升電路100的一個(gè)改進(jìn)。驅(qū)動(dòng)器102、電容106仍然用于電壓提升電路200 中。另夕卜，用PMOS晶體管來(lái)實(shí)現(xiàn)開(kāi)關(guān)214,用NMOS晶體管來(lái)實(shí)現(xiàn)開(kāi)關(guān)216， 且依然使用電壓電平探測(cè)器212。 PMOS晶體管開(kāi)關(guān)214在驅(qū)動(dòng)器102的一個(gè) 輸出和節(jié)點(diǎn)Nl之間串聯(lián)連接。電壓電平探測(cè)器212在輸出節(jié)點(diǎn)處探測(cè)輸出電 壓(V—OUT),且在節(jié)點(diǎn)SWP處產(chǎn)生控制信號(hào)，節(jié)點(diǎn)SWP連接到PMOS晶 體管開(kāi)關(guān)214的柵極。當(dāng)V_OUT超過(guò)預(yù)定電平時(shí)，在節(jié)點(diǎn)SWP處的控制信 號(hào)將擺向邏輯HIGH (高)并關(guān)斷PMOS晶體管開(kāi)關(guān)214,之后，僅通過(guò)存儲(chǔ) 于電容106中的電荷來(lái)驅(qū)動(dòng)輸出節(jié)點(diǎn)。另一方面，當(dāng)V—OUT低于預(yù)定電平時(shí)， 在節(jié)點(diǎn)SWP處的控制信號(hào)將保持在邏輯LOW (低)并導(dǎo)通PMOS晶體管開(kāi) 關(guān)214，來(lái)允許輸入節(jié)點(diǎn)處的輸入電壓通過(guò)電容106來(lái)驅(qū)動(dòng)V—OUT。 NMOS 晶體管開(kāi)關(guān)216的源極和漏極連接在節(jié)點(diǎn)Nl和接地VSS之間。NMOS晶體 管開(kāi)關(guān)216的柵極通過(guò)信號(hào)INL來(lái)控制。NMOS晶體管開(kāi)關(guān)216為電容106 提供可控的放電路徑。控制信號(hào)INL和輸入信號(hào)是同步的，以初始化并重置 節(jié)點(diǎn)N1處的電壓。
參考圖2B,當(dāng)輸入節(jié)點(diǎn)處的輸入電壓在時(shí)間tl從0V擺動(dòng)到VDD時(shí)， V—Nl的上升是略微緩和的，這是由于PMOS晶體管開(kāi)關(guān)214的電阻的緣故。 因?yàn)镻MOS晶體管開(kāi)關(guān)214在V_OUT達(dá)到預(yù)定電平時(shí)能被立即關(guān)斷，所以 V—OUT的上升222是沒(méi)有任何尖峰的。因?yàn)闆](méi)有尖峰，所以電壓提升電路200 具有較短的建立時(shí)間。因?yàn)閂_OUT通過(guò)PMOS晶體管214的ON/OFF (導(dǎo)通 /關(guān)斷)開(kāi)關(guān)而被箝位，而不用建立在常規(guī)電壓提升電路100中的電流回避機(jī)制，所以電壓提升電路200在高壓產(chǎn)生期間具有較低的功耗。
圖3是闡述應(yīng)用于圖2A的電壓提升電路200中的電壓電平探測(cè)器212的 實(shí)施例的示意圖。電壓電平探測(cè)器212包括分壓器306，其將節(jié)點(diǎn)OUTN處的 V_OUT的一部分提供給電壓比較器302的一個(gè)輸入。為電壓比較器302的另 一個(gè)輸入提供一個(gè)參考電壓VREF。電壓比較器302的輸出連接到節(jié)點(diǎn)SWP, 節(jié)點(diǎn)SWP連接到圖2A的PMOS晶體管開(kāi)關(guān)214的相M及。當(dāng)節(jié)點(diǎn)OUTN處的 電壓高于VREF時(shí)，節(jié)點(diǎn)SWP處的電壓處在用于關(guān)斷PMOS晶體管開(kāi)關(guān)214 的邏輯HIGH。當(dāng)節(jié)點(diǎn)OUTN處的電壓低于VREF時(shí)，節(jié)點(diǎn)SWP處的電壓處 在用于導(dǎo)通PMOS晶體管開(kāi)關(guān)214的邏輯LOW。
再次參考圖3，作為分壓器306的一個(gè)例子，其可以包括一行串聯(lián)且正向 偏置的二極管313。因?yàn)榇硕O管行不為輸出節(jié)點(diǎn)提供電流回避路徑，所以二 極晶體管的尺寸可以制作得非常小，且因此泄漏電流非常小。節(jié)點(diǎn)OUTN連 接到二極管313的行中的一個(gè)互連節(jié)點(diǎn)，因此輸出節(jié)點(diǎn)和VSS之間的電壓的 一部分出現(xiàn)在節(jié)點(diǎn)OUTN處。如果二極管313的總數(shù)是3個(gè)，且節(jié)點(diǎn)OUTN 連接到遠(yuǎn)離VSS的第一和第二二極管313之間的互連，則V—OUTN等于 V—OUT除以三，其也是VREF的目標(biāo)值。因?yàn)閂—OUTN的所有值都是節(jié)點(diǎn) OUTN與輸出之間的二極管313的數(shù)目和節(jié)點(diǎn)OUTN與VSS之間的二極管313 的數(shù)目的比率，所以V—OUTN不會(huì)受到二極管313中的注入變化的影響。本 領(lǐng)域技術(shù)人員將不會(huì)有任何困難而設(shè)計(jì)一種參考電壓發(fā)生器，其比圖1A的簡(jiǎn) 單的二極管串112所能產(chǎn)生的參考電壓更可預(yù)知且更穩(wěn)定。
上述說(shuō)明提供了許多不同的實(shí)施例或用于實(shí)現(xiàn)本發(fā)明不同特征的實(shí)施例。 描述了部件和過(guò)程的特定實(shí)施例以幫助闡明本發(fā)明。當(dāng)然，這些僅僅是實(shí)施例， 且并不旨在從權(quán)利要求中所描述的內(nèi)容而限制本發(fā)明。
雖然本發(fā)明以實(shí)施在一個(gè)或多個(gè)特定實(shí)例中的形式而在此闡述和描述，但 是其不局限在所示細(xì)節(jié)中，因?yàn)樵诓幻撾x本發(fā)明的精神且在權(quán)利要求的等價(jià)物 的范疇和范圍內(nèi)的情況下，可以在其中做出多種變型和結(jié)構(gòu)的改變。因此，廣 義地解釋附加的權(quán)利要求是恰當(dāng)?shù)?，且在某種意義上符合下列權(quán)利要求中提出 的本發(fā)明的范圍。
權(quán)利要求
1、一種電壓提升電路，包括至少一個(gè)電容，其具有連接到該電壓提升電路的一個(gè)輸出的第一終端；可控開(kāi)關(guān)，其在該電容的第二終端和電壓源之間連接，該第二終端不同于該第一終端；以及電壓電平探測(cè)器，其探測(cè)該電壓提升電路的該輸出電壓電平，并將控制信號(hào)提供給該可控開(kāi)關(guān)，其中當(dāng)該輸出電壓超過(guò)預(yù)定電平時(shí)，該可控開(kāi)關(guān)關(guān)斷，且當(dāng)該輸出電壓低于該預(yù)定電平時(shí)，該可控開(kāi)關(guān)導(dǎo)通。
2、 如權(quán)利要求1的電壓提升電路，其中該可控開(kāi)關(guān)是PMOS晶體管。
3、 如權(quán)利要求1的電壓提升電路，其中該電壓電平探測(cè)器包括電壓比較 器，該電壓比較器用于將該輸出電壓與參考電壓比較。
4、 如權(quán)利要求3的電壓提升電路，其中該電壓電平探測(cè)器進(jìn)一步包括分 壓器，該分壓器用于獲取該輸出電壓的一部分，以便與該參考電壓相比較。
5、 如權(quán)利要求4的電壓提升電路，其中該分壓器包括一行串聯(lián)且正向偏 置的二極管。
6、 一種電壓提升電路，包括至少一個(gè)電容，其具有連接到該電壓提升電路的一個(gè)輸出的第 一終端；PMOS晶體管，其具有分別連接到電壓源和該電容的第二終端的源極和漏 極，該第二終端不同于該第一終端；以及電壓電平探測(cè)器，其探測(cè)該電壓提升電路的該輸出電壓電平，并將控制信 號(hào)提供給該P(yáng)MOS晶體管，其中當(dāng)該輸出電壓超過(guò)預(yù)定電平時(shí)，該P(yáng)MOS關(guān)斷，且當(dāng)該輸出電壓低 于該預(yù)定電平時(shí)，該P(yáng)MOS導(dǎo)通。
7、 如權(quán)利要求6的電壓提升電路，其中該電壓電平探測(cè)器包括電壓比較 器，該電壓比較器用于將該輸出電壓與參考電壓比較。
8、 如權(quán)利要求7的電壓提升電路，其中該電壓電平探測(cè)器進(jìn)一步包括分 壓器，該分壓器用于獲取該輸出電壓的一部分，以便與該參考電壓相比較。
9、 如權(quán)利要求8的電壓提升電路，其中該分壓器包括一行串聯(lián)且正向偏 置的二極管。
10、 一種電壓提升電4^，包括至少一個(gè)電容，其具有連接到該電壓提升電路的一個(gè)輸出的第一終端；可控開(kāi)關(guān)，其在該電容的第二終端和電壓源之間連接，該第二終端不同于 該第一終端；以及電壓比較器，其用于將該電壓提升電路的該輸出電壓與參考電壓比較，并 將控制信號(hào)提供給該可控開(kāi)關(guān)，其中當(dāng)該輸出電壓超過(guò)預(yù)定電平時(shí)，該可控開(kāi)關(guān)關(guān)斷，且當(dāng)該輸出電壓低 于該預(yù)定電平時(shí)，該可控開(kāi)關(guān)導(dǎo)通。
11、 如權(quán)利要求IO的電壓提升電路，其中該可控開(kāi)關(guān)是PMOS晶體管。
12、 如權(quán)利要求10的電壓提升電路，其中進(jìn)一步包括分壓器，該分壓器 用于生成該輸出電壓的一部分，以便通過(guò)該電壓比較器而與該參考電壓相比 較。
13、 如權(quán)利要求12的電壓提升電路，其中該分壓器包括一行串聯(lián)且正向 偏置的二極管。
14、 如權(quán)利要求l、 6或10的電壓提升電路，其中進(jìn)一步包括NMOS晶 體管，其具有連接到該電容的該第二終端的漏極、連接到接地的源極以及由預(yù) 定信號(hào)控制的柵極。
15、 如權(quán)利要求14的電壓提升電路，其中該預(yù)定信號(hào)與該電壓源同步。
全文摘要
本發(fā)明公開(kāi)了一種電壓提升電路，其包括至少一個(gè)電容，其具有連接到該電壓提升電路的一個(gè)輸出的第一終端；可控開(kāi)關(guān)，其在該電容的第二終端和電壓源之間連接，該第二終端不同于該第一終端；以及電壓電平探測(cè)器，其探測(cè)該電壓提升電路的該輸出電壓電平，并將控制信號(hào)提供給該可控開(kāi)關(guān)，其中當(dāng)該輸出電壓超過(guò)預(yù)定電平時(shí)，該可控開(kāi)關(guān)關(guān)斷，且當(dāng)該輸出電壓低于該預(yù)定電平時(shí)，該可控開(kāi)關(guān)導(dǎo)通。
文檔編號(hào)H02M3/125GK101621249SQ200910143850
公開(kāi)日2010年1月6日 申請(qǐng)日期2009年5月31日 優(yōu)先權(quán)日2008年5月28日
發(fā)明者李谷桓 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司