專利名稱：一種應(yīng)用于功率切換器電路的半導(dǎo)體封裝結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體封裝，尤其是指一種將多個(gè)芯片以及電容等電路元件均封裝在同一半導(dǎo)體封裝內(nèi)的應(yīng)用于功率切換器電路的半導(dǎo)體封裝結(jié)構(gòu)。
背景技術(shù)：
如圖1所示，為由2個(gè)N型MOSFET連接形成的功率切換器的電路圖，其中高端 MOSFET (HS)的漏極D1連接Vin端，其源極S1連接低端MOSFET (LS)的漏極D2，而低端 MOSFET的源極S2則連接&id端。通常，在該功率切換器的Vin-Gnd兩端之間還并聯(lián)設(shè)置有一個(gè)旁路電路C，該電容的設(shè)置是為了壓制功率切換器啟動(dòng)時(shí)電壓的沖激，以增進(jìn)該功率切換器的性能。更進(jìn)一步，如圖2所示，在高端MOSFET的柵極Gl和低端MOSFET的柵極G2的兩端并聯(lián)連接一功率控制器(PIC)，則形成一直流-直流(DC-DC)轉(zhuǎn)換器。理想的情況是，該旁路電容C的設(shè)置位置距離所述的2個(gè)N型MOSFET越近越好， 因?yàn)楫?dāng)該旁路電容C越靠近M0SFET，那么所產(chǎn)生的寄生電感就越小，且該電容C對(duì)壓制功率切換器的啟動(dòng)電壓的效果則越明顯，如果該電容C所處的位置距離MOSFET較遠(yuǎn)的話，該電容對(duì)功率切換器的影響將越不明顯。但是，在目前的半導(dǎo)體封裝技術(shù)中，都是將2個(gè)MOSFET封裝在同一半導(dǎo)體封裝內(nèi)形成功率切換器，再在該封裝外部并聯(lián)連接旁路電路C以及PIC芯片，由此，導(dǎo)致旁路電容 C的設(shè)置位置距離MOSFET相對(duì)較遠(yuǎn)，無法更好的發(fā)揮其作用。綜上所述，非常有必要提出一種新的半導(dǎo)體封裝結(jié)構(gòu)，可以同時(shí)將2個(gè)MOSFET封裝在同一個(gè)半導(dǎo)體封裝中，以減低功率切換器組裝時(shí)元件的數(shù)量，并節(jié)省封裝空間；更理想的情況是可以同時(shí)將2個(gè)MOSFET以及旁路電容，甚至是PIC等多個(gè)電路元件混合封裝在同一個(gè)半導(dǎo)體封裝中，形成獨(dú)立的功率切換器或者是獨(dú)立的DC-DC轉(zhuǎn)換器，有效減小各個(gè)電路元件之間的設(shè)置距離，從而在提高功率切換器或者是DC-DC轉(zhuǎn)換器的性能的同時(shí)，也有效減少了整個(gè)半導(dǎo)體組件封裝結(jié)構(gòu)的尺寸。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種應(yīng)用于功率切換器電路的具有多芯片的半導(dǎo)體封裝結(jié)構(gòu)，其可將多個(gè)半導(dǎo)體芯片封裝在同一個(gè)半導(dǎo)體封裝中以減少功率切換器組裝時(shí)元件的數(shù)量，并節(jié)省封裝空間；本發(fā)明更進(jìn)一步的目的是提供一種具有多芯片及電容的混合半導(dǎo)體封裝結(jié)構(gòu)，其可將多個(gè)半導(dǎo)體芯片以及一旁路電容同時(shí)封裝在同一個(gè)半導(dǎo)體封裝中，形成獨(dú)立的半導(dǎo)體器件，并有效提高其性能，同時(shí)也減小半導(dǎo)體封裝的尺寸。為了達(dá)到上述目的，本發(fā)明的技術(shù)方案是提供一種應(yīng)用于功率切換器電路的具有多芯片的半導(dǎo)體封裝結(jié)構(gòu)，該半導(dǎo)體封裝結(jié)構(gòu)包含引線框架，其具有一載片臺(tái)和若干引腳；該所述的引腳包含低端柵極引腳、低端源極引腳、高端柵極引腳和高端漏極引腳；高端MOSFET芯片和低端MOSFET芯片，分別具有底部漏極區(qū)域、頂部柵極區(qū)域和頂部源極區(qū)域；其中所述的低端MOSFET芯片的底部漏極粘接貼附在載片臺(tái)上，形成電性連接；該低端 MOSFET芯片的頂部柵極區(qū)域通過金屬連接體連接鍵合至低端柵極引腳，形成電性連接；該低端MOSFET芯片的頂部源極區(qū)域通過金屬連接體連接鍵合至低端源極引腳，形成電性連接；所述的高端MOSFET芯片堆疊在低端MOSFET芯片的頂部源極區(qū)域上，該高端 MOSFET芯片的底部漏極與該低端MOSFET芯片的頂部源極之間相互絕緣，無電性連接；該高端MOSFET芯片的底部漏極通過金屬連接體鍵合至高端漏極引腳，形成電性連接；該高端 MOSFET芯片的頂部柵極區(qū)域通過金屬連接體連接鍵合至高端柵極引腳，形成電性連接；該高端MOSFET芯片的頂部源極區(qū)域通過金屬連接體連接鍵合至載片臺(tái)，使得該高端MOSFET 芯片的頂部源極與低端MOSFET芯片的底部漏極形成電性連接，從而形成可廣泛應(yīng)用于功率切換器的多芯片的半導(dǎo)體封裝。所述的低端柵極引腳、低端源極引腳、高端柵極引腳和高端漏極引腳均與載片臺(tái)分隔，無電性連接。該半導(dǎo)體封裝結(jié)構(gòu)可進(jìn)一步成為包含電容的混合封裝結(jié)構(gòu)。在本發(fā)明的一個(gè)較佳實(shí)施例中，所述的半導(dǎo)體封裝結(jié)構(gòu)還包含一設(shè)置在高端MOSFET芯片和低端MOSFET芯片之間的垂直電容，該垂直電容的電極分別設(shè)置在其上下兩面。該垂直電容的底部電極粘接貼附在低端MOSFET芯片的頂部源極區(qū)域上，以形成電性連接；該垂直電容的頂部電極粘接貼附至高端MOSFET芯片的底部漏極區(qū)域上，以形成電性連接。在該實(shí)施例中，所述的低端 MOSFET芯片和垂直電容可集成以形成一芯片級(jí)。具體為所述的低端MOSFET芯片的頂部源極區(qū)域上設(shè)置一介質(zhì)層，使低端MOSFET芯片的頂部源極和MOSFET芯片的底部漏極相互絕緣，并形成一集成垂直電容。在本發(fā)明的另一個(gè)較佳實(shí)施例中，所述的半導(dǎo)體封裝結(jié)構(gòu)還包含一設(shè)置在高端 MOSFET芯片和低端MOSFET芯片之間的第一金屬層，其與低端MOSFET芯片的頂部源極絕緣， 與高端MOSFET芯片的底部漏極形成電性連接。所述的第一金屬層的面積小于低端MOSFET 芯片的頂部源極區(qū)域，且大于高端MOSFET芯片的底部漏極區(qū)域。所述的鍵合連接高端 MOSFET芯片的底部漏極與高端漏極引腳的金屬連接體的一端粘接貼附在高端漏極引腳上， 另一端粘接貼附在該第一金屬層上。在該實(shí)施例中，所述的半導(dǎo)體封裝結(jié)構(gòu)還可進(jìn)一步包含一水平電容，該水平電容的一端電極粘接貼附在第一金屬層上，與高端MOSFET芯片的漏極形成電性連接；該水平電容的另一端電極粘接貼附在低端MOSFET芯片的未被第一金屬層覆蓋的頂部源極區(qū)域上， 與低端MOSFET芯片的頂部源極形成電性連接。在該實(shí)施例中，所述的半導(dǎo)體封裝結(jié)構(gòu)還包含一第二金屬層，其設(shè)置在低端 MOSFET芯片的未被第一金屬層覆蓋的頂部源極區(qū)域上，與該低端MOSFET芯片的頂部源極形成電性連接，且該第二金屬層與第一金屬層分隔設(shè)置，無電性接觸。此時(shí)，所述的鍵合連接低端MOSFET芯片的頂部源極與低端源極引腳的金屬連接體的一端粘接貼附在低端源極引腳上，另一端粘接貼附在該第二金屬層上。所述的水平電容的一端電極粘接貼附在第一金屬層上，另一端電極粘接貼附在該第二金屬層上。在本發(fā)明的一個(gè)較佳實(shí)施例中，所述的半導(dǎo)體封裝結(jié)構(gòu)還可包含一連接低端MOSFET芯片的柵極和高端MOSFET芯片的柵極的PIC芯片，形成DC-DC轉(zhuǎn)換器。在該實(shí)施例中，所述的引線框架還可包含一 PIC載片臺(tái)以及若干PIC引腳；所述的PIC芯片粘接貼附在該P(yáng)IC載片臺(tái)上，其通過金屬連接體將該P(yáng)IC芯片分別鍵合連接至若干PIC引腳上，以及低端MOSFET芯片的柵極區(qū)域和高端MOSFET芯片的柵極區(qū)域；或者該P(yáng)IC芯片也可以通過金屬連接體分別鍵合連接至若干PIC引腳，以及低端柵極引腳和高端柵極引腳。在本發(fā)明的一個(gè)較佳實(shí)施例中，所述的金屬連接體為金屬連接引線。在本發(fā)明的另一個(gè)較佳實(shí)施例中，所述的金屬連接體為金屬連接板或金屬連接帶。本發(fā)明還提供另一種應(yīng)用于功率切換器電路的具有多芯片的半導(dǎo)體封裝結(jié)構(gòu)，該半導(dǎo)體封裝結(jié)構(gòu)包含引線框架，其具有一載片臺(tái)和一第一引腳；該所述的第一引腳包含一向載片臺(tái)方向延伸的第一下降臺(tái)階；類型相同的高端MOSFET芯片和低端MOSFET芯片，分別具有底部漏極區(qū)域、頂部柵極區(qū)域和頂部源極區(qū)域；其中所述的高端MOSFET芯片的底部漏極粘接貼附在所述的第一下降臺(tái)階上，形成電性連接；該高端MOSFET芯片的頂部柵極區(qū)域通過金屬連接體連接鍵合至高端柵極引腳，形成電性連接；所述的低端MOSFET芯片的底部漏極區(qū)域的第一部分粘接貼附至載片臺(tái)1上，形成電性連接；該低端MOSFET芯片的底部漏極區(qū)域的第二部分延伸到載片臺(tái)1的外部、且堆疊在高端MOSFET芯片的頂部源極區(qū)域上方，使得低端MOSFET芯片的漏極與高端MOSFET芯片的源極形成電性連接；該低端MOSFET芯片的頂部柵極區(qū)域通過金屬連接體連接鍵合至低端柵極引腳，形成電性連接；該低端MOSFET芯片的頂部源極區(qū)域通過金屬連接體連接鍵合至低端源極引腳，形成電性連接；從而形成廣泛應(yīng)用于功率切換器的多半導(dǎo)體芯片封裝。所述的低端柵極引腳、低端源極引腳、高端柵極引腳和高端漏極引腳均與載片臺(tái)分隔，無電性連接。所述的第一下降臺(tái)階的上表面與所述載片臺(tái)的上表面之間的深度約為高端 MOSFET的芯片厚度。所述引線框架還包含一第二引腳，所述的低端MOSFET芯片的頂部源極區(qū)域通過金屬連接體連接鍵合至第二引腳，形成電性連接；該第二引腳還包含一第二下降臺(tái)階。該半導(dǎo)體封裝結(jié)構(gòu)可進(jìn)一步成為包含電容的混合封裝結(jié)構(gòu)。在本發(fā)明的一個(gè)較佳實(shí)施例中，所述的半導(dǎo)體封裝結(jié)構(gòu)還包含一水平電容，該水平電容的一端電極粘接貼附在第二下降臺(tái)階上，以與低端MOSFET芯片源極形成電性連接；該水平電容的另一端電極粘接貼附在高端漏極引腳上，以與高端MOSFET芯片的漏極形成電性連接。所述的第二下降臺(tái)階的上表面與載片臺(tái)的上表面之間的深度為水平電容的厚度減去低端MOSFET芯片的厚度。在本發(fā)明的另一個(gè)較佳實(shí)施例中，所述的半導(dǎo)體封裝結(jié)構(gòu)還可包含一垂直電容， 該垂直電容的底部電極粘接貼附在低端MOSFET芯片的頂部源極區(qū)域上，以形成電性連接； 該垂直電容的頂部電極通過金屬連接體鍵合連接至高端漏極引腳，以與高端MOSFET芯片的漏極形成電性連接。在該實(shí)施例中，所述的垂直電容是一個(gè)分離電容；該垂直電容也可以與低端MOSFET芯片集成以形成一芯片級(jí)，即形成一集成垂直電容。所述的低端MOSFET的頂部源極進(jìn)一步作為所述集成垂直電容的一個(gè)電極。該低端MOSFET進(jìn)一步包含頂部源極上的一層電介質(zhì)層，以及位于該電介質(zhì)層上的一金屬層。在本發(fā)明的一個(gè)較佳實(shí)施例中，所述的半導(dǎo)體封裝結(jié)構(gòu)還包含一并聯(lián)連接在低端 MOSFET芯片的柵極和高端MOSFET芯片的柵極之間的PIC芯片，形成DC-DC轉(zhuǎn)換器。在該實(shí)施例中，所述的引線框架還包含一PIC載片臺(tái)以及若干PIC引腳；所述的PIC芯片粘接貼附在該P(yáng)IC載片臺(tái)上，其通過金屬連接體將該P(yáng)IC芯片分別鍵合連接至若干PIC引腳上，以及低端MOSFET芯片的柵極區(qū)域和高端MOSFET芯片的柵極區(qū)域；或者該P(yáng)IC芯片也可以通過金屬連接體分別鍵合連接至若干PIC引腳，以及低端柵極引腳和高端柵極引腳。在本發(fā)明的一個(gè)較佳實(shí)施例中，所述的金屬連接體為金屬連接引線。在本發(fā)明的另一個(gè)較佳實(shí)施例中，所述的金屬連接體為金屬連接板或金屬連接帶。本發(fā)明提供的具有多芯片及電容的混合半導(dǎo)體封裝結(jié)構(gòu)，具有以下有益技術(shù)效果和優(yōu)點(diǎn)1、可以同時(shí)將2個(gè)MOSFET芯片封裝在同一個(gè)半導(dǎo)體封裝中以減少功率切換器組裝時(shí)電路元件的數(shù)量，并節(jié)省封裝空間。2、進(jìn)一步可以同時(shí)將2個(gè)MOSFET芯片以及旁路電容混合封裝在同一個(gè)半導(dǎo)體封裝中，使得功率切換器應(yīng)用中該旁路電容的設(shè)置最靠近MOSFET芯片，產(chǎn)生的寄生電感最小，從而在有效提高功率切換器性能的同時(shí)，也有效減少了整個(gè)半導(dǎo)體封裝結(jié)構(gòu)的尺寸。3、更進(jìn)一步，可以同時(shí)將2個(gè)MOSFET芯片，旁路電容，以及PIC芯片混合封裝在同一個(gè)半導(dǎo)體封裝中，形成獨(dú)立的DC-DC轉(zhuǎn)換器，使得旁路電容的設(shè)置最靠近MOSFET芯片，產(chǎn)生的寄生電感最小，從而在有效提高DC-DC轉(zhuǎn)換器性能的同時(shí)，也有效減少了整個(gè)半導(dǎo)體封裝結(jié)構(gòu)的尺寸。


圖1為本發(fā)明中的功率切換器的電路圖；圖2為本發(fā)明中的DC-DC轉(zhuǎn)換器的電路圖；圖3A為本發(fā)明中功率切換器的一種實(shí)施例的封裝結(jié)構(gòu)俯視圖；圖:3B為沿著圖3A 中的A-A方向的封裝結(jié)構(gòu)剖面圖；圖3C為沿著圖3A中的B-B方向的封裝結(jié)構(gòu)剖面圖；圖4A為本發(fā)明中功率切換器的另一種實(shí)施例的封裝結(jié)構(gòu)俯視圖；圖4B為沿著圖 4A中的A-A方向的封裝結(jié)構(gòu)剖面圖；圖4C為沿著圖4A中的B-B方向的封裝結(jié)構(gòu)剖面圖；圖5A為本發(fā)明中功率切換器的另一種實(shí)施例的封裝結(jié)構(gòu)俯視圖；圖5B為沿著圖 5A中的A-A方向的封裝結(jié)構(gòu)剖面圖；圖6為本發(fā)明中基于圖3A所示的功率切換器而形成的DC-DC轉(zhuǎn)換器的封裝結(jié)構(gòu)俯視圖；圖7A為本發(fā)明中功率切換器的另一種實(shí)施例的封裝結(jié)構(gòu)俯視圖；圖7B為沿著圖 7A中的A-A方向的封裝結(jié)構(gòu)剖面圖；圖8A為本發(fā)明中功率切換器的另一種實(shí)施例的封裝結(jié)構(gòu)俯視圖；圖8B為沿著圖 8A中的A-A方向的封裝結(jié)構(gòu)剖面圖；圖8C為沿著圖8A中的B-B方向的封裝結(jié)構(gòu)剖面圖；圖9A為本發(fā)明中功率切換器的另一種實(shí)施例的封裝結(jié)構(gòu)俯視圖；圖9B為沿著圖 9A中的A-A方向的封裝結(jié)構(gòu)剖面圖；圖10為本發(fā)明中基于圖7A所示的功率切換器而形成的DC-DC轉(zhuǎn)換器的封裝結(jié)構(gòu)俯視圖。
具體實(shí)施例方式以下根據(jù)圖1 圖10，詳細(xì)說明本發(fā)明的一些較佳實(shí)施例，以更好的理解本發(fā)明的技術(shù)方案和有益效果。本發(fā)明中所提供的功率切換器，是由2個(gè)相同類型的MOSFET芯片連接封裝形成的，即其可以由2個(gè)N型MOSFET芯片連接封裝形成，也可由2個(gè)P型MOSFET芯片連接封裝形成。但是由于N型MOSFET芯片相比于P型MOSFET芯片，體積較小，電阻也較小，故在以下所述的實(shí)施例中，均以2個(gè)N型MOSFET芯片為例，分別作為高端MOSFET芯片和低端MOSFET 芯片，來詳細(xì)說明本發(fā)明中在功率切換器的Vin-Gnd兩端并聯(lián)旁路電容，且形成于一個(gè)半導(dǎo)體封裝內(nèi)的結(jié)構(gòu)特征，從而更好的理解本發(fā)明的各項(xiàng)優(yōu)點(diǎn)及有益效果。同時(shí)，所述的高端和低端MOSFET芯片均具有底部漏極、頂部源極和頂部柵極。高端MOSFET芯片相比于低端 MOSFET芯片尺寸較小。但應(yīng)當(dāng)注意的是，這些具體描述及實(shí)例并非用來限制本發(fā)明的范圍。實(shí)施例1本實(shí)施例中，是將高端MOSFET芯片堆疊在低端MOSFET芯片上，再并聯(lián)旁路電容， 利用連接引線進(jìn)行相應(yīng)的電性連接，最后將該3個(gè)電路元件混合封裝在同一半導(dǎo)體封裝內(nèi)，從而實(shí)現(xiàn)根據(jù)圖1的電路圖連接形成的功率切換器。如圖3A所示，為本發(fā)明提供的實(shí)施例1的俯視圖；圖3B為沿著圖3A中的A-A方向的剖面圖。該封裝包含具有一載片臺(tái)1以及若干引腳的引線框架。根據(jù)如圖1所示的功率切換器的電路圖，所述的引腳包含低端源極引腳21、低端柵極引腳22、高端漏極引腳23 以及高端柵極引腳對(duì)，其中，上述這些引腳均與載片臺(tái)1分隔且無電性連接。將低端MOSFET 3粘接貼附至載片臺(tái)1上，該低端MOSFET 3的底部漏極(圖中未示)與載片臺(tái)1形成電性連接。將該低端MOSFET 3的頂部柵極31通過連接引線61鍵合至低端柵極引腳22，使得低端MOSFET 3的柵極31與低端柵極引腳22形成電性連接。在該低端MOSFET 3的頂部源極的表面包含相互之間分隔開的第一金屬區(qū)域和第二金屬區(qū)域。在所述的第二金屬區(qū)域上設(shè)置第二金屬層72，該第二金屬層72與低端MOSFET 3的源極32形成電性連接，并通過若干連接引線62鍵合至低端源極引腳21，使得低端MOSFET 3的源極與低端源極引腳21形成電性連接。在所述的第一金屬區(qū)域上設(shè)置第一金屬層71，該第一金屬層71與低端MOSFET 3 的源極32相互之間由介質(zhì)層34 (請(qǐng)參見圖3B)絕緣，并藕合形成一集成垂直電容。將高端 MOSFET 4粘接貼附至該第一金屬層71上，該高端MOSFET 4的底部漏極(圖中未示)與第一金屬層71形成電性連接。由于所述的高端MOSFET 4的尺寸要小于該第一金屬層71，所以其只覆蓋了該第一金屬層71的部分表面。高端MOSFET 4的底部漏極與低端MOSFET 3 的源極32由介質(zhì)層34藕合形成一集成垂直電容。通過若干連接引線63將第一金屬層71 鍵合至高端漏極引腳23，使得該高端MOSFET 4的底部漏極與高端漏極引腳23形成電性連接。將該高端MOSFET 4的頂部柵極41通過連接引線64鍵合至高端柵極引腳M，使得高端 MOSFET 4的柵極41與高端柵極引腳M形成電性連接。將該高端MOSFET 4的頂部源極42 通過若干連接引線65直接鍵合至載片臺(tái)1，使得高端MOSFET 4的源極42與載片臺(tái)1形成電性連接，同時(shí)又由于之前所述的低端MOSFET 3的底部漏極與載片臺(tái)1也形成電性連接， 從而實(shí)現(xiàn)高端MOSFET 4的源極42與低端MOSFET 3的底部漏極之間的電性連接。由此，上述結(jié)構(gòu)已經(jīng)形成了如圖1所示的由2個(gè)N型MOSFET連接構(gòu)成的功率切換器。接下來參考圖3A和圖3C，其中，圖3C為沿著圖3A中的B-B方向的剖面圖。將垂直分離電容5的一端電極粘接貼附在第二金屬層72的部分表面上，從而與低端MOSFET 3 的源極形成電性連接，該電容5的另一端電極粘接貼附在第一金屬層71的部分表面上，從而與高端MOSFET 4的漏極形成電性連接。由此，再對(duì)比圖1所示的電路圖，上述結(jié)構(gòu)成功的將電容水平的并聯(lián)連接在低端MOSFET 3的源極(外接&id端)與高端MOSFET 4的漏極 (外接Vin端)兩端。最后，對(duì)引線框架進(jìn)行塑封封裝，從而實(shí)現(xiàn)內(nèi)置有旁路電容的功率切換器，也就是說，該功率切換器的旁路電容被一同設(shè)置在半導(dǎo)體封裝內(nèi)，從而使得該旁路電容所設(shè)置的位置最靠近2個(gè)N型M0SFET，產(chǎn)生的寄生電感最小，有效提高功率切換器的性能。在本實(shí)施例1中，在塑封封裝的過程中，可以外露出該封裝結(jié)構(gòu)的底部，以改善半導(dǎo)體封裝的熱性能，同時(shí)降低該半導(dǎo)體封裝的厚度。實(shí)施例2圖4A為本發(fā)明提供的實(shí)施例2的俯視圖；圖4B為沿著圖4A中的A-A方向的剖面圖；圖4C為沿著圖4A中的B-B方向的剖面圖。本實(shí)施例2與上述的實(shí)施例1所述的封裝結(jié)構(gòu)基本相同，區(qū)別僅在于本實(shí)施例中，使用金屬連接板62’(或者也可以是金屬連接帶之類的金屬連接體)代替實(shí)施例1中的若干連接引線62來鍵合連接第一金屬層71和低端源極引腳21，使用金屬連接板63’代替實(shí)施例1中的若干連接引線63來鍵合連接第二金屬層72和高端漏極引腳23，使用金屬連接板65’代替實(shí)施例1中的若干連接引線65來鍵合連接高端MOSFET 4的頂部源極42和載片臺(tái)1。同樣，本實(shí)施例2的封裝結(jié)構(gòu)可實(shí)現(xiàn)功率切換器和其旁路電容被封裝在同一個(gè)半導(dǎo)體封裝內(nèi)，形成內(nèi)置旁路電容的功率切換器，其產(chǎn)生的寄生電感小，有效提高功率切換器的性能。在本實(shí)施例2中，采用金屬連接板進(jìn)行相應(yīng)的電性連接，且電容位于整個(gè)封裝結(jié)構(gòu)中最高的位置，其頂部表面和高端MOSFET的頂部表面位于同一平面中。在塑封封裝的過程中，不僅可以外露該封裝結(jié)構(gòu)的底部，還可以外露所述電容的頂部表面和金屬連接板65’ 的頂部表面，以改善半導(dǎo)體封裝的熱性能，同時(shí)有效降低該半導(dǎo)體封裝的厚度。實(shí)施例3本實(shí)施例3所提供的封裝結(jié)構(gòu)特征總體上仍然和實(shí)施例1相類似，核心結(jié)構(gòu)仍然是將高端MOSFET芯片堆疊在低端MOSFET芯片上，但本實(shí)施例中，使用垂直結(jié)構(gòu)的電容元件，該電容元件的兩端電極分別位于其頂部表面和底部表面。圖5A為本發(fā)明提供的實(shí)施例3的俯視圖；圖5B為沿著圖5A中的A-A方向的剖面圖。其中，引線框架結(jié)構(gòu)如實(shí)施例1中所示，包含載片臺(tái)1以及若干均與該載片臺(tái)1分隔且無電性連接的引腳；該些引腳包含低端源極引腳21、低端柵極引腳22、高端漏極引腳23以及高端柵極引腳M。將低端MOSFET 3粘接貼附至載片臺(tái)1上，其底部漏極(圖中未示)與載片臺(tái)1形成電性連接。該低端MOSFET 3的頂部柵極31通過若干連接引線61鍵合至低端柵極引腳22，形成電性連接。該低端MOSFET 3的頂部源極32通過連接引線62鍵合至低端源極引腳21，形成電性連接。將垂直電容5粘接貼附至低端MOSFET 3的頂部源極32，使得該電容5的底部電極與低端MOSFET 3的頂部源極32形成電性連接。再將高端MOSFET 4粘接貼附至該垂直電容5的頂部表面，使得該高端MOSFET 4的底部漏極與該垂直電容5的頂部電極形成電性連接。使用若干連接引線63連接鍵合垂直電容5的頂部表面電極和高端漏極引腳23，使得高端M0SFET4的底部漏極與高端漏極引腳23形成電性連接。該高端MOSFET 4的頂部柵極 41通過連接引線64鍵合至高端柵極引腳M，形成電性連接。將該高端MOSFET 4的頂部源極42通過若干連接引線65直接鍵合至載片臺(tái)1，使得高端MOSFET 4的源極42與載片臺(tái)1 形成電性連接，同時(shí)又由于之前所述的低端MOSFET 3的底部漏極與載片臺(tái)1也形成電性連接，從而實(shí)現(xiàn)高端MOSFET 4的源極42與低端MOSFET 3的底部漏極之間的電性連接。
綜上，由圖5B能清楚顯示出，本實(shí)施例3中，高端MOSFET芯片4堆疊在低端MOSFET 芯片3上，并利用一個(gè)垂直電容5設(shè)置在兩者之間，使得該垂直電容5的頂部電極連接至高端MOSFET 4的漏極，而該垂直電容5的底部電極堆疊連接低端MOSFET 3的源極。對(duì)比圖1 所示的電路圖，本實(shí)施例中所提供的封裝結(jié)構(gòu)成功的完成了 2個(gè)N型MOSFET芯片之間的連接，形成功率切換器，并且將旁路電容并聯(lián)連接在低端MOSFET 3的源極(外接&id端)與高端MOSFET 4的漏極(外接Vin端)兩端。最后，只要對(duì)整個(gè)引線框架進(jìn)行塑封封裝，就實(shí)現(xiàn)了將功率切換器和其旁路電容封裝在同一半導(dǎo)體封裝內(nèi)，使得該旁路電容所設(shè)置的位置最靠近2個(gè)N型M0SFET，產(chǎn)生的寄生電感最小，有效提高功率切換器的性能。在塑封封裝的過程中，可以外露出該封裝結(jié)構(gòu)的底部，以改善半導(dǎo)體封裝的熱性能，同時(shí)降低該半導(dǎo)體封裝的厚度。進(jìn)一步，根據(jù)上述所提供的封裝結(jié)構(gòu)，在另一個(gè)較佳的實(shí)施例中，可使用金屬連接板代替連接引線62來鍵合連接MOSFET 3的頂部源極和低端源極引腳21，使用金屬連接板代替連接引線63來鍵合連接垂直電容5的頂部電極和高端漏極引腳23，使用金屬連接板代替連接引線65來鍵合連接高端MOSFET 4的頂部源極42和載片臺(tái)1。在塑封封裝的過程中，不僅可以外露該封裝結(jié)構(gòu)的底部，還可以外露所述金屬連接板的頂部表面，以改善半導(dǎo)體封裝的熱性能，同時(shí)有效降低該半導(dǎo)體封裝的厚度。再進(jìn)一步，根據(jù)上述所提供的封裝結(jié)構(gòu)，在另一個(gè)較佳的實(shí)施例中，可以集成低端 MOSFET 3和垂直電容5以形成一芯片級(jí)。最終，本實(shí)施例3的封裝結(jié)構(gòu)也可實(shí)現(xiàn)功率切換器和其旁路電容被封裝在同一個(gè)半導(dǎo)體封裝內(nèi)，形成內(nèi)置旁路電容的功率切換器，其產(chǎn)生的寄生電感小，有效提高功率切換器的性能。實(shí)施例4在上述的3個(gè)實(shí)施例的基礎(chǔ)上(實(shí)施例1-實(shí)施例3)，本發(fā)明所提供的半導(dǎo)體封裝結(jié)構(gòu)中，還可包含一功率控制器PIC，其與所述的功率切換器連接形成DC-DC轉(zhuǎn)換器。如圖2 所示，為該DC-DC轉(zhuǎn)換器的電路圖，其中，該P(yáng)IC芯片并聯(lián)連接在功率切換器的高端MOSFET 的柵極和低端MOSFET的柵極之間。相應(yīng)的，可參考圖6，為本實(shí)施例中所提供的還包含有PIC芯片的DC-DC轉(zhuǎn)換器的封裝結(jié)構(gòu)。其中，功率切換器的封裝結(jié)構(gòu)和實(shí)施例1相同(當(dāng)然也可以采用實(shí)施例2或?qū)嵤├?的封裝結(jié)構(gòu)作為該功率切換器)；只是本實(shí)施例中，用來承載芯片并進(jìn)行電性連接的引線框架還另外包含有一個(gè)載片臺(tái)1’和若干PIC引腳25，將PIC芯片8粘接貼附至載片臺(tái)1’上，并通過若干連接引線將PIC芯片8連接鍵合至各個(gè)PIC引腳25。并使用連接引線61’將該P(yáng)IC芯片8與低端柵極引腳22連接鍵合，使用連接引線64’將該P(yáng)IC芯片與高端柵極引腳M連接鍵合。最后進(jìn)行塑封封裝，從而實(shí)現(xiàn)如圖2中的電路圖所示的DC-DC轉(zhuǎn)換器的半導(dǎo)體封裝結(jié)構(gòu)。本封裝結(jié)構(gòu)中，不僅包含2個(gè)N型MOSFET芯片和旁路電容，還包含一 PIC芯片，使得旁路電容所設(shè)置的位置最靠近2個(gè)N型M0SFET，產(chǎn)生的寄生電感最小，有效提高DC-DC轉(zhuǎn)換器的性能。本實(shí)施例所提供的半導(dǎo)體封裝結(jié)構(gòu)，在塑封封裝的過程中，可外露出該封裝結(jié)構(gòu)的底部，改善半導(dǎo)體封裝的熱性能，同時(shí)降低該半導(dǎo)體封裝的厚度。實(shí)施例5如圖7A所示，為本發(fā)明提供的實(shí)施例5的俯視圖；圖7B為沿著圖7A中的A-A方向的剖面圖。該封裝包含具有一載片臺(tái)1以及若干引腳的引線框架。根據(jù)如圖1所示的功率切換器的電路圖，所述的引腳包含低端源極引腳21、低端柵極引腳22、高端漏極引腳23 以及高端柵極引腳M，其中，所述的引腳均與該載片臺(tái)1分隔且無電性連接。將高端MOSFET 4粘接貼附至高端漏極引腳M上(該高端漏極引腳在本實(shí)施例中具有較大面積)，該高端 MOSFET 4的底部漏極(圖中未示)與高端漏極引腳23形成電性連接。再通過連接引線64 將該高端MOSFET 4的頂部柵極連接鍵合至高端柵極引腳M，使得高端MOSFET 4的柵極 41與高端柵極引腳M形成電性連接。在本實(shí)施例中，只將低端MOSFET 3的底部漏極區(qū)域的其中一部分粘接貼附至載片臺(tái)1，形成電性連接；該低端MOSFET 3的底部漏極區(qū)域的另一部分延伸到載片臺(tái)1的外部，且堆疊在高端MOSFET 4的頂部源極區(qū)域上方，使得該低端 MOSFET 3的漏極與高端MOSFET 4的源極形成電性連接。本實(shí)施例中，高端漏極引腳23的結(jié)構(gòu)包含一向載片臺(tái)1方向延伸的下降臺(tái)階70(參見圖7B)，其表面與載片臺(tái)1上表面深度約為高端MOSFET 4的芯片厚度，這樣將高端MOSFET 4芯片粘接貼附至高端漏極引腳23 的下降臺(tái)階70上時(shí)，高端MOSFET 4芯片的上表面與載片臺(tái)1的上表面大致在同一平面；低端MOSFET 3的底部漏極延伸至高端漏極引腳23上方的部分與高端源極形成電性連接但與漏極引腳23之間絕緣，無電性連接。再通過連接引線61將該低端MOSFET 3的頂部柵極連接鍵合至低端柵極引腳22，形成電性連接。通過連接引線62將低端MOSFET 3的頂部源極連接鍵合至低端源極引腳21，形成電性連接。由此，上述結(jié)構(gòu)已經(jīng)形成了如圖1所示的由2 個(gè)N型MOSFET連接構(gòu)成的功率切換器。當(dāng)然也可選用金屬連接板62’代替連接引線62將低端MOSFET 3的頂部源極連接鍵合至低端源極引腳21。接下來參考圖7A，其中，將電容5的一端電極粘接貼附在低端源極引腳21上，從而與低端MOSFET 3的源極形成電性連接，該電容5的另一端電極粘接貼附在高端漏極引腳23上，從而與高端MOSFET 4的漏極形成電性連接。由此，再對(duì)比圖1所示的電路圖，上述結(jié)構(gòu)成功將電容水平的并聯(lián)連接在低端MOSFET 3的源極(外接&id端)與高端MOSFET 4的漏極(外接Vin端)兩端。最后，進(jìn)行塑封封裝，從而實(shí)現(xiàn)內(nèi)置有旁路電容的功率切換器，也就是說，該功率切換器的旁路電容被一同設(shè)置在半導(dǎo)體封裝內(nèi)，從而使得該旁路電容所設(shè)置的位置最靠近2個(gè)N型M0SFET，產(chǎn)生的寄生電感最小，有效提高功率切換器的性能。在本實(shí)施例5中，在塑封封裝的過程中，可以外露出該封裝結(jié)構(gòu)的底部，以改善半導(dǎo)體封裝的熱性能，同時(shí)降低該半導(dǎo)體封裝的厚度。實(shí)施例6在實(shí)施例5的基礎(chǔ)上，可選擇性地在低端MOSFET 3與高端MOSFET 4的堆疊結(jié)構(gòu)邊上再并排地并聯(lián)一旁路電容，從而實(shí)現(xiàn)本實(shí)施例6所提供的內(nèi)置有旁路電容的混合封裝。圖8A為本發(fā)明提供的實(shí)施例6的俯視圖；圖8B為沿著圖8A中的A-A方向的剖面圖； 圖8C為沿著圖8A中的B-B方向的剖面圖。本實(shí)施例6與上述的實(shí)施例5所述的封裝結(jié)構(gòu)基本相同，區(qū)別僅在于本實(shí)施例中，進(jìn)一步將電容5的一端電極粘接貼附在低端源極引腳 21上，從而與低端MOSFET 3的源極形成電性連接，該電容5的另一端電極粘接貼附在高端漏極引腳23上，從而與高端MOSFET 4的漏極形成電性連接。在一個(gè)較佳實(shí)施例中，低端源極引腳21包含一向高端漏極引腳23方向延伸的下降臺(tái)階72，其表面與載片臺(tái)1上表面深度約為電容5的厚度減去低端MOSFET 3的芯片厚度，電容5的第一端電極粘接貼附在低端源極引腳21的下降臺(tái)階72上。在另一個(gè)較佳實(shí)施例中電容5的第二端電極粘接貼附在高端漏極引腳23的下降臺(tái)階70上。由此，再對(duì)比圖1所示的電路圖，上述結(jié)構(gòu)成功將電容水平的并聯(lián)連接在低端MOSFET 3的源極(外接&id端)與高端MOSFET 4的漏極(外接Vin 端)兩端。最后，進(jìn)行塑封封裝，從而實(shí)現(xiàn)內(nèi)置有旁路電容的功率切換器，也就是說，該功率切換器的旁路電容被一同設(shè)置在半導(dǎo)體封裝內(nèi)，從而使得該旁路電容所設(shè)置的位置最靠近 2個(gè)N型M0SFET，產(chǎn)生的寄生電感最小，有效提高功率切換器的性能。在本實(shí)施例6中，采用金屬連接板進(jìn)行相應(yīng)的電性連接，且電容位于整個(gè)封裝結(jié)構(gòu)中最高的位置，其頂部表面和低端MOSFET的頂部表面位于同一平面中。在塑封封裝的過程中，不僅可以外露該封裝結(jié)構(gòu)的底部，還可以外露所述電容的頂部表面和金屬連接板62’ 的頂部表面，以改善半導(dǎo)體封裝的熱性能，同時(shí)有效降低該半導(dǎo)體封裝的厚度。實(shí)施例7在實(shí)施例5的基礎(chǔ)上，可選擇性地在低端MOSFET 3與高端MOSFET 4的堆疊結(jié)構(gòu)邊上再堆疊并聯(lián)一旁路電容，從而實(shí)現(xiàn)本實(shí)施例7所提供的內(nèi)置有旁路電容的混合封裝。 圖9A為本發(fā)明提供的實(shí)施例7的俯視圖；圖9B為沿著圖9A中的A-A方向的剖面圖。其中，引線框架包含載片臺(tái)1以及若干均與該載片臺(tái)1分隔且無電性連接的引腳；該些引腳包含低端源極引腳21、低端柵極引腳22、高端漏極引腳23以及高端柵極引腳M。將高端 M0SFET4粘接貼附至高端漏極引腳23上(該高端漏極引腳在本實(shí)施例中具有較大面積)， 該高端MOSFET 4的底部漏極(圖中未示)與高端漏極引腳23形成電性連接。再通過連接引線64將該高端MOSFET 4的頂部柵極連接鍵合至高端柵極引腳M，使得高端MOSFET 4 的柵極41與高端柵極引腳M形成電性連接。在本實(shí)施例中，仍然和實(shí)施例5中一樣，只將低端MOSFET 3的底部漏極區(qū)域的其中一部分粘接貼附至載片臺(tái)1，形成電性連接；該低端 M0SFET3的底部漏極區(qū)域的另一部分延伸到載片臺(tái)1的外部，且堆疊在高端MOSFET4的頂部源極區(qū)域上方，使得該低端MOSFET 3的漏極與高端MOSFET 4的源極形成電性連接。再通過連接引線61將該低端MOSFET 3的頂部柵極連接鍵合至低端柵極引腳 22，形成電性連接。通過連接引線62將低端M0SFET3的頂部源極連接鍵合至低端源極引腳 21，形成電性連接。由此，上述結(jié)構(gòu)已經(jīng)形成了如圖1所示的由2個(gè)N型MOSFET連接構(gòu)成的功率切換器。將垂直電容5粘接貼附至低端MOSFET 3的頂部源極區(qū)域32上方，使得該垂直電容5的底部電極與低端MOSFET 3的頂部源極32形成電性連接。再利用連接引線63將該垂直電容5的頂部電極鍵合連接至高端漏極引腳23，形成電性連接，同時(shí)又由于之前所述的高端MOSFET 4的漏極與該高端漏極引線23也形成電性連接，從而實(shí)現(xiàn)垂直電容的頂部電極與高端MOSFET 4的漏極之間的電性連接。綜上，由圖9B能清楚顯示出，本實(shí)施例7中，低端MOSFET芯片3堆疊在高端MOSFET 芯片4上，再將一個(gè)垂直電容5堆疊在低端MOSFET芯片3上，利用連接引線63將垂直電容5的頂部電極連接至高端MOSFET 4的漏極，而該垂直電容5的底部電極堆疊連接低端 MOSFET 3的源極。對(duì)比圖1所示的電路圖，本實(shí)施例中所提供的封裝結(jié)構(gòu)成功的完成了 2 個(gè)N型MOSFET芯片之間的連接，形成功率切換器，并且將旁路電容并聯(lián)連接在低端MOSFET 3的源極(外接&id端)與高端MOSFET 4的漏極(外接Vin端)兩端。最后，只要對(duì)整個(gè)引線框架進(jìn)行塑封封裝，就實(shí)現(xiàn)了將功率切換器和其旁路電容封裝在同一半導(dǎo)體封裝內(nèi)， 使得該旁路電容所設(shè)置的位置最靠近2個(gè)N型M0SFET，產(chǎn)生的寄生電感最小，有效提高功率切換器的性能。在塑封封裝的過程中，可以外露出該封裝結(jié)構(gòu)的底部，以改善半導(dǎo)體封裝的熱性能，同時(shí)降低該半導(dǎo)體封裝的厚度。進(jìn)一步，根據(jù)上述所提供的封裝結(jié)構(gòu)，在另一個(gè)較佳的實(shí)施例中，可使用金屬連接板代替連接引線62來鍵合連接MOSFET 3的頂部源極和低端源極引腳21，使用金屬連接板代替連接引線63來鍵合連接垂直電容5的頂部電極和高端漏極引腳23。在塑封封裝的過程中，不僅可以外露該封裝結(jié)構(gòu)的底部，還可以外露所述金屬連接板的頂部表面以及電容的頂部表面，以改善半導(dǎo)體封裝的熱性能，同時(shí)有效降低該半導(dǎo)體封裝的厚度。再進(jìn)一步，根據(jù)上述所提供的封裝結(jié)構(gòu)，在另一個(gè)較佳的實(shí)施例中，可以集成低端 MOSFET 3和垂直電容5以形成一芯片級(jí)，即集成垂直電容；該低端MOSFET 3的頂部源極可進(jìn)一步作為集成垂直電容的一個(gè)電極。在一個(gè)較佳的實(shí)施例中低端MOSFET進(jìn)一步包含頂部源極上的一層電介質(zhì)和電介質(zhì)上的一層金屬，形成一集成垂直電容。最終，本實(shí)施例7的封裝結(jié)構(gòu)也可實(shí)現(xiàn)功率切換器和其旁路電容被封裝在同一個(gè)半導(dǎo)體封裝內(nèi)，形成內(nèi)置旁路電容的功率切換器，其產(chǎn)生的寄生電感小，有效提高功率切換器的性能。實(shí)施例8在上述的3個(gè)實(shí)施例的基礎(chǔ)上(實(shí)施例5-實(shí)施例7)，本發(fā)明所提供的半導(dǎo)體封裝結(jié)構(gòu)中，還可包含一功率控制器PIC，其與所述的功率切換器連接形成DC-DC轉(zhuǎn)換器。如圖2 所示，為該DC-DC轉(zhuǎn)換器的電路圖，其中，該P(yáng)IC芯片并聯(lián)連接在功率切換器的高端MOSFET 的柵極和低端MOSFET的柵極之間。相應(yīng)的，可參考圖10，為本實(shí)施例中所提供的還包含有PIC芯片的DC-DC轉(zhuǎn)換器的封裝結(jié)構(gòu)。其中，功率切換器的封裝結(jié)構(gòu)和實(shí)施例5相同(當(dāng)然也可以采用實(shí)施例6或?qū)嵤├?的封裝結(jié)構(gòu)作為該功率切換器)；只是本實(shí)施例中，用來承載芯片并進(jìn)行電性連接的引線框架還另外包含有一個(gè)載片臺(tái)1’和若干PIC引腳25，將PIC芯片8粘接貼附至載片臺(tái)1’上，并通過若干連接引線將PIC芯片8連接鍵合至各個(gè)PIC引腳25。并使用連接引線 61’將該P(yáng)IC芯片8與低端柵極引腳22連接鍵合，使用連接引線64’將該P(yáng)IC芯片8與高端柵極引腳M連接鍵合。最后進(jìn)行塑封封裝，從而實(shí)現(xiàn)如圖2中的電路圖所示的DC-DC轉(zhuǎn)換器的半導(dǎo)體封裝結(jié)構(gòu)。本封裝結(jié)構(gòu)中，不僅包含2個(gè)N型MOSFET芯片和旁路電容，還包含一 PIC芯片，使得旁路電容所設(shè)置的位置最靠近2個(gè)N型M0SFET，產(chǎn)生的寄生電感最小， 有效提高DC-DC轉(zhuǎn)換器的性能。本實(shí)施例所提供的半導(dǎo)體封裝結(jié)構(gòu)，在塑封封裝的過程中，可以外露出該封裝結(jié)構(gòu)的底部，以改善半導(dǎo)體封裝的熱性能，同時(shí)降低該半導(dǎo)體封裝的厚度。在本發(fā)明所述的功率切換器的半導(dǎo)體封裝結(jié)構(gòu)中，或者是DC-DC轉(zhuǎn)換器的半導(dǎo)體封裝結(jié)構(gòu)中，可以通過減小電容的尺寸和厚度來適當(dāng)縮小整體半導(dǎo)體封裝的尺寸。盡管本發(fā)明的內(nèi)容已經(jīng)通過上述優(yōu)選實(shí)施例作了詳細(xì)介紹，但應(yīng)當(dāng)認(rèn)識(shí)到上述的描述不應(yīng)被認(rèn)為是對(duì)本發(fā)明的限制。在本領(lǐng)域技術(shù)人員閱讀了上述內(nèi)容后，對(duì)于本發(fā)明的多種修改和替代都將是顯而易見的。因此，本發(fā)明的保護(hù)范圍應(yīng)由所附的權(quán)利要求來限定。
權(quán)利要求
1.一種應(yīng)用于功率切換器電路的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，包含引線框架，其具有一載片臺(tái)和若干引腳；該所述的引腳包含低端柵極引腳、低端源極引腳、高端柵極引腳和高端漏極引腳；分別具有底部漏極區(qū)域、頂部柵極區(qū)域和頂部源極區(qū)域的高端MOSFET芯片和低端 MOSFET芯片；其中所述的低端MOSFET芯片的底部漏極粘接貼附在載片臺(tái)上，形成電性連接；所述的高端MOSFET芯片堆疊在低端MOSFET芯片的頂部源極區(qū)域上，該高端MOSFET芯片的底部漏極與該低端MOSFET芯片的頂部源極之間相互絕緣，無電性連接。
2.如權(quán)利要求1所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，還包含一設(shè)置在高端MOSFET芯片和低端MOSFET芯片之間的垂直電容；所述的垂直電容的底部電極粘接貼附在低端MOSFET芯片的頂部源極區(qū)域上，以形成電性連接；所述的垂直電容的頂部電極粘接貼附至高端MOSFET芯片的底部漏極區(qū)域上，以形成電性連接。
3.如權(quán)利要求2所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，所述的低端MOSFET芯片的頂部源極區(qū)域上設(shè)置一介質(zhì)層，使低端MOSFET芯片的頂部源極和MOSFET芯片的底部漏極相互絕緣，并形成一集成垂直電容。
4.如權(quán)利要求1所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，還包含一設(shè)置在高端MOSFET芯片和低端MOSFET芯片之間的第一金屬層；所述的第一金屬層與低端MOSFET芯片的頂部源極絕緣，與高端MOSFET芯片的底部漏極形成電性連接。
5.如權(quán)利要求4所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于；所述的第一金屬層的面積小于低端MOSFET芯片的頂部源極區(qū)域，且大于高端MOSFET芯片的底部漏極區(qū)域。
6.如權(quán)利要求5所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，所述的高端MOSFET芯片的底部漏極通過金屬連接體鍵合至高端漏極引腳，形成電性連接；該金屬連接體的一端粘接貼附在高端漏極引腳上，另一端粘接貼附在所述的第一金屬層上。
7.如權(quán)利要求4所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，還包含一水平電容；該水平電容的一端電極粘接貼附在第一金屬層上，與高端MOSFET芯片的漏極形成電性連接；該水平電容的另一端電極粘接貼附在低端MOSFET芯片的未被第一金屬層覆蓋的頂部源極區(qū)域上，與低端MOSFET芯片的頂部源極形成電性連接。
8.如權(quán)利要求7所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，還包含一第二金屬層，其設(shè)置在低端MOSFET芯片的未被第一金屬層覆蓋的頂部源極區(qū)域上，與該低端MOSFET芯片的頂部源極形成電性連接，且該第二金屬層與第一金屬層分隔設(shè)置，無電性接觸。
9.如權(quán)利要求8所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，所述的低端MOSFET芯片的頂部源極區(qū)域通過金屬連接體連接鍵合至低端源極引腳，形成電性連接；該的金屬連接體的一端粘接貼附在低端源極引腳上，另一端粘接貼附在該第二金屬層上。
10.如權(quán)利要求8所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，所述的水平電容的一端電極粘接貼附在第一金屬層上，另一端電極粘接貼附在該第二金屬層上。
11.如權(quán)利要求1所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，還包含一連接低端MOSFET芯片的柵極和高端MOSFET芯片的柵極的功率控制器芯片，形成直流-直流轉(zhuǎn)換器。
12.—種應(yīng)用于功率切換器電路的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，包含引線框架，其具有一載片臺(tái)和一第一引腳；所述的第一引腳包含一向載片臺(tái)方向延伸的第一下降臺(tái)階；分別具有底部漏極區(qū)域、頂部柵極區(qū)域和頂部源極區(qū)域的高端MOSFET芯片和低端 MOSFET芯片；其中所述的高端MOSFET芯片的底部漏極粘接貼附在所述第一下降臺(tái)階上，形成電性連接；所述的低端MOSFET芯片的底部漏極區(qū)域的第一部分粘接貼附至載片臺(tái)上，形成電性連接；該低端MOSFET芯片的底部漏極區(qū)域的第二部分延伸到載片臺(tái)的外部、且堆疊在高端 MOSFET芯片的頂部源極區(qū)域上方，使得低端MOSFET芯片的漏極與高端MOSFET芯片的源極形成電性連接。
13.如權(quán)利要求12所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于；所述的第一下降臺(tái)階的上表面與所述載片臺(tái)的上表面之間的深度為高端MOSFET的芯片厚度。
14.如權(quán)利要求12所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于；所述引線框架還包含一第二引腳，所述的低端MOSFET芯片的頂部源極區(qū)域通過金屬連接體連接鍵合至第二引腳，形成電性連接。
15.如權(quán)利要求14所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于；所述的第二引腳還包含一第二下降臺(tái)階。
16.如權(quán)利要求15所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，還包含一水平電容；所述的水平電容的一端電極粘接貼附在第二下降臺(tái)階上，以與低端MOSFET芯片源極形成電性連接。
17.如權(quán)利要求16所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于；所述的第二下降臺(tái)階的上表面與載片臺(tái)的上表面之間的深度為水平電容的厚度減去低端MOSFET芯片的厚度。
18.如權(quán)利要求12所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，還包含一垂直電容；所述的垂直電容的底部電極粘接貼附在低端MOSFET芯片的頂部源極區(qū)域上，以形成電性連接。
19.如權(quán)利要求18所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，所述的垂直電容是一個(gè)分離電容。
20.如權(quán)利要求18所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，所述的低端MOSFET芯片和垂直電容集成以形成一芯片級(jí)，即形成集成垂直電容。
21.如權(quán)利要求20所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，所述的低端MOSFET的頂部源極進(jìn)一步作為所述集成垂直電容的一個(gè)電極。
22.如權(quán)利要求21所述的半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，所述的低端MOSFET進(jìn)一步包含頂部源極上的一層電介質(zhì)層，以及位于該電介質(zhì)層上的一金屬層。
23.如權(quán)利要求18所述的混合半導(dǎo)體封裝結(jié)構(gòu)，其特征在于，還包含一連接低端MOSFET芯片的柵極和高端MOSFET芯片的柵極之間的功率控制器芯片，形成直流_直流轉(zhuǎn)換
全文摘要
一種應(yīng)用于功率切換器電路的半導(dǎo)體封裝結(jié)構(gòu)，將兩個(gè)MOSFET芯片堆疊連接形成功率切換器，并水平或垂直的在同一封裝中封裝一旁路電容；更可在該同一封裝中還設(shè)置一PIC芯片以形成DC-DC轉(zhuǎn)換器。本發(fā)明所提供的半導(dǎo)體封裝結(jié)構(gòu)，使得該旁路電容的設(shè)置最靠近MOSFET芯片，產(chǎn)生的寄生電感最小，從而在有效提高功率切換器或DC-DC轉(zhuǎn)換器性能的同時(shí)，也有效減少了整個(gè)半導(dǎo)體封裝結(jié)構(gòu)的尺寸。
文檔編號(hào)H02M3/10GK102169873SQ20101012710
公開日2011年8月31日 申請(qǐng)日期2010年2月25日 優(yōu)先權(quán)日2010年2月25日
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