專利名稱：一種集成電路的過壓保護電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種電壓保護電路，尤其是涉及一種集成電路的過壓保護電路。
背景技術(shù)：
在電子電力系統(tǒng)中，例如反激變換的AC-DC、LED電源驅(qū)動等系統(tǒng)，這些系統(tǒng)通常 由控制系統(tǒng)工作的集成電路、變壓器、外圍電阻電容電感等器件構(gòu)成。在這些系統(tǒng)中，集成 電路的輸入電源VDD通常由變壓器的輔助線圈提供，但常會受到輸出負載的影響而存在過 壓危險。如圖1所示的一種常見的AC-DC系統(tǒng)，集成電路Ul的輸入電源VDD由變壓器Tl的 輔助線圈NA提供，隨著輸出負載的增大，輸入電源VDD也會隨之增大，這樣就會存在過壓的 危險。因此為了防止輸入電源VDD過大而引起控制用的集成電路的損壞、系統(tǒng)的失效，必須 設(shè)法確保輸入電源VDD不會超過預(yù)定的值，并且在輸入電源VDD達到一定值時使集成電路 產(chǎn)生一個保護信號，讓其停止工作，從而使得系統(tǒng)進入關(guān)閉狀態(tài)，確保系統(tǒng)的安全?，F(xiàn)有的 方法如圖2所示，通常是在集成電路內(nèi)部的輸入電源端口接一個齊納二極管DZ到電源地， 利用齊納二極管DZ的齊納電壓，將輸入電源VDD鉗位在固定值，這種方法能夠簡單地保證 輸入電源VDD不會超過預(yù)定的值，但缺點是功耗太大，并且輸入電源VDD越大時，功耗也越 大，不能滿足目前節(jié)能環(huán)保的要求；同時，該方法還需要額外的電路來監(jiān)控輸入電源VDD的 過壓情況，這樣增加了系統(tǒng)的復(fù)雜程度。
發(fā)明內(nèi)容本實用新型所要解決的技術(shù)問題是提供一種能夠?qū)崿F(xiàn)集成電路的兩級過壓保護 和輸入電源的靜電釋放保護，且線路簡單、器件少、功耗低的過壓保護電路。本實用新型解決上述技術(shù)問題所采用的技術(shù)方案為一種集成電路的過壓保護電 路，包括第一電阻、第二電阻、第三電阻、第四電阻、第五電阻、PMOS晶體管、第一 NMOS晶體 管、第二 NMOS晶體管、比較器及若干個齊納二極管，所有所述的齊納二極管依次陰陽相連 接，第一個所述的齊納二極管的陰極接輸入電源，最后一個所述的齊納二極管的陽極與所 述的第一電阻的第一端相連接，所述的第一電阻的第二端與所述的第二電阻的第一端相連 接，所述的第一電阻的第二端與所述的第二電阻的第一端的公共連接端與所述的比較器的 負輸入端相連接，所述的第二電阻的第二端與所述的第三電阻的第一端相連接，所述的第 二電阻的第二端與所述的第三電阻的第一端的公共連接端與所述的第一 NMOS晶體管的柵 極相連接，所述的第三電阻的第二端和所述的第一 NMOS晶體管的源極均接電源地，所述的 第一 NMOS晶體管的漏極與所述的第四電阻的第二端相連接，所述的第一 NMOS晶體管的漏 極與所述的第四電阻的第二端的公共連接端與所述的PMOS晶體管的柵極相連接，所述的 第四電阻的第一端和所述的PMOS晶體管的源極均接輸入電源，所述的PMOS晶體管的漏極 與所述的第五電阻的第一端相連接，所述的PMOS晶體管的漏極與所述的第五電阻的第一 端的公共連接端與所述的第二 NMOS晶體管的柵極相連接，所述的第五電阻的第二端與所 述的第二NMOS晶體管的源極均接電源地，所述的第二 NMOS晶體管的漏極接輸入電源，所述的比較器的正輸入端輸入固定比較電平，所述的比較器的輸出端輸出過壓保護邏輯信號。所述的齊納二極管的個數(shù)為三個，分別為第一齊納二極管、第二齊納二極管和第 三齊納二極管，所述的第一齊納二極管的陰極接輸入電源，所述的第一齊納二極管的陽極 與所述的第二齊納二極管的陰極相連接，所述的第二齊納二極管的陽極與所述的第三齊納 二極管的陰極相連接，所述的第三齊納二極管的陽極與所述的第一電阻的第一端相連接。所述的第二 NMOS晶體管和所述的第五電阻構(gòu)成輸入電源靜電釋放保護電路。所述的輸入電源高于設(shè)定的第一級過壓保護的閾值電壓VX時，所述的第一齊納 二極管、所述的第二齊納二極管及所述的第三齊納二極管均導(dǎo)通，所述的第一電阻的第二 端與所述的第二電阻的第一端的公共連接端處的電壓高于所述的比較器的正輸入端輸入 的固定比較電平，所述的比較器翻轉(zhuǎn)并輸出過壓保護邏輯信號，其中所述的第一齊納二極 管、所述的第二齊納二極管及所述的第三齊納的齊納電壓相同。
VrefxiR1+R2+R,、所述的第一級過壓保護的閾值電壓VX =——^1p2,U + 3xVD，其中，
^K2+K3J
Vref為所述的比較器的正輸入端輸入的固定比較電平，VD為齊納電壓，R1為所述的第一電 阻的電阻值，R2為所述的第二電阻的電阻值，R3為所述的第三電阻的電阻值。所述的輸入電源高于設(shè)定的第二級過壓保護的閾值電壓VY時，所述的第二 NMOS 晶體管開啟，所述的輸入電源的電平拉低。所述的第二級過壓保護的閾值電壓 ( 、
TiR + R +R、
VY= Vth+ ———X-~~V l 2 ^ p +3xVD，其中，Vth 為所述的第二 NMOS \ Knx- R3xBiiin1 xSiiip1xr4xrS
I \ L J
W
晶體管的開啟電壓，Kn為所述的第二 NMOS晶體管的工藝參數(shù)，"ρ"為所述的第二 NMOS晶體
Lj
管的寬長比，W為所述的第二 NMOS晶體管的寬，L為所述的第二 NMOS晶體管的長，gmNl為 所述的第一 NMOS晶體管的跨導(dǎo)，gmPl為所述的PMOS晶體管的跨導(dǎo)，R1為所述的第一電阻 的電阻值，R2為所述的第二電阻的電阻值，R3為所述的第三電阻的電阻值，R4為所述的第四 電阻的電阻值，R5為所述的第五電阻的電阻值，VD為齊納電壓。所述的齊納二極管的個數(shù)為四個，分別為第一齊納二極管、第二齊納二極管、第三 齊納二極管和第四齊納二極管，所述的第一齊納二極管的陰極接輸入電源，所述的第一齊 納二極管的陽極與所述的第二齊納二極管的陰極相連接，所述的第二齊納二極管的陽極與 所述的第三齊納二極管的陰極相連接，所述的第三齊納二極管的陽極與所述的第四齊納二 極管的陰極相連接，所述的第四齊納二極管的陽極與所述的第一電阻的第一端相連接。所述的齊納二極管的個數(shù)為一個，所述的齊納二極管的陰極接輸入電源，所述的 齊納二極管的陽極與所述的第一電阻的第一端相連接。與現(xiàn)有技術(shù)相比，本實用新型的優(yōu)點在于可以通過選擇適當(dāng)?shù)凝R納二極管的齊納 電壓和個數(shù)，以及第一電阻、第二電阻和第三電阻的阻值大小，能夠輕松地實現(xiàn)集成電路的 過壓保護、輸入電源的鉗位及輸入電源的靜電釋放保護。由第二 NMOS晶體管和第五電阻構(gòu) 成了 一個有效的輸入電源靜電釋放保護電路，這樣無需額外的靜電釋放保護電路來監(jiān)控輸入電源的過壓情況，大大降低了集成電路的復(fù)雜程度。此外，本實用新型的過壓保護電路可 應(yīng)用于除電子電力系統(tǒng)以外的其他系統(tǒng)中，應(yīng)用范圍廣泛。

圖1為常見的AC-DC控制系統(tǒng)的電路圖；圖2為現(xiàn)有的利用齊納二極管鉗位固定輸入電源電壓的電路圖；圖3a為本實用新型實施例一的過壓保護電路的原理圖；圖3b為本實用新型實施例二的過壓保護電路的原理圖；圖3c為本實用新型實施例三的過壓保護電路的原理圖；圖4為比較器的正輸入端輸入的固定比較電平Vref、第一電阻的第二端與第二電 阻的第一端的公共連接端處的電壓Vl及比較器的輸出端輸出的過壓保護邏輯信號OVP的 關(guān)系示意圖；圖5a為第二 NMOS晶體管橫向寄生N_P_N結(jié)構(gòu)示意圖，其中Rsub為襯底電阻，Isub 為襯底電流；圖5b為輸入電源靜電釋放設(shè)計窗口。
具體實施方式

以下結(jié)合附圖實施例對本實用新型作進一步詳細描述。實施例一如圖3a所示，一種集成電路的過壓保護電路1，包括第一電阻R1、第二電阻R2、第 三電阻R3、第四電阻R4、第五電阻R5、PM0S晶體管P1、第一 NMOS晶體管Ni、第二 NMOS晶體 管N2、比較器COMP及三個齊納二極管。三個齊納二極管依次陰陽相連接，三個齊納二極管 分別為第一齊納二極管ZD1、第二齊納二極管ZD2和第三齊納二極管ZD3，第一齊納二極管 ZDl的陰極接輸入電源VDD，第一齊納二極管ZDl的陽極與第二齊納二極管ZD2的陰極相連 接，第二齊納二極管ZD2的陽極與第三齊納二極管ZD3的陰極相連接，第三齊納二極管ZD3 的陽極與第一電阻Rl的第一端相連接，第一電阻Rl的第二端與第二電阻R2的第一端相連 接，第一電阻Rl的第二端與第二電阻R2的第一端的公共連接端與比較器COMP的負輸入端 VN相連接，第二電阻R2的第二端與第三電阻R3的第一端相連接，第二電阻R2的第二端與 第三電阻R3的第一端的公共連接端與第一NMOS晶體管m的柵極相連接，第三電阻R3的第 二端、第一匪os晶體管m的源極及第一匪os晶體管m的襯底均接電源地gnd，第一匪os 晶體管m的漏極與第四電阻R4的第二端相連接，第一 NMOS晶體管m的漏極與第四電阻 R4的第二端的公共連接端與PMOS晶體管Pl的柵極相連接，第四電阻R4的第一端、PMOS晶 體管Pl的源極及PMOS晶體管Pl的襯底均接輸入電源VDD，PMOS晶體管Pl的漏極與第五 電阻R5的第一端相連接，PMOS晶體管Pl的漏極與第五電阻R5的第一端的公共連接端與 第二 NMOS晶體管N2的柵極相連接，第五電阻R5的第二端、第二 NMOS晶體管N2的源極及 第二 NMOS晶體管N2的襯底均接電源地GND，第二 NMOS晶體管N2的漏極接輸入電源VDD， 比較器COMP的正輸入端VP輸入固定比較電平Vref，比較器COMP的輸出端輸出過壓保護邏 輯信號0VP。圖3a中電阻Rstart和電容Cap為集成電路外部器件。假設(shè)第一齊納二極管ZD1、第二齊納二極管ZD2及第三齊納三極管ZD3的齊納電
5壓均為VD，當(dāng)輸入電源VDD高于3倍的VD時，三個齊納二極管將均會導(dǎo)通，此時設(shè)第一電 阻Rl的第一端處的電壓Va，Va = VDD-3XVD。三個齊納二極管導(dǎo)通后，將會有電流Ia從 輸入電源VDD通過第一齊納二極管ZD1、第二齊納二極管ZD2、第三齊納二極管ZD3、第一
權(quán)利要求一種集成電路的過壓保護電路，其特征在于包括第一電阻、第二電阻、第三電阻、第四電阻、第五電阻、PMOS晶體管、第一NMOS晶體管、第二NMOS晶體管、比較器及若干個齊納二極管，所有所述的齊納二極管依次陰陽相連接，第一個所述的齊納二極管的陰極接輸入電源，最后一個所述的齊納二極管的陽極與所述的第一電阻的第一端相連接，所述的第一電阻的第二端與所述的第二電阻的第一端相連接，所述的第一電阻的第二端與所述的第二電阻的第一端的公共連接端與所述的比較器的負輸入端相連接，所述的第二電阻的第二端與所述的第三電阻的第一端相連接，所述的第二電阻的第二端與所述的第三電阻的第一端的公共連接端與所述的第一NMOS晶體管的柵極相連接，所述的第三電阻的第二端和所述的第一NMOS晶體管的源極均接電源地，所述的第一NMOS晶體管的漏極與所述的第四電阻的第二端相連接，所述的第一NMOS晶體管的漏極與所述的第四電阻的第二端的公共連接端與所述的PMOS晶體管的柵極相連接，所述的第四電阻的第一端和所述的PMOS晶體管的源極均接輸入電源，所述的PMOS晶體管的漏極與所述的第五電阻的第一端相連接，所述的PMOS晶體管的漏極與所述的第五電阻的第一端的公共連接端與所述的第二NMOS晶體管的柵極相連接，所述的第五電阻的第二端與所述的第二NMOS晶體管的源極均接電源地，所述的第二NMOS晶體管的漏極接輸入電源，所述的比較器的正輸入端輸入固定比較電平，所述的比較器的輸出端輸出過壓保護邏輯信號。
2.根據(jù)權(quán)利要求1所述的一種集成電路的過壓保護電路，其特征在于所述的齊納二極 管的個數(shù)為三個，分別為第一齊納二極管、第二齊納二極管和第三齊納二極管，所述的第一 齊納二極管的陰極接輸入電源，所述的第一齊納二極管的陽極與所述的第二齊納二極管的 陰極相連接，所述的第二齊納二極管的陽極與所述的第三齊納二極管的陰極相連接，所述 的第三齊納二極管的陽極與所述的第一電阻的第一端相連接。
3.根據(jù)權(quán)利要求1或2所述的一種集成電路的過壓保護電路，其特征在于所述的第二 NMOS晶體管和所述的第五電阻構(gòu)成輸入電源靜電釋放保護電路。
4.根據(jù)權(quán)利要求1所述的一種集成電路的過壓保護電路，其特征在于所述的齊納二極 管的個數(shù)為四個，分別為第一齊納二極管、第二齊納二極管、第三齊納二極管和第四齊納二 極管，所述的第一齊納二極管的陰極接輸入電源，所述的第一齊納二極管的陽極與所述的 第二齊納二極管的陰極相連接，所述的第二齊納二極管的陽極與所述的第三齊納二極管的 陰極相連接，所述的第三齊納二極管的陽極與所述的第四齊納二極管的陰極相連接，所述 的第四齊納二極管的陽極與所述的第一電阻的第一端相連接。
5.根據(jù)權(quán)利要求1所述的一種集成電路的過壓保護電路，其特征在于所述的齊納二 極管的個數(shù)為一個，所述的齊納二極管的陰極接輸入電源，所述的齊納二極管的陽極與所 述的第一電阻的第一端相連接。
專利摘要本實用新型公開了一種集成電路的過壓保護電路，該過壓保護電路包括第一電阻、第二電阻、第三電阻、第四電阻、第五電阻、PMOS晶體管、第一NMOS晶體管、第二NMOS晶體管、比較器及若干個齊納二極管，所有齊納二極管依次陰陽相連接，其可以通過選擇適當(dāng)?shù)凝R納二極管的齊納電壓和個數(shù)，以及第一電阻、第二電阻和第三電阻的阻值大小，能夠輕松地實現(xiàn)集成電路的過壓保護、輸入電源的鉗位及輸入電源的靜電釋放保護；由第二NMOS晶體管和第五電阻構(gòu)成了一個有效的輸入電源靜電釋放保護電路，這樣無需額外的靜電釋放保護電路來監(jiān)控輸入電源的過壓情況，大大降低了集成電路的復(fù)雜程度；此外，本過壓保護電路可應(yīng)用于除電子電力系統(tǒng)以外的其他系統(tǒng)中，應(yīng)用范圍廣泛。
文檔編號H02H9/04GK201754505SQ20102018310
公開日2011年3月2日 申請日期2010年5月6日 優(yōu)先權(quán)日2010年5月6日
發(fā)明者朱曉杰 申請人:日銀Imp微電子有限公司