專利名稱：一種電源箝位esd保護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成芯片的ESD(Electronic Static Discharge，靜電放電)保護(hù)技術(shù)領(lǐng)域，特別涉及一種采用偏置電路和反饋技術(shù)實(shí)現(xiàn)的電源和地(power-to-groimd) 之間的箝位電路。
背景技術(shù)：
在ICGntegrated circuit，集成電路)芯片的封裝、測(cè)試、運(yùn)輸、制造等過程中， 都會(huì)出現(xiàn)不同程度的靜電放電事件。靜電放電是指在一個(gè)集成電路浮接的情況下，大量的電荷從外向內(nèi)灌入集成電路的瞬時(shí)過程。在集成電路放電時(shí)會(huì)產(chǎn)生數(shù)百甚至數(shù)千伏的等效高壓，這會(huì)擊穿集成電路中輸入級(jí)的柵氧化層。隨著集成電路中晶體管尺寸的按比例縮小， 柵氧化層的厚度越來越薄，從而更容易受到外部靜電電荷的影響而損壞。集成電路芯片通過電源管腳(power pads)或輸入輸出管腳(I/Opads)與外界相聯(lián)，通常外部的靜電電荷可以通過半導(dǎo)體集成電路上的任何一對(duì)接口(pin)進(jìn)行放電。輸入和輸出接口一般有對(duì)應(yīng)的ESD保護(hù)電路，但核心電路被直接連接到電源VDD和地VSS之間，若沒有電源箝位電路保護(hù)的話，很容易受到ESD脈沖的破壞。圖1示出了一個(gè)傳統(tǒng)的電源和地之間的ESD箝位電路，其是采用電阻-電容(R-C)耦合方式來實(shí)現(xiàn)的。圖1中的ESD保護(hù)電路100包括一個(gè)電阻-電容(R-C)電路110、一個(gè)反相器120 以及一個(gè)箝位電路130。其中，R-C電路110包括電阻器111和電容器112，用于感應(yīng)ESD電壓，并驅(qū)動(dòng)反相器120 ；反相器120包括P型金屬-氧化物-半導(dǎo)體晶體管(PMOS) 121和N 型金屬-氧化物-半導(dǎo)體晶體管(NMOS) 122，其輸出用于驅(qū)動(dòng)N-溝道箝位晶體管131的柵極；NMOS 131作為電源箝位器件，構(gòu)成箝位電路130的全部，用于在感應(yīng)到ESD脈沖時(shí)提供電源到地的電流泄放通道。在正常條件下，電阻器111驅(qū)動(dòng)反相器120的輸入至高電平，產(chǎn)生一個(gè)低電平驅(qū)動(dòng) N-溝道箝位晶體管131的柵極，使其關(guān)斷。當(dāng)有ESD脈沖施加到VDD上時(shí)，電容器112保持反相器120的輸入為低電平，同時(shí)維持一段時(shí)間，該時(shí)間由電阻器111和電容器112的R-C 時(shí)間常數(shù)決定。反相器120的低電平輸入得到一個(gè)高電平輸出，驅(qū)動(dòng)N-溝道箝位晶體管 131的柵極至高電平，從而將它開啟，提供從VDD到VSS的低阻通道，泄放ESD電荷，達(dá)到保護(hù)內(nèi)部電路的效果。盡管這種電源箝位ESD保護(hù)電路很有用，但正常工作時(shí)漏電太大。特別是隨著半導(dǎo)體工藝進(jìn)入納米尺寸級(jí)別，半導(dǎo)體器件的柵氧化層厚度日益減薄，使得柵氧化層漏電問題越來越不容忽視。此外，為降低電路面積和成本，ESD保護(hù)電路通常用納米尺寸工藝實(shí)現(xiàn)的金屬-氧化物-半導(dǎo)體(M0Q電容來代替?zhèn)鹘y(tǒng)的電容器，這更容易導(dǎo)致漏電的增加。過多的漏電電流很可能使ESD保護(hù)電路出錯(cuò)。例如，過大的漏電電流有可能導(dǎo)致ESD保護(hù)電路的誤觸發(fā)，進(jìn)而在正常情況下開啟箝位電路，導(dǎo)致更加嚴(yán)重的漏電問題。同時(shí)，對(duì)于一些便攜式應(yīng)用，低漏電也是非常必要的。以圖1中的ESD保護(hù)電路100為例，在納米尺寸工藝條件下，該電路的漏電主要源于MOS電容112的薄柵氧化層。柵氧化層越薄，MOS電容的溝道電流就越大，從而在電阻111 上產(chǎn)生更大的壓降，使節(jié)點(diǎn)140的電平低于VDD，繼而使PMOS 121部分導(dǎo)通，將節(jié)點(diǎn)150上拉至一個(gè)高于VSS的電平，使得N-溝道箝位晶體管131亞閾值導(dǎo)通。由于N-溝道箝位晶體管131的尺寸一般很大，故它的亞閾值漏電也很大。這樣，由于MOS電容112的漏電引發(fā)了更多的漏電因素?？傊?，在沒有ESD事件發(fā)生時(shí)，必須想辦法抑制ESD保護(hù)電路的漏電電流，以免引起ESD箝位電路的誤觸發(fā)等后果。

發(fā)明內(nèi)容
(一)要解決的技術(shù)問題本發(fā)明要解決的技術(shù)問題在于如何抑制ESD保護(hù)電路的漏電電流。(二)技術(shù)方案為解決上述技術(shù)問題，本發(fā)明的技術(shù)方案提供了一種電源箝位ESD保護(hù)電路，包括電源管腳，用于連接電源以提供電源電壓VDD ；接地管腳，用于提供地電平VSS ；電阻-電容R-C電路，用于感應(yīng)靜電放電ESD電壓，所述電阻-電容R-C電路包括 一個(gè)阻抗元件，其連接于所述電源管腳和第一節(jié)點(diǎn)之間；一個(gè)容抗元件，其連接在第一節(jié)點(diǎn)和第二節(jié)點(diǎn)之間；其中，所述第二節(jié)點(diǎn)并非直接連接到所述接地管腳；觸發(fā)電路，其連接于所述電源管腳、接地管腳和電阻-電容R-C電路之間，用于根據(jù)所述第一節(jié)點(diǎn)和第二節(jié)點(diǎn)的電平產(chǎn)生一個(gè)靜電放電ESD觸發(fā)信號(hào)；其中，所述觸發(fā)信號(hào)通過一個(gè)輸出節(jié)點(diǎn)輸出；偏置電路，其連接在所述電源管腳和接地管腳之間，用于為所述第二節(jié)點(diǎn)提供一個(gè)偏置電壓；以及，箝位電路，其連接在所述電源管腳、接地管腳和觸發(fā)電路之間，用于在接收到所述靜電放電ESD觸發(fā)信號(hào)后提供一個(gè)電源與地之間的低阻通道，以泄放靜電電流。優(yōu)選地，所述電阻-電容R-C電路中的容抗元件通過金屬氧化物半導(dǎo)體MOS電容實(shí)現(xiàn)。優(yōu)選地，所述電阻-電容R-C電路中的容抗元件為P型晶體管，其柵極連接至所述第二節(jié)點(diǎn)，且其源極、漏極和襯底均連接至所述第一節(jié)點(diǎn)。優(yōu)選地，所述觸發(fā)電路進(jìn)一步包括第一 P型晶體管PM0S，其柵極連接至所述第一節(jié)點(diǎn)，其源級(jí)連接至所述電源管腳， 其漏極作為所述輸出節(jié)點(diǎn)；以及，第一 N型晶體管NM0S，其柵極連接至所述第二節(jié)點(diǎn)，其源級(jí)連至所述接地管腳，其漏極和所述第一 P型晶體管PMOS的漏極相連。優(yōu)選地，所述偏置電路進(jìn)一步包括第一電阻，其第一端點(diǎn)連接至所述電源管腳；第二電阻，其第一端點(diǎn)連接至所述接地管腳；第一二極管，其正極連接至所述第一電阻的第二端點(diǎn)；
第二二極管，其負(fù)極連接至所述第二電阻的第二端點(diǎn)；第二 P型晶體管PM0S，其柵極連接至所述第一電阻的第二端點(diǎn)，其源級(jí)連接至所述電源管腳，其漏極連接至所述第二二極管的正極；以及，第二 N型晶體管NM0S，其柵極連接至所述第二電阻的第二端點(diǎn)，其源級(jí)連接至所述接地管腳，其漏極連接至所述第一二極管的負(fù)極；其中，所述第二 N型晶體管NMOS的漏極作為所述偏置電路的輸出節(jié)點(diǎn)，為所述電阻-電容R-C電路的所述第二節(jié)點(diǎn)提供偏置電壓。優(yōu)選地，所述第二 N型晶體管NMOS的柵極同時(shí)連接至所述觸發(fā)電路的輸出節(jié)點(diǎn)， 以實(shí)現(xiàn)所述觸發(fā)電路到所述偏置電路的反饋。優(yōu)選地，所述箝位電路進(jìn)一步包括N-溝道箝位晶體管，其柵極連接至所述觸發(fā)電路的輸出節(jié)點(diǎn)，其源級(jí)連接至所述接地管腳，其漏極連接至所述電源管腳。(三)有益效果根據(jù)本發(fā)明的電源箝位ESD保護(hù)電路能夠適用于目前的納米尺寸工藝水平，可以在無ESD事件時(shí)大大減小靜電保護(hù)電路的漏電電流，從而避免ESD箝位電路的誤觸發(fā)等風(fēng)險(xiǎn)；同時(shí)在ESD脈沖來臨時(shí)，具有很好的箝位作用，可以有效保護(hù)內(nèi)部電路不受靜電損傷。


圖1是現(xiàn)有技術(shù)的采用傳統(tǒng)R-C結(jié)構(gòu)實(shí)現(xiàn)的電源和地之間的ESD保護(hù)電路的結(jié)構(gòu)示意圖；圖2是根據(jù)本發(fā)明技術(shù)方案的電源箝位ESD保護(hù)電路的結(jié)構(gòu)示意圖；圖3(a)、(b)分別是圖1、圖2中兩種ESD檢測(cè)電路在ESD脈沖作用下的仿真結(jié)果；圖4(a)、(b)分別是圖1、圖2中兩種ESD檢測(cè)電路在電源正常加電情況下的仿真
結(jié)果；圖5(a)、(b)分別是圖1、圖2中兩種ESD檢測(cè)電路在電源正常加電情況下的漏電電流仿真結(jié)果。
具體實(shí)施例方式下文中，將結(jié)合附圖詳細(xì)描述本發(fā)明的實(shí)施例。本發(fā)明的核心思想在于不將ESD檢測(cè)電路直接連接到地(VSS)，而是通過一個(gè)偏置電路間接地耦合到VSS。通過使用該偏置電路，MOS電容兩端的電壓差變得很小，從而降低了該MOS電容的漏電電流，進(jìn)而抑制了 ESD保護(hù)電路中其它MOS管的亞閾值漏電。由此，本發(fā)明提供了一種電源箝位ESD保護(hù)電路，其包括電源管腳VDD，接地管腳 VSS,以及耦合到該電源管腳VDD和接地管腳VSS之間的ESD檢測(cè)電路。與傳統(tǒng)的ESD檢測(cè)電路(例如圖1中的ESD檢測(cè)電路100)不同的一點(diǎn)是，除去電阻-電容(R-C)電路和觸發(fā)電路外，本發(fā)明中的ESD檢測(cè)電路還包括一個(gè)偏置電路。圖2示出了根據(jù)本發(fā)明的技術(shù)方案的電源箝位ESD保護(hù)電路的一個(gè)實(shí)施例的結(jié)構(gòu)示意圖，如圖2所示，本實(shí)施例中的電源箝位ESD保護(hù)電路200包括電源管腳VDD，接地管腳VSS，以及耦合在在電源201和地202之間的ESD檢測(cè)電路。進(jìn)一步地，本實(shí)施例中的ESD檢測(cè)電路包括偏置電路210、R-C電路220和觸發(fā)電路230三個(gè)部分。本實(shí)施例中的R-C電路用于感應(yīng)靜電放電ESD電壓，包括一個(gè)阻抗元件和一個(gè)容抗元件。其中，阻抗元件連接在電源VDD和一個(gè)第一節(jié)點(diǎn)之間，容抗元件連接在該第一節(jié)點(diǎn)和一個(gè)第二節(jié)點(diǎn)之間，且該第二節(jié)點(diǎn)并非直接接地。優(yōu)選地，該容抗元件可以在先進(jìn)納米工藝水平下通過MOS (Metal Oxide Semiconductor，金屬氧化物半導(dǎo)體)電容實(shí)現(xiàn)。如圖2所示，更具體地，本實(shí)施例中的R-C電路包括電阻221和MOS電容222。 更具體地，電阻221連接在電源VDD和第一節(jié)點(diǎn)Na之間，MOS電容222連接在第一節(jié)點(diǎn) Na和第二節(jié)點(diǎn)Nb之間，而不是直接接地。由于該MOS電容的兩端都不接地，只能通過 PMOS (P-channeIMetal Oxide kmiconductor，P溝道金屬氧化物半導(dǎo)體)實(shí)現(xiàn)。具體實(shí)施過程中，PMOS電容222的柵極連接到第二節(jié)點(diǎn)Nb，而其源級(jí)、漏極和襯底都連接到第一節(jié)點(diǎn) Na。本實(shí)施例中的觸發(fā)電路用于產(chǎn)生ESD觸發(fā)信號(hào)。如圖2所示，本實(shí)施例中的觸發(fā)電路 230 可以包括一個(gè) PMOS 231 和一個(gè) NMOS (N-channel metal oxide semiconductor, N 溝道金屬氧化物半導(dǎo)體)232。其中，PMOS 231的柵極連接到第一節(jié)點(diǎn)Na上，其源級(jí)連接到電源VDD，漏極作為觸發(fā)電路的輸出端連接到節(jié)點(diǎn)Ne，用于輸出一個(gè)ESD觸發(fā)信號(hào)到后面的 ESD箝位電路M0，使之在ESD脈沖到來時(shí)開啟，提供電源到地之間的低阻通道。即ESD觸發(fā)信號(hào)通過節(jié)點(diǎn)Nc輸出。同時(shí)，NMOS 232的柵極連接到第二節(jié)點(diǎn)Nb上，其源端接地，其漏端和PMOS 231的漏端相連，也連接到ESD觸發(fā)信號(hào)的輸出節(jié)點(diǎn)Ne。本實(shí)施例中的偏置電路連接在VDD和VSS之間，用于為R-C電路中的PMOS電容222 的柵極(即第二節(jié)點(diǎn)Nb)提供一個(gè)偏置電壓，該偏置電壓高于VSS。通過這個(gè)偏置電路，使得PMOS電容222襯底和柵極的電壓差小于VDD和VSS之差，從而減小其漏電電流。仍參考圖2，本實(shí)施例中的偏置電路210包括兩個(gè)MOS(MetalOxide kmiconductor，金屬氧化物半導(dǎo)體)管、兩個(gè)二極管和兩個(gè)電阻。其中，這兩個(gè)MOS管具有不同的導(dǎo)通類型，即一個(gè)為NM0S，一個(gè)為PM0S。NMOS 216的柵極接收觸發(fā)電路230的輸出電壓，即連接到節(jié)點(diǎn)Ne，由此實(shí)現(xiàn)觸發(fā)電路230到偏置電路210的反饋。NMOS 216的源級(jí)接地，其漏極作為偏置電路210的輸出端，連接到PMOS電容222的柵極，為第二節(jié)點(diǎn)Nb 提供偏置電壓。二極管215的負(fù)極也連接到節(jié)點(diǎn)Nb，其正極連接到節(jié)點(diǎn)Nd，同時(shí)與電阻214 的一端相連。電阻214的另一端接電源VDD。節(jié)點(diǎn)Nd同時(shí)驅(qū)動(dòng)另一個(gè)MOS管(PM0S211)的柵極，作為它的控制端。PMOS 211的源級(jí)接電源VDD，漏極連接到節(jié)點(diǎn)Ne，同時(shí)與另一個(gè)二極管212的正極相連。二極管212的負(fù)極連接到節(jié)點(diǎn)Ne，即NM0S 216的柵極，同時(shí)與電阻 213的一端相連。電阻213的另一端接地。通過該偏置電路，PMOS電容222的柵極不再直接接地，而是與VSS之間相差了一個(gè)NMOS 216的漏源電壓，從而縮小了該MOS電容兩端的電壓差。 本實(shí)施例中的箝位電路用于在接收到ESD觸發(fā)信號(hào)后提供電源到地的電流泄放路徑，保護(hù)內(nèi)部電路。如圖2所示，本實(shí)施例中的箝位電路MO由一個(gè)大尺寸的N-溝道箝位晶體管241構(gòu)成，其柵極接收ESD觸發(fā)信號(hào)，連接到觸發(fā)電路230的輸出節(jié)點(diǎn)Ne，源極和漏極分別接VSS和VDD。該箝位電路MO的作用是在接收到ESD觸發(fā)信號(hào)后開啟箝位晶體管，提供電源到地的電流泄放路徑，保護(hù)內(nèi)部電路。需要說明的是，此處的N-溝道箝位晶體管241可由其它箝位器件代替，例如可控硅整流器(SCR)等，不止局限于圖2中的一種結(jié)
7構(gòu)。下面將詳細(xì)描述該電源箝位ESD保護(hù)電路200的工作原理，包括正常狀態(tài)下和ESD 事件發(fā)生時(shí)的工作原理。當(dāng)ESD事件發(fā)生時(shí)，即突然出現(xiàn)一個(gè)電源到地(VDD-to-VSS)的高壓脈沖時(shí)，由于R-C電路的反應(yīng)時(shí)間不夠快，第一節(jié)點(diǎn)Na的電壓跟不上電源電壓VDD的變化，導(dǎo)致PMOS 231的柵極電壓低于其源級(jí)電壓，從而PMOS 231導(dǎo)通，并上拉節(jié)點(diǎn)Nc至高電平，從而開啟箝位電路M0，使N-溝道箝位晶體管241導(dǎo)通，提供一個(gè)電源到地的低阻通道，泄放靜電電荷，保護(hù)內(nèi)部電路免受靜電損傷。同時(shí)，偏置電路210也有助于箝位功能的實(shí)現(xiàn)。節(jié)點(diǎn)Nc將高電平反饋到NMOS 216 的柵極，從而使其導(dǎo)通，拉低第二節(jié)點(diǎn)Nb的電平。此低電平加上一個(gè)二極管215的導(dǎo)通電壓仍遠(yuǎn)低于VDDJP :PM0S211的柵極(節(jié)點(diǎn)Nd)電壓遠(yuǎn)低于其源級(jí)電壓(VDD)，從而PMOS 211導(dǎo)通，將節(jié)點(diǎn)Ne上拉至高電平。該高電平減去一個(gè)二極管212的導(dǎo)通電壓仍然遠(yuǎn)高于 VSS,即節(jié)點(diǎn)Nc的電壓遠(yuǎn)高于VSS，從而進(jìn)一步開啟NMOS 216和N-溝道箝位晶體管Ml。 以此方式，偏置電路210形成一個(gè)正反饋，將節(jié)點(diǎn)Nb下拉到很低的電平，從而使觸發(fā)電路中的NMOS 232保持關(guān)斷；同時(shí)將節(jié)點(diǎn)Nc上拉到很高的電平，從而使N-溝道箝位晶體管Ml 充分導(dǎo)通，泄放更多的ESD電流。另一方面，當(dāng)沒有ESD事件發(fā)生時(shí)(即正常狀態(tài)下)，節(jié)點(diǎn)Na通過上拉電阻221 保持在高電平VDD，使得PMOS 231處于關(guān)斷狀態(tài)。同理，節(jié)點(diǎn)Nd也通過上拉電阻214保持在高電平VDD。在先進(jìn)的納米尺寸工藝水平下，電源電壓保持在較低的數(shù)值(90nm特征尺寸對(duì)應(yīng)1. 2V的電源電壓)，仿真可知二極管215和二極管212都處于關(guān)斷狀態(tài)，其正負(fù)極電壓差小于二極管導(dǎo)通電壓。既然節(jié)點(diǎn)Na和Nd的電位都近似為VDD，PMOS電容222的柵極又和二極管215的負(fù)極同時(shí)連到節(jié)點(diǎn)Nb，那么MOS電容222兩端的電壓差近似為二極管 215的正負(fù)極電壓差，是一個(gè)低于二極管導(dǎo)通電壓的小電壓，相比于圖1中的電路有了很大的改善(圖1中電容兩端電壓差近似為VDD與VSS之差)。這么小的電壓差遠(yuǎn)遠(yuǎn)降低了 MOS 電容222的漏電大小，也使得第二節(jié)點(diǎn)Nb的電壓仍保持在一個(gè)較高的電平，從而開啟觸發(fā)電路中的NMOS 232，將觸發(fā)節(jié)點(diǎn)Nc下拉至VSS，使得N-溝道箝位晶體管241保持關(guān)斷。同時(shí)，Nc為低電平也使得NMOS 216關(guān)斷，從而無法將節(jié)點(diǎn)Nb下拉至低電平。此外，電阻213 也起到了下拉節(jié)點(diǎn)Nc電平的作用，以保證N-溝道箝位晶體管241處于完全關(guān)斷的狀態(tài)。值得注意的是，二極管212和215在此處起到的作用。一方面，利用二極管的開關(guān)特性，可以使得低電源電壓(如1. 2V)下二極管無法導(dǎo)通，從而降低整個(gè)偏置電路210的漏電電流；另一方面，在偏置電路210的晶體管漏端和電阻之間串聯(lián)上二極管也可以增大ESD 保護(hù)電路200的維持電壓，使得其維持電壓高于正常狀態(tài)下的電源電壓VDD，從而避免閂鎖和誤觸發(fā)現(xiàn)象。根據(jù)電源電壓的不同，可以適當(dāng)調(diào)整串聯(lián)二極管的數(shù)目。此處的二極管也可以用二極管接法的MOS管實(shí)現(xiàn)，其基本原理是一樣的。下面，將利用電路仿真工具HSPICE分別對(duì)圖1中的現(xiàn)有電路和圖2中的根據(jù)本發(fā)明實(shí)施例的電源箝位ESD保護(hù)電路進(jìn)行仿真，并對(duì)其仿真結(jié)果進(jìn)行比較?；趯?duì)比較結(jié)果的分析，本發(fā)明的優(yōu)勢(shì)將更加明顯。本次仿真基于標(biāo)準(zhǔn)CMOS 65nm工藝庫，以證明本發(fā)明在先進(jìn)納米尺寸工藝條件下的優(yōu)勢(shì)。由于圖1和圖2中的電路使用了相同的N-溝道箝位晶體管作為電流泄放器件，而圖2中的電路相對(duì)于圖1中電路的主要改進(jìn)在于N-溝道箝位晶體管的柵極控制電路，即 ESD檢測(cè)電路。因此，仿真僅針對(duì)ESD檢測(cè)電路進(jìn)行，不包括N-溝道箝位晶體管。首先對(duì)兩個(gè)電路的ESD性能進(jìn)行仿真，圖3(a)和圖3(b)分別顯示了圖1和圖2 中兩種ESD檢測(cè)電路在ESD脈沖下的仿真結(jié)果。用上升時(shí)間為10ns、脈寬為IOOns的0-5V 的方波脈沖來模擬ESD應(yīng)力，各節(jié)點(diǎn)的電壓波形符合上述對(duì)電路工作原理的闡述。此外，仿真結(jié)果顯示圖1中ESD檢測(cè)電路的輸出節(jié)點(diǎn)(即節(jié)點(diǎn)150)的電平為2. 91V，圖2中ESD檢測(cè)電路的輸出節(jié)點(diǎn)(即節(jié)點(diǎn)Ne)的電平在2. 7V左右，都遠(yuǎn)大于其控制的N-溝道箝位晶體管的閾值電壓，可以使之充分開啟，以泄放靜電電流，達(dá)到保護(hù)內(nèi)部電路的作用。用上升時(shí)間為0. 1ms，脈寬為IOms的0_1V的脈沖來模擬電源正常加電的情況，圖 4(a)、(b)分別顯示該情況下圖1、圖2中兩種ESD檢測(cè)電路的仿真結(jié)果。圖4(a)中，節(jié)點(diǎn) 140和150的電平分別近似為IV和0V，使得PMOS電容兩端的電壓差約為IV ；而在圖4(b) 中，節(jié)點(diǎn)Na和Nb的電平分別為IV和0. 645V，此時(shí)PMOS電容兩端的電壓差只有0. 355V，比之圖4(a)中的IV大大減小，從而十分有利于抑制漏電電流。此外，圖4(b)中節(jié)點(diǎn)Nc的電平近似為0，從而保證其控制的N-溝道箝位晶體管處于完全關(guān)斷的狀態(tài)，不影響電路的正常工作。圖5(a)和圖5(b)顯示了在電源正常加電時(shí)，圖1、圖2中兩種ESD檢測(cè)電路各自的總漏電電流大小。如圖5可知，傳統(tǒng)結(jié)構(gòu)的ESD檢測(cè)電路的漏電電流在130nA 137nA 之間波動(dòng)，而本發(fā)明提出的新型ESD檢測(cè)電路的漏電電流僅有13. 4nA,比前者減小了整整一個(gè)數(shù)量級(jí)，從而證實(shí)了本發(fā)明中ESD電源箝位電路的低漏電特性。如上所述，在正常狀態(tài)下，根據(jù)本發(fā)明實(shí)施例的偏置電路210可以使第一節(jié)點(diǎn)Na 和第二節(jié)點(diǎn)Nb之間的電壓差維持在一個(gè)較低的范圍內(nèi)，從而降低MOS電容222的漏電電流，既而減小整個(gè)電路的漏電電流，提高ESD保護(hù)電路的可靠性。本實(shí)施例僅用于解釋本發(fā)明的技術(shù)方案的目的。因此，本發(fā)明的技術(shù)方案不應(yīng)該由本實(shí)施例限定。本實(shí)施例中所使用的要素同樣也不應(yīng)用于限定本發(fā)明的技術(shù)方案。
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權(quán)利要求
1.一種電源箝位ESD保護(hù)電路，其特征在于，包括 電源管腳，用于連接電源以提供電源電壓VDD ； 接地管腳，用于提供地電平VSS ；電阻-電容R-C電路，用于感應(yīng)靜電放電ESD電壓，所述電阻-電容R-C電路包括一個(gè)阻抗元件，其連接于所述電源管腳和第一節(jié)點(diǎn)之間；一個(gè)容抗元件，其連接在第一節(jié)點(diǎn)和第二節(jié)點(diǎn)之間；其中，所述第二節(jié)點(diǎn)并非直接連接到所述接地管腳；觸發(fā)電路，其連接于所述電源管腳、接地管腳和電阻-電容R-C電路之間，用于根據(jù)所述第一節(jié)點(diǎn)和第二節(jié)點(diǎn)的電平產(chǎn)生一個(gè)靜電放電ESD觸發(fā)信號(hào)；其中，所述觸發(fā)信號(hào)通過一個(gè)輸出節(jié)點(diǎn)輸出；偏置電路，其連接在所述電源管腳和接地管腳之間，用于為所述第二節(jié)點(diǎn)提供一個(gè)偏置電壓；以及，箝位電路，其連接在所述電源管腳、接地管腳和觸發(fā)電路之間，用于在接收到所述靜電放電ESD觸發(fā)信號(hào)后提供一個(gè)電源與地之間的低阻通道，以泄放靜電電流。
2.根據(jù)權(quán)利要求1所述的電源箝位ESD保護(hù)電路，其特征在于，所述電阻-電容R-C電路中的容抗元件通過金屬氧化物半導(dǎo)體MOS電容實(shí)現(xiàn)。
3.根據(jù)權(quán)利要求1所述的電源箝位ESD保護(hù)電路，其特征在于，所述電阻-電容R-C電路中的容抗元件為P型晶體管，其柵極連接至所述第二節(jié)點(diǎn)，且其源極、漏極和襯底均連接至所述第一節(jié)點(diǎn)。
4.根據(jù)權(quán)利要求1所述的電源箝位ESD保護(hù)電路，其特征在于，所述觸發(fā)電路進(jìn)一步包括第一 P型晶體管PM0S，其柵極連接至所述第一節(jié)點(diǎn)，其源級(jí)連接至所述電源管腳，其漏極作為所述輸出節(jié)點(diǎn)；以及，第一 N型晶體管NM0S，其柵極連接至所述第二節(jié)點(diǎn)，其源級(jí)連至所述接地管腳，其漏極和所述第一 P型晶體管PMOS的漏極相連。
5.根據(jù)權(quán)利要求1所述的電源箝位ESD保護(hù)電路，其特征在于，所述偏置電路進(jìn)一步包括第一電阻，其第一端點(diǎn)連接至所述電源管腳； 第二電阻，其第一端點(diǎn)連接至所述接地管腳； 第一二極管，其正極連接至所述第一電阻的第二端點(diǎn)； 第二二極管，其負(fù)極連接至所述第二電阻的第二端點(diǎn)；第二 P型晶體管PM0S，其柵極連接至所述第一電阻的第二端點(diǎn)，其源級(jí)連接至所述電源管腳，其漏極連接至所述第二二極管的正極；以及，第二 N型晶體管NM0S，其柵極連接至所述第二電阻的第二端點(diǎn)，其源級(jí)連接至所述接地管腳，其漏極連接至所述第一二極管的負(fù)極；其中，所述第二 N型晶體管NMOS的漏極作為所述偏置電路的輸出節(jié)點(diǎn)，為所述電阻-電容R-C電路的所述第二節(jié)點(diǎn)提供偏置電壓。
6.根據(jù)權(quán)利要求5所述的電源箝位ESD保護(hù)電路，其特征在于，所述第二N型晶體管 NMOS的柵極同時(shí)連接至所述觸發(fā)電路的輸出節(jié)點(diǎn)，以實(shí)現(xiàn)所述觸發(fā)電路到所述偏置電路的反饋。
7.根據(jù)權(quán)利要求1或3所述的電源箝位ESD保護(hù)電路，其特征在于，所述箝位電路進(jìn)一步包括N-溝道箝位晶體管，其柵極連接至所述觸發(fā)電路的輸出節(jié)點(diǎn)，其源級(jí)連接至所述接地管腳，其漏極連接至所述電源管腳。
全文摘要
本發(fā)明提供了一種電源箝位ESD保護(hù)電路，包括電源管腳；接地管腳；R-C電路，用于感應(yīng)ESD電壓，包括連接于電源管腳和第一節(jié)點(diǎn)之間的阻抗元件和連接在第一節(jié)點(diǎn)和第二節(jié)點(diǎn)之間的容抗元件，其中，第二節(jié)點(diǎn)并非直接連接到接地管腳；觸發(fā)電路，其連接于電源管腳、接地管腳和R-C電路之間，用于根據(jù)第一節(jié)點(diǎn)和第二節(jié)點(diǎn)的電平產(chǎn)生一個(gè)ESD觸發(fā)信號(hào)；偏置電路，其連接在電源管腳和接地管腳之間，用于為第二節(jié)點(diǎn)提供一個(gè)偏置電壓；以及，箝位電路，其連接在電源管腳、接地管腳和觸發(fā)電路之間，用于在接收到ESD觸發(fā)信號(hào)后提供一個(gè)電源與地之間的低阻通道，以泄放靜電電流。該電路能夠有效抑制靜電保護(hù)電路的漏電電流，有效保護(hù)內(nèi)部電路不受靜電損傷。
文檔編號(hào)H02H9/02GK102170118SQ20111010819
公開日2011年8月31日 申請(qǐng)日期2011年4月28日 優(yōu)先權(quán)日2011年4月28日
發(fā)明者張興, 張鋼剛, 張雪琳, 王源, 賈嵩 申請(qǐng)人:北京大學(xué)