專利名稱：基于fpga實現(xiàn)的并聯(lián)型重復控制系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及電源逆變電路諧波治理技術領域，尤其涉及一種用于消除特定次諧波的基于FPGA實現(xiàn)的并聯(lián)型重復控制系統(tǒng)。
背景技術：
在有源濾波、逆變器、交流逆變電源及新興的光伏并網(wǎng)等領域，信號的諧波治理一直是最關鍵的技術，直接關系到輸出裝置整體的質(zhì)量和運行效率，因此采用合理的重復控制策略尤為重要?，F(xiàn)在常用的重復控制方式主要有常規(guī)PID控制、無差拍控制以及滑?？刂疲谩爸貜托盘柊l(fā)生器”內(nèi)模結構的重復控制技術因其能實現(xiàn)類似周期性積分控制、 能利用超前環(huán)節(jié)實現(xiàn)對誤差的周期性補償以達到無靜差控制，而得到更廣泛應用。但是，傳統(tǒng)的重復控制器只是針對輸出整體控制，而大多數(shù)被控對象(逆變器)的相位滯后隨著頻率的增加而增加，雖然可以通過試驗選擇最合適的參數(shù)，使超前環(huán)節(jié)能夠在相當寬的頻率范圍內(nèi)擬合被控對象的特性，但是畢竟效果有限。理論上分析可以知道，針對特定次諧波可以設計重復控制器完全消除其影響，因此可以設計多個特定次諧波重復控制器，使其輸出作用累加到被控對象，從而實現(xiàn)更好的控制效果。近幾年來，工頻50Hz領域的相關研究越來越多，但是重復控制技術在中頻甚至更高頻率領域的應用卻很少，究其原因，很重要的一方面就是中頻領域需要很高的開關速度，以中小功率400Hz電源為例，其開關頻率都在20KHz以上，而重復控制算法更涉及到大量的乘除運算，這對CPU提出了很高的要求，當前一般采用高速DSP實現(xiàn)，但是當開關頻率變得更高時，DSP也已經(jīng)力不從心，并聯(lián)型重復控制器對于DSP實現(xiàn)來講是時間的累加，無法實施?，F(xiàn)有的FPGA技術具有運行速度快、可并行處理等優(yōu)點，若能將其應用到重復控制領域，可適應更高的開關速度，多個控制回路并行運算而不占用額外時間，因此利用FPGA實現(xiàn)對中頻電源的控制具備實現(xiàn)的可能， 而當前相關的研究卻很少，更沒有將此技術產(chǎn)品化。

發(fā)明內(nèi)容
針對目前這種狀況，為解決中高頻電源的重復控制問題，本發(fā)明提供了一種基于 FPGA實現(xiàn)的并聯(lián)型重復控制系統(tǒng)，利用FPGA的并行處理功能，實現(xiàn)重復控制器輸出的累加。本發(fā)明采用的技術方案如下一種基于FPGA實現(xiàn)的并聯(lián)型重復控制系統(tǒng)，包括AD 芯片、FPGA數(shù)字控制器、逆變電路和LC濾波電路，所述FPGA數(shù)字控制器包括用于與AD芯片連接的AD接口模塊、PID控制模塊、η個并聯(lián)的分別控制特定次諧波的重復控制器模塊以及用于累加重復控制器輸出結果的累加模塊，累加模塊的輸出端連接逆變電路，逆變電路輸出端通過LC濾波電路與AD芯片連接；所述重復控制器模塊包括重復信號發(fā)生器模塊和補償模塊，所述重復信號發(fā)生器模塊包括一閉環(huán)電路，其前向通道上設有傳遞函數(shù)， 傳遞函數(shù)的輸出又反饋到閉環(huán)電路的輸入端。本發(fā)明利用FPGA設計并聯(lián)型重復控制系統(tǒng)，可針對不同的諧波分別設計重復控制器，然后使調(diào)節(jié)作用累加，作用到中頻電源的輸出上，從而基本消除諧波，提高輸出質(zhì)量。 AD接口模塊負責與外部的AD芯片實時通訊，采樣電源參數(shù)，并進行初步處理并保存，每個采樣周期結束時，將采樣數(shù)據(jù)輸出到重復控制器模塊。為方便數(shù)字化實現(xiàn)，本發(fā)明將原來的重復信號發(fā)生器模塊內(nèi)模結構進行改進，將放到前向通道上，這樣就可以去掉周期延遲模塊，使結構更簡單。上述重復信號發(fā)生器模塊中的Q(Z)為低通濾波器，為設計簡單化，可取一個略小于1的常數(shù)來代替，削弱積分作用，增加系統(tǒng)的穩(wěn)定性和魯棒性。這是因為當忽略Q(Z)時， 從內(nèi)模可以看出，系統(tǒng)存在N個位于單位圓上的開環(huán)極點，使開環(huán)系統(tǒng)處于臨界振蕩狀態(tài)， 只要P(Z)與實際稍有偏差，閉環(huán)系統(tǒng)就會發(fā)散，處于不穩(wěn)定狀態(tài)，因此，加入Q(Z)環(huán)節(jié)后， 削弱積分作用，換取穩(wěn)定性，此處取Q(Z)=O. 96875。所述補償模塊的組成為C(Z)= KjZ1^S(Z)，其中K,為重復控制增益，Zk為超前環(huán)節(jié)，S(ζ)為一二階低通濾波器。在此，取Κ/1，消除P(Z)諧振峰值，用以保證穩(wěn)定性，Zk用于補償C(Z)及P(Z)引起的相位滯后，S(Z)用來消除P(Z)諧振峰值，增加前向通道的高頻衰減能力，提高系統(tǒng)穩(wěn)定性和抗干擾能力。輸出信號與給定信號的差值e(kt)送入重復信號發(fā)生器模塊，重復信號發(fā)生器模塊根據(jù)由外部擾動d(kt)引起的e(kt)進行計算，使其輸出重現(xiàn)外部擾動，并送入補償模塊，補償模塊根據(jù)輸入信號，給出合適的控制量，對由被控對象P(Z)本身及C(Z)對輸出造成的幅值衰減和相位滯后進行補償，輸出直接作用到被控對象，從而消除誤差，并使系統(tǒng)穩(wěn)定。本發(fā)明所述的累加模塊為一加法器，用于將多個特定次諧波重復控制器的輸出累加。 本發(fā)明對電源逆變電路實施重復控制，利用重復控制技術可以有效抑制控制環(huán)路前向通道上的擾動造成的輸出波形的失真，極大減少諧波含量，提高輸出波形質(zhì)量；能根據(jù)實際情況，針對特定次諧波分別設計重復控制器，在不增加運行時間的前提下將多個重復控制器的控制效果累加；利用FPGA的高速性和并行操作的優(yōu)勢，可將重復控制算法應用到更高頻率的電源領域。


下面結合附圖對本發(fā)明的實施方式進行詳細描述 圖1是本發(fā)明的系統(tǒng)框圖； 圖2是并聯(lián)型重復控制器的內(nèi)模原理圖； 圖3是重復信號發(fā)生器模塊的內(nèi)模原理圖； 圖4是補償模塊FPGA實現(xiàn)原理框圖； 圖5是Zk超前環(huán)節(jié)與* C(z)在幅值及相位上的對比圖； 圖6是采用本發(fā)明的中頻電源空載輸出波形； 圖7是采用本發(fā)明的中頻電源滿載輸出波形；
圖中，1、AD芯片，2、FPGA數(shù)字控制器，21、AD接口模塊，22、PID控制模塊，23、重復控制器模塊，231、重復信號發(fā)生器模塊，232、補償模塊，24、累加模塊，3、逆變電路，4、LC濾波電路，5、加法器。
具體實施例方式一種基于FPGA實現(xiàn)的并聯(lián)型重復控制系統(tǒng)，如圖1所示，包括AD芯片1、FPGA數(shù)字控制器2、逆變電路3和LC濾波電路4，所述FPGA數(shù)字控制器2包括AD接口模塊21、PID 控制模塊22、n個并聯(lián)的分別控制特定次諧波的重復控制器模塊23以及用于累加重復控制器輸出結果的累加模塊M。AD接口模塊21 —端與外部的AD芯片1連接，用于與AD芯片實時通訊，采集電源參數(shù)，AD接口模塊21另一端連接PID控制模塊22和η個重復控制器模塊23，PID控制模塊22與η個重復控制器模塊23的輸出接累加模塊Μ，通過累加模塊累加輸出結果，累加模塊M的輸出端連接逆變電路3，逆變電路3輸出端通過LC濾波電路 4與AD芯片1連接。并聯(lián)型重復控制系統(tǒng)的原理框圖如圖2所示，所述重復控制器模塊23包括重復信號發(fā)生器模塊231和補償模塊232，其中重復信號發(fā)生器模塊231包括一閉環(huán)電路，其前向通道上設有傳遞函數(shù)Q(ZRZ-N，傳遞函數(shù)的輸出又反饋到閉環(huán)電路的輸入端，其中Q(Z)為低通濾波器，在此取Q(Z)=O. 96875，用于削弱積分作用，增加系統(tǒng)的穩(wěn)定性和魯棒性。所述補償模塊232的組成為C(ζ)= KjZ、S(ζ)，其中&為重復控制增益，& <1，消除P(Z)諧振峰值，用以保證穩(wěn)定性，Zk為超前環(huán)節(jié)，用于補償C(Z)及P(Z)引起的相位滯后，S(Z)為一二階低通濾波器，用來消除P(Z)諧振峰值，增加前向通道的高頻衰減能力，提高系統(tǒng)穩(wěn)定性和抗干擾能力。累加模塊為一加法器，用于將多個特定次諧波重復控制器的輸出累加。本發(fā)明用FPGA的實現(xiàn)方法如下
中央控制器采用ALTERA公司的CycloneIII系列FPGA，利用QUARTUS II開發(fā)環(huán)境和VHDL設計語言進行設計。利用VHDL設計語言分別設計各模塊，其中AD接口模塊21名稱為AD_SAM，重復信號發(fā)生器模塊231名稱為REPEAT_SIGNAL_GEN，補償模塊232名稱為 C0MPENSATE_M0DEL, REPEAT_SIGNAL_GEN 與 C0MPENSATE_M0DEL 結合組成重復控制器模塊 23，名稱為REPEAT_C0NTR0LL0R，累加模塊M名稱為ADD_M0DEL。AD接口模塊21根據(jù)載波比M，設計采樣頻率fs，以頻率fs對AD芯片進行采樣，同時在FPGA內(nèi)部開辟M個RAM空間， 對采樣的數(shù)據(jù)進行初步處理并保存。每個采樣周期結束時，將采樣數(shù)據(jù)輸出到重復信號發(fā)生器模塊231。重復信號發(fā)生器模塊231同樣開辟M個RAM空間，在kt時刻，根據(jù)輸入的采樣信號，與給定信號比較得到誤差信號e(kt)，計算得到外部擾動模型在kt時刻的值，存入 RAM(kt)同時將RAM(kt+nt)中的值送到補償模塊，即提前η節(jié)拍送出，其中η節(jié)拍用來補償由于被控對象及補償模塊引起的相位滯后，這個值事先通過仿真已經(jīng)確定，代替了 C(Z)中的Zk環(huán)節(jié)。其算術表達式為
RAM(M) = e(M) + 0.96875 χ Uo (Μ - Nt)
Uo (if) - RAM(kt + raf)
其中i/D(tt-Μ)為重復信號發(fā)生器模塊上個周期對應kt時刻的輸出值。補償模塊232主要為二階低通濾波器的設計，根據(jù)MATLAB仿真，確定二階低通濾波器的模型后，將其在采樣頻率fs下離散化，其離散域表達式為 Ηο( ) = α,ηχΜ-0+-If)+- )+α^Μ-2/)，同時將矣設為小于 1的數(shù)，經(jīng)過反復調(diào)試確定其最佳值。補償模塊232根據(jù)輸入值實時計算，實時輸出合適的控制量，作用到被控系統(tǒng)，對輸出進行實時調(diào)整，其FPGA實現(xiàn)原理如圖4所示。
下面結合一在60kVA中頻電源系統(tǒng)的具體應用實例來說明本發(fā)明在中頻電源領域的使用方法
在該系統(tǒng)中，取LC濾波電路中的L=20uH，C=500uF，輸出頻率為400Hz，采樣頻率為 20KHz，M=50, LC離散化模型為
權利要求
1.一種基于FPGA實現(xiàn)的并聯(lián)型重復控制系統(tǒng)，其特征在于包括AD芯片(1 )、FPGA數(shù)字控制器(2)、逆變電路(3)和LC濾波電路(4)，所述FPGA數(shù)字控制器(2)包括用于與AD 芯片(1)連接的AD接口模塊(21)、PID控制模塊(22)、n個并聯(lián)的分別控制特定次諧波的重復控制器模塊(23)以及用于累加重復控制器輸出結果的累加模塊(24)，累加模塊(24)的輸出端連接逆變電路(3)，逆變電路(3)輸出端通過LC濾波電路(4)與AD芯片(1)連接； 所述重復控制器模塊(23)包括重復信號發(fā)生器模塊(231)和補償模塊(232)，所述重復信號發(fā)生器模塊(231)包括一閉環(huán)電路，其前向通道上設有傳遞函數(shù)Q (ζ)襯、傳遞函數(shù)的輸出又反饋到閉環(huán)電路的輸入端。
2.根據(jù)權利要求1所述的基于FPGA實現(xiàn)的并聯(lián)型重復控制系統(tǒng)，其特征在于所述 Q(ζ)為低通濾波器，用于削弱積分作用。
3.根據(jù)權利要求1所述的基于FPGA實現(xiàn)的并聯(lián)型重復控制系統(tǒng)，其特征在于所述補償模塊(232)的組成為C(Z)=KjdS(Z),其中K,為重復控制增益，Zk為超前環(huán)節(jié)，S(ζ)為一二階低通濾波器。
4.根據(jù)權利要求1所述的基于FPGA實現(xiàn)的并聯(lián)型重復控制系統(tǒng)，其特征在于所述累加模塊(24)為一加法器(5)。
全文摘要
本發(fā)明涉及一種用于消除特定次諧波的基于FPGA實現(xiàn)的并聯(lián)型重復控制系統(tǒng)。該系統(tǒng)包括AD芯片、FPGA數(shù)字控制器、逆變電路和LC濾波電路，所述FPGA數(shù)字控制器包括用于與AD芯片連接的AD接口模塊、PID控制模塊、n個并聯(lián)的分別控制特定次諧波的重復控制器模塊以及用于累加重復控制器輸出結果的累加模塊，累加模塊的輸出端連接逆變電路，逆變電路輸出端通過LC濾波電路與AD芯片連接。本發(fā)明對電源逆變電路實施重復控制，針對特定次諧波分別設計重復控制器，在不增加運行時間的前提下將多個重復控制器的控制效果累加；利用FPGA的高速性和并行操作的優(yōu)勢，可將重復控制算法應用到更高頻率的電源領域。
文檔編號H02M7/48GK102570879SQ201110456440
公開日2012年7月11日 申請日期2011年12月31日 優(yōu)先權日2011年12月31日
發(fā)明者龐清奎, 楊洪軍, 白洪超 申請人:山東艾諾儀器有限公司