專利名稱：多網(wǎng)口高速數(shù)據(jù)傳輸架構(gòu)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于智能電網(wǎng)采樣值傳輸領(lǐng)域，尤其是適用于在智能變電站的過程層和間隔層需要對采樣值進(jìn)行傳送，需要輸出多路采樣值信號的情況的數(shù)據(jù)傳輸架構(gòu)。
背景技術(shù)：
目前國家正在大力發(fā)展智能電網(wǎng)，其顯著的一個特點(diǎn)就是采樣值傳輸數(shù)字化，在一些具體應(yīng)用中需要單個設(shè)備輸出多路采樣值信號，標(biāo)準(zhǔn)中規(guī)定每幀發(fā)送間隔誤差不超過 10微秒，且所有發(fā)送的數(shù)據(jù)都帶有時間信息，這就對處理的性能有很高的要求。目前大多數(shù)解決辦法為多處理器并行處理，或者單片高性能處理器通過外部總線擴(kuò)展多路網(wǎng)卡。這些做法不僅增加了設(shè)備成本，還對設(shè)備的程序帶來很多苛刻的要求，實(shí)現(xiàn)起來困難重重，即便實(shí)現(xiàn)后運(yùn)行的穩(wěn)定性也不好保證。另外還有一小部分采用交換芯片實(shí)現(xiàn)多路發(fā)送，這種做法雖然可以實(shí)現(xiàn)物理多路發(fā)送，但是多物理接口發(fā)送的內(nèi)容為相同的，此做法只能滿足很小一部分應(yīng)用，不具備通用性。智能電網(wǎng)中的采樣值傳輸普遍為基于以太網(wǎng)的IEC61850-9-2格式，此報(bào)文發(fā)送頻率為4000次/秒，而且要求每幀的發(fā)送間隔誤差不大于10微秒，假如設(shè)備需要多路以太網(wǎng)發(fā)送，那么100M以內(nèi)的單片機(jī)已經(jīng)無法滿足這么苛刻的要求，即便是用高性能DSP或者 ARM9等平臺，留下來做其他數(shù)據(jù)處理的資源也有限了。
發(fā)明內(nèi)容本實(shí)用新型的目的是解決如上問題，提供一種多網(wǎng)口高速數(shù)據(jù)傳輸架構(gòu)。本實(shí)用新型采用的技術(shù)方案是多網(wǎng)口高速數(shù)據(jù)傳輸架構(gòu)，包括CPU單元、FPGA單元和網(wǎng)絡(luò)芯片，所述CPU單元分別通過數(shù)據(jù)線、地址線和控制信號線與所述FPGA單元相連， 所述FPGA單元通過數(shù)據(jù)線和控制信號線與所述網(wǎng)絡(luò)芯片相連。進(jìn)一步，所述CPU單元的主頻為10M-100M。更進(jìn)一步，所述CPU單元為ARM7。進(jìn)一步，所述網(wǎng)絡(luò)芯片的數(shù)量為1-12。本實(shí)用新型具有的優(yōu)點(diǎn)和積極效果是本方案采用單片100M以內(nèi)ARM7就可實(shí)現(xiàn)系統(tǒng)要求，降低了設(shè)備成本；使相鄰兩包的發(fā)送間隔誤差小于1微秒，提高了設(shè)備性能；每擴(kuò)展一路以太網(wǎng)對系統(tǒng)的要求大幅降低，本方案所用硬件可滿足12路以太網(wǎng)數(shù)據(jù)發(fā)送；每個網(wǎng)絡(luò)完全獨(dú)立。

圖1是本實(shí)用新型的系統(tǒng)框圖。
具體實(shí)施方式
[0013]如圖1所示，本實(shí)用新型包括主頻為60M的ARM7 CPU單元、FPGA單元和網(wǎng)絡(luò)芯片， 所述CPU單元分別通過數(shù)據(jù)線、地址線和控制信號線與所述FPGA單元相連，所述FPGA單元通過數(shù)據(jù)線和控制信號線與12個所述網(wǎng)絡(luò)芯片并行相連。CPU單元負(fù)責(zé)采集并處理采樣值數(shù)據(jù)，數(shù)據(jù)被處理成以以太網(wǎng)幀為單位的一個或多個數(shù)據(jù)包，并具有一定的緩沖空間，CPU單元根據(jù)配置的參數(shù)，通過數(shù)據(jù)線將以太網(wǎng)幀送給FPGA單元，F(xiàn)PGA單元內(nèi)部針對每個物理以太網(wǎng)接口都有一個時間計(jì)數(shù)器，當(dāng)達(dá)到發(fā)送間隔時間會觸發(fā)一次新的數(shù)據(jù)幀發(fā)送，其在和CPU單元接口的緩沖區(qū)中找到將要發(fā)送的數(shù)據(jù)包，通過FPGA單元和以太網(wǎng)控制器之間的數(shù)據(jù)線將數(shù)據(jù)傳送給網(wǎng)絡(luò)芯片。當(dāng)所有網(wǎng)絡(luò)接口發(fā)送數(shù)據(jù)相同時，CPU單元給FPGA單元的數(shù)據(jù)幀只有一種，通過地址線和控制信號線告知FPGA單元數(shù)據(jù)包需要所有物理接口并發(fā)式傳送，此時所有物理以太網(wǎng)接口計(jì)數(shù)器值為同一值，且通過數(shù)據(jù)線以并發(fā)的形式送給各個網(wǎng)絡(luò)芯片，此時所有網(wǎng)絡(luò)接口同時啟用發(fā)送，基本為0誤差。當(dāng)需要發(fā)送幾種不同數(shù)據(jù)時，CPU單元分別將不同的幾種數(shù)據(jù)幀送給FPGA單元， 并通過地址線和控制信號線告知FPGA單元當(dāng)前種類數(shù)據(jù)幀需要通過哪個或者哪幾個網(wǎng)絡(luò)芯片發(fā)送，發(fā)送數(shù)據(jù)相同的網(wǎng)絡(luò)接口的時間計(jì)數(shù)器值也相同，F(xiàn)PGA單元通過和網(wǎng)絡(luò)芯片的總線并發(fā)式傳送給相應(yīng)的網(wǎng)絡(luò)芯片，不同種類的數(shù)據(jù)幀依次發(fā)送給相應(yīng)的網(wǎng)絡(luò)芯片，此時發(fā)送數(shù)據(jù)內(nèi)容相同的網(wǎng)絡(luò)接口之間為0誤差，發(fā)送內(nèi)容不同的網(wǎng)絡(luò)接口之間有一定的誤差，不同的網(wǎng)絡(luò)接口的時間誤差在1微秒內(nèi)，相同的網(wǎng)絡(luò)接口基本0誤差。以上對本實(shí)用新型的一個實(shí)施例進(jìn)行了詳細(xì)說明，但所述內(nèi)容僅為本實(shí)用新型的較佳實(shí)施例，不能被認(rèn)為用于限定本實(shí)用新型的實(shí)施范圍。凡依本實(shí)用新型申請范圍所作的均等變化與改進(jìn)等，均應(yīng)仍歸屬于本實(shí)用新型的專利涵蓋范圍之內(nèi)。
權(quán)利要求1.多網(wǎng)口高速數(shù)據(jù)傳輸架構(gòu)，包括CPU單元、FPGA單元和網(wǎng)絡(luò)芯片，其特征在于所述 CPU單元分別通過數(shù)據(jù)線、地址線和控制信號線與所述FPGA單元相連，所述FPGA單元通過數(shù)據(jù)線和控制信號線與所述網(wǎng)絡(luò)芯片相連。
2.根據(jù)權(quán)利要求1所述的多網(wǎng)口高速數(shù)據(jù)傳輸架構(gòu)，其特征在于所述CPU單元的主頻為 10M-100M。
3.根據(jù)權(quán)利要求2所述的多網(wǎng)口高速數(shù)據(jù)傳輸架構(gòu)，其特征在于所述CPU單元為 ARM7。
4.根據(jù)權(quán)利要求1所述的多網(wǎng)口高速數(shù)據(jù)傳輸架構(gòu)，其特征在于所述網(wǎng)絡(luò)芯片的數(shù)量為1-12。
專利摘要本實(shí)用新型提供多網(wǎng)口高速數(shù)據(jù)傳輸架構(gòu)，包括CPU單元、FPGA單元和網(wǎng)絡(luò)芯片，所述CPU單元分別通過數(shù)據(jù)線、地址線和控制信號線與所述FPGA單元相連，所述FPGA單元通過數(shù)據(jù)線和控制信號線與所述網(wǎng)絡(luò)芯片相連。本實(shí)用新型的有益效果是本方案采用單片100M以內(nèi)ARM7就可實(shí)現(xiàn)系統(tǒng)要求，降低了設(shè)備成本；使相鄰兩包的發(fā)送間隔誤差小于1微秒，提高了設(shè)備性能；每擴(kuò)展一路以太網(wǎng)對系統(tǒng)的要求大幅降低，本方案所用硬件可滿足12路以太網(wǎng)數(shù)據(jù)發(fā)送；每個網(wǎng)絡(luò)完全獨(dú)立。
文檔編號H02J13/00GK202334008SQ20112052819
公開日2012年7月11日 申請日期2011年12月15日 優(yōu)先權(quán)日2011年12月15日
發(fā)明者劉志明, 劉海濤, 呂燕石, 屈國旺, 張虎祥, 王強(qiáng), 陳洪雨, 陳賀 申請人:天津科林電氣有限公司