專利名稱：一種適用于智能變電站的一層網(wǎng)絡(luò)數(shù)據(jù)處理方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電力系統(tǒng)智能變電站數(shù)據(jù)通信及其數(shù)據(jù)處理的應(yīng)用，屬工業(yè)控制及工業(yè)通訊技術(shù)領(lǐng)域。
背景技術(shù)：
電力系統(tǒng)智能變電站設(shè)備通常分為過程層(設(shè)備層)、間隔層、站控層共三層。其中過程層包含由一次設(shè)備和智能組件構(gòu)成的智能設(shè)備、合并單元和智能終端等，完成變電站電能分配、變換、傳輸及其測量、控制、保護(hù)、計量、狀態(tài)監(jiān)測等相關(guān)功能。間隔層設(shè)備一般指繼電保護(hù)裝置、測控裝置等二次設(shè)備，實現(xiàn)使用一個間隔的數(shù)據(jù)并且作用于該間隔一次設(shè)備的功能，即與各種遠(yuǎn)方輸入/輸出、智能傳感器和控制器通信。站控層包含自動化系統(tǒng)、 站域控制、通信系統(tǒng)、對時系統(tǒng)等子系統(tǒng)，實現(xiàn)面向全站或一個以上一次設(shè)備的測量和控制的功能，完成數(shù)據(jù)采集和監(jiān)視控制(SCADA)、操作閉鎖以及同步相量采集、電能量采集、保護(hù)信息管理等相關(guān)功能。對于三層不同的設(shè)備其網(wǎng)絡(luò)通訊接口多為以太網(wǎng)接口，涉及到關(guān)鍵數(shù)據(jù)的以太網(wǎng)通訊介質(zhì)往往需要采用光纖傳輸。
對于過程層和間隔層設(shè)備而言，網(wǎng)絡(luò)傳輸?shù)耐ㄓ崊f(xié)議有用于傳輸各類開關(guān)狀態(tài)信息及設(shè)備跳閘出口的 GOOSE (Generic Object Oriented Substation Event,是一種面向通用對象的變電站事件。主要用于實現(xiàn)在多IED之間的信息傳遞，包括傳輸跳合閘信號， 具有高傳輸成功概率)網(wǎng)絡(luò)、用于傳輸關(guān)鍵實時模擬量的SV網(wǎng)絡(luò)等；而對于站控層設(shè)備而言，網(wǎng)絡(luò)傳輸?shù)耐ㄓ崊f(xié)議多數(shù)為用于變電站數(shù)據(jù)采集及監(jiān)視控制用的MMS (manufacturing message specification,即制造報文規(guī)范,是IS0/IEC9506標(biāo)準(zhǔn)所定義的一套用于工業(yè)控制系統(tǒng)的通信協(xié)議。MMS規(guī)范了工業(yè)領(lǐng)域具有通信能力的智能傳感器、智能電子設(shè)備、智能控制設(shè)備的通信行為，使出自不同制造商的設(shè)備之間具有互操作性)網(wǎng)絡(luò)，同時間隔層的設(shè)備通常也需要支持MMS網(wǎng)絡(luò)；此外，隨著精準(zhǔn)對時協(xié)議IEEE61588的推廣，基于網(wǎng)絡(luò)對時的應(yīng)用也逐漸盛行，多網(wǎng)絡(luò)接口的需要日漸增多。
因此，目前階段各個電力設(shè)備制造廠家所設(shè)計的智能設(shè)備多數(shù)采用分網(wǎng)絡(luò)接口的方式來處理，即MMS網(wǎng)絡(luò)口、GOOSE網(wǎng)絡(luò)口、SV網(wǎng)絡(luò)口(61850-9-2)、1588網(wǎng)絡(luò)口等，分別獨立并各自應(yīng)用(僅有部分網(wǎng)絡(luò)功能已共網(wǎng)口，但無全部合一的網(wǎng)絡(luò)形式)，滿足了目前現(xiàn)行功能實現(xiàn)的要求。隨著智能變電站系統(tǒng)的應(yīng)用與發(fā)展，各個問題及弊端也顯現(xiàn)出來，如整個系統(tǒng)的集成度不夠，工程實施過程中網(wǎng)絡(luò)布線過多、變電站造價成本上升、單臺設(shè)備功耗偏大、硬件故障點增多等實際問題。發(fā)明內(nèi)容
發(fā)明目的 本發(fā)明的目的是通過一個獨立MAC控制器的以太網(wǎng)數(shù)據(jù)通道，來實現(xiàn)智能變電站現(xiàn)行各類數(shù)據(jù)須使用到的如麗S報文、GOOSE報文、SV報文和1588對時報文等的接收、存儲、分類、計算處理以及發(fā)送控制的相關(guān)系列功能，使得智能變電站各層設(shè)備能夠精簡網(wǎng)絡(luò)設(shè)計、降低設(shè)備功耗及成本、增強(qiáng)單套設(shè)備可靠性，同時簡化工程現(xiàn)場網(wǎng)絡(luò)架構(gòu)及施工難度、提高系統(tǒng)集成度，提高系統(tǒng)運行的可靠性和可維護(hù)性。
技術(shù)方案為了實現(xiàn)上述目的，本發(fā)明提供以下技術(shù)方案本技術(shù)方案是采用了 FPGA技術(shù)來實現(xiàn)獨立MAC的以太網(wǎng)控制器功能、通過對MAC接收到的以太網(wǎng)數(shù)據(jù)根據(jù)報文類型進(jìn)行解析并分類分組處理、對需要通過MAC發(fā)送的報文進(jìn)行內(nèi)容和時間優(yōu)先級進(jìn)行時序控制進(jìn)行發(fā)送，以達(dá)到各類網(wǎng)絡(luò)報文的優(yōu)化處理；在FPGA與設(shè)備主CPU芯片接口之間通過虛擬不同網(wǎng)絡(luò)或是開辟不同緩存區(qū)間來實現(xiàn)主控CPU分類處理各類網(wǎng)絡(luò)報文；主控CPU對各類網(wǎng)絡(luò)報文進(jìn)行相應(yīng)的計算處理以及收發(fā)控制。
—種適用于智能變電站的一層網(wǎng)絡(luò)數(shù)據(jù)處理方法，其特征在于，包括三個模塊主控CPU模塊、FPGA處理模塊、以太網(wǎng)物理層接口模塊，F(xiàn)PGA處理模塊通過MAC接收以太網(wǎng)物理層接口模塊傳輸?shù)囊蕴W(wǎng)數(shù)據(jù)，并根據(jù)接收到的報文類型進(jìn)行解析并分類分組處理，對需要通過MAC發(fā)送的報文根據(jù)優(yōu)先級進(jìn)行時序控制并發(fā)送，以達(dá)到各類網(wǎng)絡(luò)報文的優(yōu)化處理；在FPGA處理模塊與主CPU模塊接口之間通過虛擬不同網(wǎng)絡(luò)或是開辟不同緩存區(qū)間來實現(xiàn)主控CPU模塊分類處理各類網(wǎng)絡(luò)報文；并由主控CPU模塊對各類網(wǎng)絡(luò)報文進(jìn)行計算處理以及對FPGA處理模塊的收發(fā)控制。
主控CPU模塊與FPGA處理模塊直接通過總線進(jìn)行數(shù)據(jù)及各種配置信息的雙向通信傳輸；FPGA處理模塊與以太網(wǎng)物理層接口之間通過相應(yīng)接口進(jìn)行數(shù)據(jù)的雙向傳輸通信； FPGA處理模塊實現(xiàn)了以太網(wǎng)MAC控制的功能以及一層網(wǎng)絡(luò)報文的接收解析、分類處理和發(fā)送控制等的功能。
所述FPGA處理模塊對MMS網(wǎng)絡(luò)、GOOSE網(wǎng)絡(luò)、SV網(wǎng)絡(luò)、IEEE61588對時網(wǎng)絡(luò)進(jìn)行報文解碼。但其報文類型不局限于以上提到的幾種，還包括標(biāo)準(zhǔn)以太網(wǎng)協(xié)議中EtherType域中涉及到的2個字節(jié)的所有類型。
所述FPGA處理模塊對各類報文分類處理后，通過DDR存儲并通過共享內(nèi)存的方式分不同區(qū)域共享給主控CPU模塊。存儲轉(zhuǎn)發(fā)方式還包括將其轉(zhuǎn)換成其他任何物理接口形式或其他協(xié)議報文的形式。
所述FPGA處理模塊通過HASH算法、組播過濾、廣播丟棄、網(wǎng)絡(luò)信號復(fù)位或端口流量限制的形式實現(xiàn)網(wǎng)絡(luò)風(fēng)暴抑制功能。
所述FPGA處理模塊對以太網(wǎng)報文數(shù)據(jù)發(fā)送的優(yōu)先級進(jìn)行控制，包括時間優(yōu)先級 (如定周期性性發(fā)送)或報文類型優(yōu)先級(如根據(jù)報文類型EtherType決定發(fā)送的先后性)， 還包括優(yōu)先級動態(tài)調(diào)整。
通過所述三個模塊實現(xiàn)了單套網(wǎng)絡(luò)一層化處理，但其技術(shù)不局限于此，還包括可通過FPGA處理模塊實現(xiàn)完全冗余的支持不同協(xié)議(如PRP/HSR協(xié)`議)的雙重化網(wǎng)絡(luò)的配置的特征等。
所述主控CPU模塊為含有各類嵌入式的CPU/DSP類ASIC芯片模塊、各類工業(yè)計算機(jī)或服務(wù)器。
所述主控CPU模塊與所述FPGA處理模塊之間的總線接口為LocalBus、PCI或PCIe 總線，或者為串行或并行的總線拓?fù)洹?br> FPGA處理模塊不僅僅局限于FPGA類芯片本身，還包括為此推出的專用ASIC芯片， 或者是將此項技術(shù)集成與CPU/DSP類處理內(nèi)的芯片。
所述FPGA處理模塊通過標(biāo)準(zhǔn)化的接口擴(kuò)展以太網(wǎng)物理層接口模塊，標(biāo)準(zhǔn)化接口包括 MI1、RMI1、TB1、RTB1、GMI1、RGMI1、SGMI1、SSGMI1、SERDES 或 PCIe。
所述以太網(wǎng)物理層接口模塊的通信速率為lO/lOO/lOOOMbps或IOGbps以上。
以太網(wǎng)物理層接口的物理層介質(zhì)不局限于電纜形式，還包括適合各類波長的光纖光纜通信介質(zhì)。
本發(fā)明所達(dá)到的有益效果本發(fā)明通過一個獨立MAC控制器的以太網(wǎng)數(shù)據(jù)通道，來實現(xiàn)智能變電站現(xiàn)行各類數(shù)據(jù)須使用到的如麗S報文、G00SE報文、SV報文和1588對時報文等的接收、存儲、分類、計算處理以及發(fā)送控制的相關(guān)系列功能，使得智能變電站各層設(shè)備能夠精簡網(wǎng)絡(luò)設(shè)計、降低設(shè)備功耗及成本、增強(qiáng)單套設(shè)備可靠性，同時簡化工程現(xiàn)場網(wǎng)絡(luò)架構(gòu)及施工難度、提高系統(tǒng)集成度，提高系統(tǒng)運行的可靠性和可維護(hù)性。
I)各類智能變電站用的網(wǎng)絡(luò)數(shù)據(jù)共享一個網(wǎng)絡(luò)，適合變電站內(nèi)各網(wǎng)絡(luò)數(shù)據(jù)的組網(wǎng)，減少大量交換機(jī)的配置，降低系統(tǒng)總造價，同時優(yōu)化了現(xiàn)場網(wǎng)絡(luò)布線；2)各個智能設(shè)備使用單一網(wǎng)絡(luò)接口，簡化了軟硬件系統(tǒng)設(shè)計、降低了單裝置設(shè)備的整體功耗、也降低了設(shè)備成本；3)以太網(wǎng)通信速率可達(dá)全速，其支持lO/lOO/lOOOMbps等不同通訊速率；4)靈活性高，支持多種類型接口的物理層PHY芯片；5)以太網(wǎng)介質(zhì)適用于電纜和光纜兩種通訊介質(zhì)；6)FPGA協(xié)處理機(jī)制實現(xiàn)并發(fā)性計算，處理性能強(qiáng)。


圖1是FPGA處理模塊接收部分原理框圖；圖2是FPGA處理模塊發(fā)送部分原理框圖；圖3是總體原理框圖。
具體實施方式
下面結(jié)合附圖對本發(fā)明進(jìn)一步說明。
圖3是基于一層網(wǎng)絡(luò)架構(gòu)實現(xiàn)的總體原理框圖，包含主控CPU模塊、FPGA處理模塊以及物理層接口模塊。
主控CPU模塊即為各類智能設(shè)備的主處理單元，負(fù)責(zé)各類數(shù)據(jù)的處理計算、收發(fā)以及參數(shù)配置等功能，其與FPGA處理模塊的接口一般 為總線接口，如LocalBus總線、PCI總線或PCIe總線、高速串行總線如SerDes總線等。
FPGA處理模塊主要實現(xiàn)獨立MAC的以太網(wǎng)控制器功能、通過對MAC接收到的以太網(wǎng)數(shù)據(jù)進(jìn)行存儲并解析，根據(jù)報文類型進(jìn)行分類分組處理功能、對需要通過MAC發(fā)送的報文進(jìn)行內(nèi)容和時間優(yōu)先級進(jìn)行時序控制發(fā)送功能。FPGA處理模塊起到將物理層接口模塊與主控CPU模塊的接口銜接并預(yù)處理的功能。此模塊不僅僅實現(xiàn)單套網(wǎng)絡(luò)，亦可通過擴(kuò)展備份實現(xiàn)雙重化網(wǎng)絡(luò)口冗余的功能。
FPGA處理模塊包括數(shù)據(jù)接收部分和數(shù)據(jù)發(fā)送部分。
數(shù)據(jù)接收部分原理如圖1所示，F(xiàn)PGA內(nèi)實現(xiàn)的MAC控制器從網(wǎng)絡(luò)上接收各類以太網(wǎng)報文信息并在數(shù)據(jù)進(jìn)入MAC的第一時刻打上時間戳，同時將完整幀通過RAM傳遞至緩存區(qū)，F(xiàn)PGA對其2層以太網(wǎng)幀報文中的EtherType進(jìn)行分析并識別數(shù)據(jù)包的類型，將不同協(xié)議的數(shù)據(jù)分類整理至不同的數(shù)據(jù)緩沖區(qū)后發(fā)送給智能設(shè)備的主控CPU芯片，主控CPU 模塊再根據(jù)數(shù)據(jù)的不同類別進(jìn)行相應(yīng)處理。典型的幾類智能變電站用報文分別是OMS 報文(EtherType = 0x0080)、GOOSE 報文(EtherType = 0x88B8)、SV 報文(EtherType = 0x88BA)、1588報文(EtherType = 0x88f7)等。同時,數(shù)據(jù)接收部分通過HASH算法、組播過濾、廣播丟棄等實時算法實現(xiàn)網(wǎng)絡(luò)風(fēng)暴的抑制功能。
數(shù)據(jù)發(fā)送部分原理如圖2所示，F(xiàn)PGA處理模塊將主控CPU模塊通過總線發(fā)送至 FPGA處理模塊的數(shù)據(jù)對各類報文類型進(jìn)行優(yōu)先級上的分類處理，如SV報文優(yōu)先級最高并且須在每個中斷沿時刻實時發(fā)送，其他報文在空閑時間根據(jù)內(nèi)容優(yōu)先級順序發(fā)送，處理完成后通過RAM發(fā)送給MAC傳送至網(wǎng)絡(luò)上。
FPGA處理模塊中數(shù)據(jù)處理部分原理主控CPU模塊將網(wǎng)絡(luò)數(shù)據(jù)從FPGA中取出并實時計算處理；并將各類設(shè)備內(nèi)所須發(fā)送的數(shù)據(jù)通過FPGA處理模塊發(fā)送出去。
物理層接口模塊的實施不局限于PHY是百兆還是千兆甚至更高速率，也不局限于制造廠家及各類型號，只要滿足IEC標(biāo)準(zhǔn)的PHY接口處理芯片及數(shù)據(jù)傳輸介質(zhì)均可實現(xiàn)， 其中 PHY 與 FPGA 處理模塊的標(biāo)準(zhǔn)化接口包括 Mil、RMI1、TB1、RTBI, GMII, RGMII, SGMII, SSGMI1、SERDES、PCIe等；物理介質(zhì)包括光纖口或是電纜口兩種形式。
以上所述僅是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明技術(shù)原理的前提下，還可以做出若干改進(jìn)和變形，這些 改進(jìn)和變形也應(yīng)視為本發(fā)明的保護(hù)范圍。
權(quán)利要求
1.一種適用于智能變電站的一層網(wǎng)絡(luò)數(shù)據(jù)處理方法，其特征在于，F(xiàn)PGA處理模塊通過MAC接收以太網(wǎng)物理層接口模塊傳輸?shù)囊蕴W(wǎng)數(shù)據(jù)，并根據(jù)接收到的報文類型進(jìn)行解析并分類分組處理，對需要通過MAC發(fā)送的報文根據(jù)優(yōu)先級進(jìn)行時序控制并發(fā)送，以達(dá)到各類網(wǎng)絡(luò)報文的優(yōu)化處理； 在FPGA處理模塊與主CPU模塊接口之間通過虛擬不同網(wǎng)絡(luò)或是開辟不同緩存區(qū)間來實現(xiàn)主控CPU模塊分類處理各類網(wǎng)絡(luò)報文；并由主控CPU模塊對各類網(wǎng)絡(luò)報文進(jìn)行計算處理以及對FPGA處理模塊的收發(fā)控制。
2.根據(jù)權(quán)利要求1所述的適用于智能變電站的一層網(wǎng)絡(luò)數(shù)據(jù)處理方法，其特征在于，所述FPGA處理模塊對MMS網(wǎng)絡(luò)、GOOSE網(wǎng)絡(luò)、SV網(wǎng)絡(luò)、IEEE61588對時網(wǎng)絡(luò)進(jìn)行報文解碼。
3.根據(jù)權(quán)利要求1所述的適用于智能變電站的一層網(wǎng)絡(luò)數(shù)據(jù)處理方法，其特征在于，所述FPGA處理模塊對各類報文分類處理后，通過DDR存儲并通過共享內(nèi)存的方式分不同區(qū)域共享給主控CPU模塊。
4.根據(jù)權(quán)利要求1所述的適用于智能變電站的一層網(wǎng)絡(luò)數(shù)據(jù)處理方法，其特征在于，所述FPGA處理模塊通過HASH算法、組播過濾、廣播丟棄、網(wǎng)絡(luò)信號復(fù)位或端口流量限制的形式實現(xiàn)網(wǎng)絡(luò)風(fēng)暴抑制功能。
5.根據(jù)權(quán)利要求1所述的適用于智能變電站的一層網(wǎng)絡(luò)數(shù)據(jù)處理方法，其特征在于，所述FPGA處理模塊對以太網(wǎng)報文數(shù)據(jù)發(fā)送的優(yōu)先級進(jìn)行控制，包括時間優(yōu)先級或報文類型優(yōu)先級，還包括優(yōu)先級動態(tài)調(diào)整。
6.根據(jù)權(quán)利要求1所述的適用于智能變電站的一層網(wǎng)絡(luò)數(shù)據(jù)處理方法，其特征在于，所述主控CPU模塊為含有各類嵌入式的CPU/DSP類ASIC芯片模塊、各類工業(yè)計算機(jī)或服務(wù)器。
7.根據(jù)權(quán)利要求1所述的適用于智能變電站的一層網(wǎng)絡(luò)數(shù)據(jù)處理方法，其特征在于，所述主控CPU模塊與所述FPGA處理模塊之間的總線接口為LocalBus、PCI或PCIe總線，或者為串行或并行的總線拓?fù)洹?br> 8.根據(jù)權(quán)利要求1所述的適用于智能變電站的一層網(wǎng)絡(luò)數(shù)據(jù)處理方法，其特征在于，所述FPGA處理模塊通過標(biāo)準(zhǔn)化的接口擴(kuò)展以太網(wǎng)物理層接口模塊，標(biāo)準(zhǔn)化接口包括MI1、RMI1、TB1、RTB1、GMI1、RGMI1、SGMI1、SSGMI1、SERDES 或 PCIe。
9.根據(jù)權(quán)利要求1所述的適用于智能變電站的一層網(wǎng)絡(luò)數(shù)據(jù)處理方法，其特征在于，所述以太網(wǎng)物理層接口模塊的通信速率為10/100/1000Mbps或IOGbps以上。
10.根據(jù)權(quán)利要求1所述的適用于智能變電站的一層網(wǎng)絡(luò)數(shù)據(jù)處理方法，其特征在于，所述以太網(wǎng)物理層接口模塊的物理層介質(zhì)為電纜或光纖光纜通信介質(zhì)。
全文摘要
本發(fā)明公開了一種適用于智能變電站的一層網(wǎng)絡(luò)數(shù)據(jù)處理方法，F(xiàn)PGA處理模塊采用了FPGA技術(shù)來實現(xiàn)智能變電站中各類網(wǎng)絡(luò)報文的預(yù)處理，在報文進(jìn)入MAC控制器的第一時刻打上時間戳并隨報文一起存儲，以及支持網(wǎng)絡(luò)風(fēng)暴抑制、存儲并進(jìn)行報文解析，識別完整報文的EtherType域、進(jìn)行分組分類處理，同時對發(fā)送報文進(jìn)行優(yōu)先級控制并實時發(fā)送的處理方法，使得智能變電站智能設(shè)備的實現(xiàn)得以簡化、可靠性得以增強(qiáng)、系統(tǒng)造價得以降低、系統(tǒng)的可維護(hù)性得以優(yōu)化。
文檔編號H02J13/00GK103036893SQ20121055943
公開日2013年4月10日 申請日期2012年12月21日 優(yōu)先權(quán)日2012年12月21日
發(fā)明者鄭玉平, 周華良, 黃國方, 吳海, 夏雨, 謝黎 申請人:國電南瑞科技股份有限公司