一種提升芯片esd性能的方法和電路的制作方法
【專利摘要】出于穩(wěn)定電源的目的，芯片中可能會給需要穩(wěn)定的電源連接放電通路，該放電通路能夠在電源發(fā)生突然增大時，給電源放電，減弱或消除電源的異常變化，增強芯片的抗干擾和抗攻擊能力。但是隨之帶來的問題是芯片的ESD性能可能會受到影響。本發(fā)明提出了一種提升芯片ESD性能的方法和電路，既保證了當電源向上突變時對電源的快速放電，又能夠提升芯片的ESD性能。
【專利說明】—種提升芯片ESD性能的方法和電路
【技術領域】
[0001]本發(fā)明涉及集成電路設計，更具體地，本發(fā)明涉及一種提升芯片ESD性能的方法和電路。
【背景技術】
[0002]在集成電路設計中，出于穩(wěn)定電源的目的，芯片中可能會給需要穩(wěn)定的電源連接放電通路，該放電通路能夠在電源發(fā)生突然增大時，給電源放電，減弱或消除電源的異常變化，增強芯片的抗干擾和抗攻擊能力。該放電通路需要能夠迅速對電源變化作出反應，可以通過電容耦合的方式，使電源電壓的變化迅速反映到放電器件的柵極上，使放電器件迅速開啟，從而限制電源電壓繼續(xù)升高，如圖1所示。
[0003]然而Cl、Ml以及VG節(jié)點上可能連接的其它電路，卻構成了一種典型的ESD結構，當電源與其它端口之間發(fā)生ESD時，可能會有部分ESD電流流過M1，如圖2所示。如果Ml的電路和版圖不按照ESD規(guī)則設計，就可能導致Ml在ESD發(fā)生時損壞，從而影響整個芯片的ESD性能。如果按照ESD規(guī)則設計，Ml的版圖會顯著增大，付出面積的代價。

【發(fā)明內容】

[0004]本發(fā)明的目的是解決帶有快速耦合電容的放電電路可能存在的ESD問題，并且提供一種提升芯片ESD性能的方法和電路。
[0005]本發(fā)明提供的一種提升芯片ESD性能的電路包括:
[0006]放電器件(Ml)；
[0007]耦合電容(Cl)；
[0008]使能控制管(M2)。
[0009]其中放電器件(Ml)的柵極(VG)接在使能控制管(M2)的源極，放電器件(Ml)源極和襯底接地，漏極接電源VCC。
[0010]耦合電容(Cl)上極板接VCC，下極板連接M2的漏極。
[0011]使能控制管(M2)襯底接地，漏極連接Cl的下極板，源極連接VG，柵極受使能信號EN的控制，當EN信號為低電平時，M2截止，Cl與VG節(jié)點斷開^EN信號為高電平(相對于VCC電壓)時，M2導通，Cl通過M2連接到VG節(jié)點上。
[0012]EN信號可以采用芯片中上電復位電路的輸出信號，并且?guī)в幸欢螘r間的延時。復位階段，該信號保持低電平；復位結束后，該信號變?yōu)榕c電源相當?shù)母唠娖健?br> [0013]整個電路的工作過程:
[0014]在正常上電過程中，EN信號一直保持低電平，耦合電容(Cl)與VG節(jié)點斷開；上電完成后，EN信號變高，M2導通，Cl開始發(fā)揮作用，放電電路開始正常工作。如果VCC端口出現(xiàn)干擾或攻擊信號，放電電路能夠減弱或消除這種電源的異常變化。
[0015]當VCC端口發(fā)生ESD時，EN信號不會馬上變?yōu)楦唠娖剑虼薓2截止，Cl與VG節(jié)點是斷開的。這樣就打破了 C1、M1以及其它電路共同構成的ESD保護電路結構，Ml不會有ESD電流流過。這樣就不會影響芯片的ESD性能。相對于圖1和圖2的電路，能夠提升芯片的ESD性能。
[0016]注意:本發(fā)明既保證了放電通路在正常工作時的快速反應，又能夠提升芯片的ESD性能。
[0017]本發(fā)明還提供一種提升芯片ESD性能的方法，用上電復位的輸出來控制使能控制NMOS的導通與截止，從而控制耦合電容是否連接到放電器件的柵極。需要放電電路工作時，該NMOS導通；而在ESD等不需要放電電路工作的情況下，該NMOS截止，能夠提升芯片ESD性能。
【專利附圖】

【附圖說明】
[0018]圖1帶快速耦合電容的放電電路；
[0019]圖2VCC發(fā)生ESD時，Ml可能流過部分ESD電流的電路；
[0020]圖3 —種提升芯片ESD性能的方法和電路。
【具體實施方式】
[0021]放電器件(Ml)采用NMOS器件，柵極受VG電壓的控制，放電電流隨VG電壓升高而增大。
[0022]耦合電容Cl在M2導通的前提下，能夠把VCC的快速變化耦合到Ml的柵極(VG)，加快放電電路的反應速度，增強瞬間放電的能力。
[0023]使能控制管(M2)受使能信號EN的控制，當EN信號為低電平時，M2截止，Cl與VG節(jié)點斷開；當EN信號為高電平(相對于VCC電壓)時，M2導通，Cl通過M2連接到VG節(jié)點上。EN信號來自于芯片的上電復位電路輸出，并且有一段時間的延時。
[0024]在正常上電過程中，EN信號一直保持低電平，耦合電容(Cl)與VG節(jié)點斷開；上電完成后，EN信號變高，M2導通，Cl開始發(fā)揮作用，放電電路開始正常工作。如果這時VCC端口出現(xiàn)干擾或攻擊信號，放電電路能夠減弱或消除這種電源的異常變化。
[0025]當VCC端口發(fā)生ESD時，EN信號不會馬上變?yōu)楦唠娖剑虼薓2截止，Cl與VG節(jié)點是斷開的。這樣就打破了 C1、M1以及其它電路共同構成的與ESD保護電路相同的結構，Ml不會有ESD電流流過。這樣使用本發(fā)明的電路相對于圖1和圖2的電路，能夠提升芯片的ESD性能。
[0026]注意，在本文件中使用的任何術語不應當被認為限制本發(fā)明的范圍。特別地，“包括”一詞并不意味著排除未具體描述的任何元件。單個(電路)元件可以使用多個(電路)元件或其等效物來代替。
[0027]因此，本領域的技術人員將理解，本發(fā)明并不限于上述的實施例，并且不脫離由所附權利要求書定義的本發(fā)明的范圍，可以做出很多修改和增加。
【權利要求】
1.一種提升芯片ESD性能的電路，該電路包括放電器件、耦合電容、使能控制管；其中放電器件的柵極接在使能控制管的源極，放電器件源極和襯底接地，漏極接電源，耦合電容上極板接電源，下極板連接使能控制管的漏極，使能控制管襯底接地，漏極連接耦合電容的下極板，源極連接放電器件的柵極。
2.根據權利要求1所述的電路，其特征在于放電器件為NMOS管，隨著柵極電壓的升高，漏極與源極之間流過的電流逐漸增大。
3.根據權利要求1的電路，其特征在于耦合電容把電源的快速變化耦合到放電器件的柵極，加快放電器件的開啟速度，增強瞬間放電的能力。
4.根據權利要求1所述的電路，其特征在于使能控制管受使能信號的控制，當使能信號相對于電源電壓為低電平時，使能控制管截止，耦合電容與放電器件的柵極節(jié)點斷開；當使能信號相對于電源電壓為高電平時，使能控制管導通，耦合電容通過使能控制管連接到放電器件的柵極節(jié)點上。
5.根據權利要求1所述的電路，其特征在于當電源發(fā)生ESD時，ESD電流不會流過放電器件，只會從芯片的ESD保護電路中流走，因此不會影響芯片的ESD性能。
6.根據權利要求1或3所述電路，其特征在于所述的耦合電容還能用MOS管的形式來實現(xiàn)。
7.根據權利要求1所述的電路，其特征在于所述的放電器件的柵極除了連接使能控制管以外，還可能連接其它電路。
8.一種提升芯片ESD性能的方法，用于權利要求1所述的電路中，其特征在于用上電復位信號的輸出來控制使能控制NMOS管的導通與截止，從而控制耦合電容是否連接到放電器件的柵極；需要放電器件工作時，該NMOS管導通；而在不需要放電器件工作的情況下，該NMOS管截止，從而提升芯片ESD性能。
【文檔編號】H02H9/04GK103915830SQ201210595901
【公開日】2014年7月9日 申請日期:2012年12月28日 優(yōu)先權日:2012年12月28日
【發(fā)明者】劉曉艷, 馬哲 申請人:北京中電華大電子設計有限責任公司