專利名稱：鏈?zhǔn)絪vg多功率單元串聯(lián)的fpga控制裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型屬于電氣自動化控制技術(shù)領(lǐng)域，具體涉及一種鏈?zhǔn)絊VG多功率單元串聯(lián)的FPGA控制裝置。
背景技術(shù)：
隨著微電子設(shè)計技術(shù)與工藝的發(fā)展，可編程邏輯器件逐步代替了數(shù)字集成電路。而現(xiàn)場可編程門陣列的邏輯器件FPGA的出現(xiàn)，因其超大規(guī)模集成、高速、低功耗等優(yōu)點被應(yīng)用到了工業(yè)領(lǐng)域。鏈?zhǔn)届o止無功發(fā)生器SVG中因使用了 FPGA高速、引腳豐富和片內(nèi)存儲容量大而與數(shù)字信號處理器DSP配合使用，實現(xiàn)系統(tǒng)的分布式控制方案。這種設(shè)計方案的實現(xiàn)，不僅大大降低了硬件電路的體積和成本，同時也在軟件開發(fā)上增加了靈活性。
發(fā)明內(nèi)容本實用新型是基于鏈?zhǔn)届o止無功發(fā)生器中，使用FPGA與兩片DSP的組合，實現(xiàn)數(shù)據(jù)、指令交換，信號濾波處理、單極倍頻CPS-SPWM載波移相以及脈寬調(diào)制PWM編碼等。為達到上述目的，本實用新型專利的技術(shù)方案如下:鏈?zhǔn)絊VG多功率單元串聯(lián)的FPGA控制裝置是，由可編程門陣列的邏輯器件FPGA和數(shù)字信號處理器DSPl及DSP2組成的，其特征是:可編程門陣列的邏輯器件FPGA分別與數(shù)字信號處理器DSPl及DSP2電信號連接。所述的FPGA采用總線接收數(shù)據(jù)RAM緩存方式，接收36個單元的調(diào)制波數(shù)據(jù)和相應(yīng)指令，并對這些信號進行濾波、糾錯、控制和處理，而后分給三相的控制單元進行載波移相，經(jīng)載波移相生成的脈寬調(diào)制PWM波通過調(diào)制編碼下發(fā)給各個功率單元。本發(fā)明專利還有這樣一些技術(shù)特征:1、軟件編程實現(xiàn)片內(nèi)雙口 RAM中數(shù)據(jù)的雙向傳輸以及其他判斷應(yīng)用。2、FPGA中采用邏輯分析儀實時在線數(shù)據(jù)觀測和記錄。3、PWM編碼光纖傳輸提高信號速度和質(zhì)量，保證了控制信號傳達的可靠性。4、控制方法先進、成熟，在鏈?zhǔn)届o止無功發(fā)生器設(shè)備上應(yīng)用運行穩(wěn)定可靠、性能良好。

:圖1為鏈?zhǔn)届o止無功發(fā)生器系統(tǒng)結(jié)構(gòu)主電路拓?fù)鋱D；圖2為FPGA中RAM與DSP1、DSP2芯片的信號連接框圖；圖3為鏈?zhǔn)届o止無功發(fā)生裝置中FPGA控制方法總體框圖。
具體實施方式
以下結(jié)合附圖對本實用新型作更詳細的說明:一種鏈?zhǔn)絊VG多功率單元串聯(lián)的FPGA控制裝置，是由可編程門陣列的邏輯器件FPGA和數(shù)字信號處理器DSPl及DSP2組成的，可編程門陣列的邏輯器件FPGA分別與數(shù)字信號處理器DSPl及DSP2電信號連接，F(xiàn)PGA采用總線接收數(shù)據(jù)RAM緩存方式，接收36個單元的調(diào)制波數(shù)據(jù)和相應(yīng)指令，并對這些信號進行濾波、糾錯、控制和處理，而后分給三相的控制單元進行載波移相，經(jīng)載波移相生成的脈寬調(diào)制PWM波通過調(diào)制編碼下發(fā)給各個功率單
1、鏈?zhǔn)絊VG主電路拓?fù)涓綀D1為補償容量為25kvar的SVG主電路拓?fù)鋱D，此主電路由12個功率單元組成，每相12個單元串聯(lián)而成，三相分別經(jīng)過電抗器并入電網(wǎng)。每個單元采用H橋結(jié)構(gòu)，在FPGA控制中實現(xiàn)三相各個單元輸出三電平，每相各單元輸出相位不同的電平疊加，使得每相最終輸出為多電平，因減少了諧波，在并網(wǎng)后裝置補償效果較好。2、鏈?zhǔn)絊VG控制器FPGA控制方法(I).RAM存儲數(shù)據(jù)濾波處理附圖2為FPGA中RAM與DSP1、DSP2芯片的信號連接的框圖，在FPGA中，控制方法分出三塊RAM作為與兩片DSP數(shù)據(jù)交換使用，在附圖2中詳細的描述了 FPGA與DSP1、DSP2芯片的信號連接，以及FPGA內(nèi)部存儲DSP數(shù)據(jù)的RAM信號連接方式。所述的FPGA與DSPl信號連接，主要是16位的數(shù)據(jù)總線D(TD15、8位的地址總線Α(ΓΑ7、片選讀寫信號線XZCSO/XRD/XWE以及控制信號線ΤΖ1 ΤΖ4 ;所述的FPGA與DSP2信號連接，是16位的數(shù)據(jù)總線D0 D15、8位的地址總線Α(ΓΑ7、片選讀寫信號線XZCS0/XRD/XWE以及控制信號線ΤΖ1 ΤΖ4 ；在FPGA其內(nèi)部是通過地址總線Α(ΓΑ7和數(shù)據(jù)總線q_out[15..0]和FPGA_in[15..0]傳導(dǎo)DSPl發(fā)來的輸出以及發(fā)往DSPl、DSP2的數(shù)據(jù)，F(xiàn)PGA中RAM根據(jù)DSP送來的數(shù)據(jù)量分配不同的存儲空間。附圖3體現(xiàn)了 SVG裝置上FPGA控制方法實施的總體設(shè)計方案的總體框圖，F(xiàn)PGA對接收到的DSP數(shù)據(jù)和指令的處理，通過總線數(shù)據(jù)分離模塊送入A、B、C三相正弦波匯總模土夾，根據(jù)FPGA與DSP通信的協(xié)議從FPGA的RAM中讀取出數(shù)據(jù)DATA2 DATA37，按照各相存儲位置進行濾波后寄存并發(fā)送給A、B、C三相數(shù)據(jù)糾錯模塊。檢錯通過后，將數(shù)據(jù)分別送給各相的SPWM算法模塊，與移相載波進行比較，輸出PWM波。上述輸出的PWM波形并不是到底層功率單元的最終信號，因為大功率器件電磁干擾和傳輸距離的可靠性緣故，經(jīng)上層FPGA到底層單元的信號需要光纖傳送，將針對H橋的4個絕緣柵雙極型晶體管IGBT控制信號PWM按不同頻率進行調(diào)制編碼，再由一根光纖統(tǒng)一下發(fā)到功率單元中，此時下發(fā)的控制信號就由DATAl中的指令來操作。(2).單極倍頻 CPS-SPWM 生成 PWM附圖3中A、B、C三相正弦波脈寬調(diào)制SPWM控制模塊是本設(shè)計中的一個特點，即單極倍頻式載波移相PWM，其控制方法為:針對H橋的功率單元模塊，對于每相12個功率單元，將它們的2X12個三角載波依次移相π/12度，然后與同一個正弦調(diào)制波進行比較，產(chǎn)生出2 X 12組PWM脈沖控制信號，分別驅(qū)動12個功率單元的左右橋臂，當(dāng)三角載波比為整數(shù)時，倍頻式載波移相控制法下的輸出電壓不含偶次諧波，且最低次諧波就是2X12XF (F為載波比)次的載波諧波及其附近邊頻諧波本設(shè)計中，載波生成的幅值和頻率進行了公式的參數(shù)化設(shè)計，如下式:[0024]
權(quán)利要求1.鏈?zhǔn)絊VG多功率單元串聯(lián)的FPGA控制裝置，是由可編程門陣列的邏輯器件FPGA和數(shù)字信號處理器DSPl及DSP2組成的，其特征是:可編程門陣列的邏輯器件FPGA分別與數(shù)字信號處理器DSPl及DSP2電信號連接。
2.根據(jù)權(quán)利要求1所述的鏈?zhǔn)絊VG多功率單元串聯(lián)的FPGA控制裝置，其特征在于:所述的FPGA采用總線接收數(shù)據(jù)RAM緩存方式，接收36個功率單元的調(diào)制波數(shù)據(jù)和相應(yīng)指令，并對這些信號進行濾波、糾錯、控制和處理，而后分給三相的控制單元進行載波移相，經(jīng)載波移相生成的脈寬調(diào)制PWM波通過調(diào)制編碼下發(fā)給各個功率單元。
專利摘要本設(shè)計是基于鏈?zhǔn)届o止無功發(fā)生器中，使用FPGA與兩片DSP的組合，實現(xiàn)數(shù)據(jù)、指令交換，信號濾波處理、單極倍頻CPS-SPWM載波移相以及脈寬調(diào)制PWM編碼等，鏈?zhǔn)絊VG多功率單元串聯(lián)的FPGA控制裝置是由可編程門陣列的邏輯器件FPGA和數(shù)字信號處理器DSP1及DSP2組成的，F(xiàn)PGA采用總線接收數(shù)據(jù)RAM緩存方式，接收36個單元的調(diào)制波數(shù)據(jù)和相應(yīng)指令，并對這些信號進行濾波、糾錯、控制和處理，而后分給三相的控制單元進行載波移相，經(jīng)載波移相生成的脈寬調(diào)制PWM波通過調(diào)制編碼下發(fā)給各個功率單元。本設(shè)計能夠?qū)崿F(xiàn)SVG的串聯(lián)多單元控制模式,并且能夠達到動態(tài)補償功能。
文檔編號H02J3/18GK203014384SQ20122067609
公開日2013年6月19日 申請日期2012年12月10日 優(yōu)先權(quán)日2012年12月10日
發(fā)明者何建華, 孫敬華, 陳晨, 王瑞艦, 肖心凱, 劉震, 劉振中, 郎帥, 杜麗, 關(guān)微, 胡麗剛, 李春梅 申請人:哈爾濱九洲電氣股份有限公司