功率因數(shù)校正設(shè)備及供電設(shè)備和電機(jī)驅(qū)動設(shè)備的制作方法
【專利摘要】本發(fā)明提供了一種功率因數(shù)校正設(shè)備、以及具有該功率因數(shù)校正設(shè)備的供電設(shè)備和電機(jī)驅(qū)動設(shè)備，該功率因數(shù)校正設(shè)備能夠使用單個驅(qū)動信號驅(qū)動主切換器和輔助切換器，該功率因數(shù)校正設(shè)備包括：功率因數(shù)校正單元，具有切換輸入功率以校正輸入功率的功率因數(shù)的主切換器以及在接通主切換器之前接通以形成用于剩余功率的傳遞路徑的輔助切換器；以及控制單元，基于單個輸入信號控制主切換器和輔助切換器的操作。
【專利說明】功率因數(shù)校正設(shè)備及供電設(shè)備和電機(jī)驅(qū)動設(shè)備
[0001]相關(guān)申請的交叉引用
[0002]本申請要求于2012年11月15日向韓國知識產(chǎn)權(quán)局提交的韓國專利申請N0.10-2012-0129450的優(yōu)先權(quán)，將其公開內(nèi)容通過引證結(jié)合于此。
【技術(shù)領(lǐng)域】
[0003]本發(fā)明涉及一種能夠減少切換損耗的功率因數(shù)校正設(shè)備、以及具有該功率因數(shù)校正設(shè)備的供電設(shè)備和電機(jī)驅(qū)動設(shè)備。
【背景技術(shù)】
[0004]最近，根據(jù)能源效率政策，多個國家的政府已鼓勵能源的有效利用，并且特別地，已大力鼓勵能源在電子產(chǎn)品和家用電器中的有效利用。
[0005]當(dāng)根據(jù)此政府鼓勵而有效地利用能源時，在為電子產(chǎn)品、家用電器等供電的供電設(shè)備中主要使用用于有效地利用能源的改進(jìn)的電路。
[0006]作為如上所述的改進(jìn)的電路的一個實(shí)例，提供一種功率因數(shù)校正電路，其中，該功率因數(shù)校正電路是一種通過切換輸入功率來調(diào)節(jié)輸入功率的電流與電壓之間的相差(功率因數(shù))而允許將功率有效地傳遞至其后端的電路。然而，該功率因數(shù)校正電路也可切換輸入功率而產(chǎn)生切換損耗。
[0007]同時，頻繁地使用電機(jī)，以在電子產(chǎn)品、家用電器等中執(zhí)行預(yù)置操作。為了驅(qū)動其中的電機(jī)，應(yīng)當(dāng)向其供應(yīng)合適的功率。類似地，用于提高能源效率的功率因數(shù)校正電路可用在供電設(shè)備中，從而通過切換輸入功率來調(diào)節(jié)輸入功率的電流與電壓之間的相差，但是存在這樣的問題，即，在切換輸入功率時可產(chǎn)生切換損耗。
[0008]為了解決這個問題，在相關(guān)技術(shù)文獻(xiàn)中已公開提供多個切換器來降低功率因數(shù)校正電路中的切換損耗的技術(shù)，但用于驅(qū)動切換器的電路可變得復(fù)雜，使得電路面積和制造成本可增加。
[0009]相關(guān)技術(shù)文獻(xiàn)
[0010](專利文獻(xiàn)I)日本專利特開公開N0.2010-273431
【發(fā)明內(nèi)容】

[0011]本發(fā)明的一個方面提供一種能夠使用單個驅(qū)動信號驅(qū)動主切換器和輔助切換器的功率因數(shù)校正設(shè)備、以及具有該功率因數(shù)校正設(shè)備的供電設(shè)備和電機(jī)驅(qū)動設(shè)備。
[0012]根據(jù)本發(fā)明的一個方面，提供一種功率因數(shù)校正設(shè)備，包括:功率因數(shù)校正單元，具有切換輸入功率以校正輸入功率的功率因數(shù)的主切換器以及在接通主切換器之前接通以形成用于剩余功率的傳遞路徑的輔助切換器；以及控制單元，基于單個輸入信號控制主切換器和輔助切換器的操作。
[0013]控制單元可包括:主信號發(fā)生器，通過分別使單個輸入信號的上升時間和下降時間延遲預(yù)置時間來產(chǎn)生主信號；以及輔助信號發(fā)生器，產(chǎn)生輔助信號，該輔助信號具有與單個輸入信號的上升時間相同的上升時間以及與單個輸入信號的下降時間相比縮短的下降時間。
[0014]控制單元還可包括輸出單元，該輸出單元接收主信號發(fā)生器的主信號和輔助信號發(fā)生器的輔助信號，以分別輸出主切換信號和輔助切換信號。
[0015]輸出單元可包括:第一輸出單元，具有第一轉(zhuǎn)換器(inverter)和第一晶體管單元，該第一轉(zhuǎn)換器轉(zhuǎn)換主信號發(fā)生器的主信號的信號電平，該第一晶體管單元具有連接在驅(qū)動電源與地線(ground，地面)之間的第一 P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管以及連接在第一 PMOS晶體管與地線之間的第一 η溝道金屬氧化物半導(dǎo)體(NMOS)晶體管，并輸出通過調(diào)節(jié)主信號的上升時間和下降時間而獲得的主切換信號；以及第二輸出單元，具有第二轉(zhuǎn)換器和第二晶體管單元，該第二轉(zhuǎn)換器轉(zhuǎn)換輔助信號發(fā)生器的輔助信號的信號電平，該第二晶體管單元具有連接在驅(qū)動電源與地線之間的第二 PMOS晶體管以及連接在第
二PMOS晶體管與地線之間的第二 NMOS晶體管，并輸出通過調(diào)節(jié)輔助信號的上升時間和下降時間而獲得的輔助切換信號，該輔助切換信號具有與輸入信號的上升時間相比延遲的上升時間。
[0016]第一晶體管單元可包括連接在第一PMOS晶體管與第一NMOS晶體管之間的或者連接在第一 PMOS晶體管和第一 NMOS晶體管的連接點(diǎn)與輸出端子之間的至少一個電阻器。
[0017]第二晶體管單元可包括連接在第二 PMOS晶體管與第二 NMOS晶體管之間的或者連接在第二 PMOS晶體管和第二 NMOS晶體管的連接點(diǎn)與輸出端子之間的至少一個電阻器。
[0018]主信號發(fā)生器和輔助信號發(fā)生器中的每個均可包括使單個輸入信號的上升時間或下降時間延遲的延遲單元。
[0019]輔助信號發(fā)生器還可包括轉(zhuǎn)換延遲單元的輸出信號的電平的轉(zhuǎn)換器、以及在轉(zhuǎn)換器的輸出信號與單個輸入信號之間執(zhí)行邏輯“與”操作的“與”門。
[0020]輔助信號發(fā)生器可使通過主信號發(fā)生器延遲的信號的上升時間或下降時間延遲。
[0021]延遲單元可包括彼此串聯(lián)地連接的至少兩個轉(zhuǎn)換器、以及連接在兩個轉(zhuǎn)換器的連接點(diǎn)與地線之間的電容器。
[0022]主信號發(fā)生器的延遲單元的電容器可具有比輔助信號發(fā)生器的延遲單元的電容器的電容高的電容。
[0023]延遲單元還可包括連接在兩個轉(zhuǎn)換器之間的晶體管、電阻器、以及電流源中的至少兩者。
[0024]功率因數(shù)校正單元還可包括:第一電感器，具有接收整流功率的一端以及連接至主切換器的漏極的另一端；以及第二電感器，具有連接至第一電感器的另一端的一端以及連接至輔助切換器的漏極的另一端。
[0025]根據(jù)本發(fā)明的另一個方面，提供一種供電設(shè)備，包括功率因數(shù)校正電路以及功率轉(zhuǎn)變電路，該功率因數(shù)校正電路包括功率因數(shù)校正單元以及控制單元，該功率因數(shù)校正單元具有切換整流功率以校正輸入功率的功率因數(shù)的主切換器、在接通主切換器之前接通以形成用于剩余功率的傳遞路徑的輔助切換器、具有接收整流功率的一端以及連接至主切換器的漏極的另一端的第一電感器、以及具有連接至第一電感器的另一端的一端以及連接至輔助切換器的漏極的另一端的第二電感器，該控制單元基于單個輸入信號控制主切換器和輔助切換器的操作，該功率轉(zhuǎn)變電路將來自功率因數(shù)校正電路的具有校正功率因數(shù)的功率轉(zhuǎn)變成具有預(yù)置電壓電平的功率。
[0026]功率轉(zhuǎn)變電路可為轉(zhuǎn)換具有校正功率因數(shù)的功率以將該功率轉(zhuǎn)變成預(yù)置交流(AC)功率的轉(zhuǎn)換器電路。
[0027]根據(jù)本發(fā)明的另一個方面，提供一種電機(jī)驅(qū)動設(shè)備，包括功率因數(shù)校正電路以及轉(zhuǎn)換器電路，該功率因數(shù)校正電路包括功率因數(shù)校正單元以及控制單元，該功率因數(shù)校正單元具有切換整流功率以校正輸入功率的功率因數(shù)的主切換器、在接通主切換器之前接通以形成用于剩余功率的傳遞路徑的輔助切換器、具有接收整流功率的一端以及連接至主切換器的漏極的另一端的第一電感器、以及具有連接至第一電感器的另一端的一端以及連接至輔助切換器的漏極的另一端的第二電感器，該控制單元基于單個輸入信號控制主切換器和輔助切換器的操作，該轉(zhuǎn)換器電路將來自功率因數(shù)校正電路的具有校正功率因數(shù)的功率轉(zhuǎn)換成預(yù)置AC功率以驅(qū)動電機(jī)。
【專利附圖】

【附圖說明】
[0028]從以下結(jié)合附圖進(jìn)行的詳細(xì)描述中將更清晰地理解本發(fā)明的上述及其他方面、特征以及其他優(yōu)點(diǎn)，附圖中:
[0029]圖1是根據(jù)本發(fā)明的一個實(shí)施方式的供電設(shè)備(電機(jī)驅(qū)動設(shè)備)的示意性電路圖；
[0030]圖2是設(shè)置在根據(jù)本發(fā)明的該實(shí)施方式的供電設(shè)備中的功率因數(shù)校正電路的控制單元的示意性電路圖；
[0031]圖3A至圖3D是通過圖2中所示的控制單元的主切換信號和輔助切換信號的信號波形圖；
[0032]圖4A至圖4D是示意性示出圖2中所示的控制單元的延遲單元的各個實(shí)施方式的電路圖；以及
[0033]圖5A至圖5C是示意性示出圖2中所示的控制單元的晶體管單元的各個實(shí)施方式的電路圖。
【具體實(shí)施方式】
[0034]在下文中，將參照附圖對本發(fā)明的實(shí)施方式進(jìn)行詳細(xì)描述。
[0035]然而，本發(fā)明可以多種不同的形式體現(xiàn)，而不應(yīng)被解釋為限于本文中所闡述的實(shí)施方式。而是，提供這些實(shí)施方式以使本公開將是透徹和完整的，并將對本領(lǐng)域技術(shù)人員充分地傳達(dá)本發(fā)明的范圍。
[0036]應(yīng)當(dāng)理解的是，當(dāng)一個元件被稱為“連接至”另一個元件，其可直接連接至另一元件，或者可間接連接至其他元件并且具有介于它們之間的一個元件(多個元件)。除非明確說明與之相反，詞語“包括(comprise)”以及諸如“包括(comprises)”或“包括(comprising)”的變型應(yīng)當(dāng)理解為意指包含所述元件但并不排除任何其他元件。
[0037]貫穿整個附圖，相同或相似的參考標(biāo)號將用來指代相同或相似的元件。
[0038]圖1是根據(jù)本發(fā)明的一個實(shí)施方式的供電設(shè)備(電機(jī)驅(qū)動設(shè)備)的示意性電路圖。
[0039]參照圖1，根據(jù)本發(fā)明的該實(shí)施方式的供電設(shè)備100可包括功率因數(shù)校正電路110和轉(zhuǎn)換器電路120。
[0040]功率因數(shù)校正電路110可通過切換整流功率來校正功率因數(shù)，該整流功率通過經(jīng)由橋式二極管(bridge diode) Dl整流交流(AC)功率并調(diào)節(jié)電流與電壓之間的相差來獲得。
[0041]為此目的，功率因數(shù)校正電路110可包括功率因數(shù)校正單元111和控制單元112。功率因數(shù)校正單元111可包括根據(jù)切換而充電/放電的第一和第二電感器LI和L2、切換整流功率以校正功率因數(shù)的主切換器S1、以及形成用于通過主切換器SI的切換操作而產(chǎn)生的剩余功率的傳遞路徑的輔助切換器S2。
[0042]輔助切換器S2在接通主切換器SI之前接通，并且在斷開主切換器SI之前斷開，從而形成用于通過主切換器Si的切換操作而產(chǎn)生的剩余功率的傳遞路徑，使得可減少切換損耗。
[0043]另外，功率因數(shù)校正單元110可包括電容器Cl以及使具有該功率因數(shù)的功率穩(wěn)定的二極管D2。
[0044]為了控制上述主切換器SI和輔助切換器S2的切換操作，控制單元112可包括主信號發(fā)生器112a、輔助信號發(fā)生器112b、以及輸出單元112c。
[0045]控制單元112可提供基于單個輸入信號控制主切換器SI和輔助切換器S2的切換操作的主切換信號ssl和輔助切換信號ss2，以減少電路面積和制造成本。
[0046]轉(zhuǎn)換器電路120可包括轉(zhuǎn)換器121和轉(zhuǎn)換器控制單元122。轉(zhuǎn)換器121可轉(zhuǎn)換具有校正功率因數(shù)的直流(DC)功率以輸出具有預(yù)置電壓電平的AC功率，并且輸出的AC功率可驅(qū)動電機(jī)。
[0047]轉(zhuǎn)換器控制單元122可控制轉(zhuǎn)換操作以控制AC功率的輸出，并且在來自轉(zhuǎn)換器121的AC功率供應(yīng)至電機(jī)的情況下控制電機(jī)的驅(qū)動。
[0048]因此，根據(jù)本發(fā)明的該實(shí)施方式的供電設(shè)備100可為電機(jī)驅(qū)動設(shè)備。
[0049]圖2是設(shè)置在根據(jù)本發(fā)明的該實(shí)施方式的供電設(shè)備中的功率因數(shù)校正電路的控制單元的示意性電路圖。
[0050]參照圖2，用在根據(jù)本發(fā)明的該實(shí)施方式的供電設(shè)備中的功率因數(shù)校正電路110的控制單元112可包括主信號發(fā)生器112a、輔助信號發(fā)生器112b、以及輸出單元112c，如上所述。
[0051 ] 主信號發(fā)生器112a和輔助信號發(fā)生器112b可分別包括單個延遲單元Da和Db，并且輔助信號發(fā)生器112b還可包括轉(zhuǎn)換器INV3和“與”門AND。
[0052]延遲單元Da和Db可分別包括彼此串聯(lián)地連接的兩個轉(zhuǎn)換器INVl和INV2或者INV4和INV5、以及連接在轉(zhuǎn)換器INVl和INV2或INV4和INV5的連接點(diǎn)與地線之間的電容器。
[0053]兩個轉(zhuǎn)換器INVl和INV2或INV4和INV5可轉(zhuǎn)換輸入信號的電平并且然后再次轉(zhuǎn)換輸入信號的轉(zhuǎn)換后的電平，并且電容器可根據(jù)電容而延遲輸入信號的上升時間和下降時間。
[0054]“與”門AND可在轉(zhuǎn)換延遲單兀Db的輸出的轉(zhuǎn)換器INV3的輸出信號與輸入信號之間執(zhí)行邏輯“與”操作，以將結(jié)果傳遞至輸出單元112c。
[0055]盡管未示出，輔助信號發(fā)生器112b的延遲單元Db可接收主信號發(fā)生器112a的延遲單元Da的輸出信號，以轉(zhuǎn)換所接收的信號，從而產(chǎn)生具有比主切換器信號ssl的上升時間快的上升時間的輔助切換器信號ss2。[0056]圖4A至圖4D是示意性示出圖2中所示的控制單元的延遲單元的各個實(shí)施方式的電路圖。
[0057]參照圖4A至圖4D，延遲單元還可包括電阻器R和晶體管M或電流源So和晶體管M、以及介于第一和第二轉(zhuǎn)換器Il和12之間的電容器C。
[0058]更確切地，參照圖4A和圖4B，具有連接至第一轉(zhuǎn)換器Il的輸出端子的柵極、連接至電阻器R的一端的漏極、以及接地的源極的晶體管M可連接在第一轉(zhuǎn)換器Il的輸出端子與第二轉(zhuǎn)換器12的輸入端子之間。電阻器R的另一端可連接至功率端子，并且電容器C可連接在晶體管M的漏極和第二轉(zhuǎn)換器12的輸入端子的連接點(diǎn)與地線之間。
[0059]另外，具有連接至第一轉(zhuǎn)換器Il的輸出端子的柵極、連接至功率端子的漏極、以及連接至電容器C的源極的晶體管M可連接在第一轉(zhuǎn)換器Il的輸出端子與第二轉(zhuǎn)換器12的輸入端子之間。電容器C可連接在晶體管M的源極與地線之間，并且電阻器R可連接在晶體管M的源極和第二轉(zhuǎn)換器12的輸入端子的連接點(diǎn)與地線之間。
[0060]參照圖4C和圖4D，具有連接至第一轉(zhuǎn)換器Il的輸出端子的柵極、連接至電流源So的一端的漏極、以及接地的源極的晶體管M可連接在第一轉(zhuǎn)換器Il的輸出端子與第二轉(zhuǎn)換器12的輸入端子之間。電流源So的另一端可連接至功率端子，并且電容器C可連接在晶體管M的漏極和第二轉(zhuǎn)換器12的輸入端子的連接點(diǎn)與地線之間。
[0061]另外，具有連接至第一轉(zhuǎn)換器Il的輸出端子的柵極、連接至功率端子的漏極、以及連接至電容器C的源極的晶體管M可連接在第一轉(zhuǎn)換器Il的輸出端子與第二轉(zhuǎn)換器12的輸入端子之間。電容器C可連接在晶體管M的源極與地線之間，并且電流源So可連接在晶體管M的源極和第二轉(zhuǎn)換器12的輸入端子的連接點(diǎn)與地線之間。
[0062]輸出單元112c可包括至少兩個轉(zhuǎn)換器以及分別連接至兩個轉(zhuǎn)換器的輸出端子的第一和第二晶體管單元01和02。
[0063]第一和第二晶體管單元01和02中的每個均可由串聯(lián)地連接在功率端子與接地端子之間的P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管和η溝道金屬氧化物半導(dǎo)體(NMOS)晶體管形成。
[0064]圖5Α至圖5C是示意性示出圖2中所示的控制單元的晶體管單元的各個實(shí)施方式的電路圖。
[0065]參照圖5Α至圖5C，電阻器Rl至R3中的至少一個可連接在PMOS晶體管Ml與NMOS晶體管M2之間。
[0066]更確切地，彼此串聯(lián)地連接的第一和第二電阻器Rl和R2可連接在PMOS晶體管Ml的源極與NMOS晶體管M2的漏極之間，并且第一和第二電阻器Rl和R2的連接點(diǎn)可連接至輸出端子，主切換信號或輔助切換信號從該輸出端子輸出。
[0067]另外，第一電阻器Rl可連接在PMOS晶體管Ml的源極和NMOS晶體管M2的漏極的連接點(diǎn)與輸出端子之間，主切換信號或輔助切換信號從該輸出端子輸出。彼此串聯(lián)地連接的第一和第二電阻器Rl和R2可連接在PMOS晶體管Ml的源極與NMOS晶體管M2的漏極之間，并且第三電阻器R3可連接在第一和第二電阻器Rl和R2的連接點(diǎn)與輸出端子之間，主切換信號或輔助切換信號從該輸出端子輸出。
[0068]圖3Α至圖3D是通過圖2中所示的控制單元的主切換信號和輔助切換信號的信號波形圖。[0069]首先，參照圖1至圖3A，輔助信號發(fā)生器112b可輸出具有與輸入信號A的下降時間相比縮短的下降時間的輔助信號C。
[0070]然后，參照圖3B，主信號發(fā)生器112a可輸出主信號B，該主信號的上升時間和下降時間與輸入信號A的上升時間和下降時間相比延遲。
[0071]參照圖3A、圖3B和圖3D，主切換器SI和輔助切換器S2的操作區(qū)域可分成四個區(qū)域a、b、c和d,如在圖3D中所示。
[0072]a區(qū)域是指僅接通輔助切換器S2以通過主切換器SI的切換來消除切換損耗的區(qū)域，該區(qū)域與圖3b的Tonl區(qū)域相同。在此，Tonl區(qū)域可通過延遲單元Da的轉(zhuǎn)換器INV4和INV5以及電容器C4的電容形成。因此，主信號發(fā)生器112a中的延遲單元Da的電容器C4的電容可高于輔助信號發(fā)生器112b中的延遲單元Db的電容器C3的電容。
[0073]同時，b區(qū)域是指同時接通主切換器SI和輔助切換器S2的區(qū)域，并且a區(qū)域和b區(qū)域與Tw區(qū)域相同，Tw區(qū)域是圖3A的輔助信號C的高電平的寬度A。在此，Tw區(qū)域可通過延遲單元Db的轉(zhuǎn)換器INVl和INV2以及電容器C3的電容形成。
[0074]最后，c區(qū)域是指僅接通主切換器SI的區(qū)域，并且d區(qū)域是指斷開主切換器SI和輔助切換器S2而不運(yùn)行的區(qū)域。
[0075]參照圖3C,在基于輸入信號IN從輸出單兀112c輸出主切換信號ssl和輔助切換信號ss2的情況下，輔助切換信號ss2可形成為具有與輸入信號IN的上升時間相比延遲且比主切換信號ssl的上升時間快的上升時間，并且主切換信號ssl可形成為具有比輸入信號IN的下降時間慢的下降時間。圖3C中所示的時間間隔Tonssl、ToffssU Tonss2、以及Tw_s可通過主信號發(fā)生器112a、輔助信號發(fā)生器112b、以及控制單元112的輸出單元112形成。
[0076]如上所述，根據(jù)本發(fā)明的實(shí)施方式，主切換器和輔助切換器可由單個驅(qū)動信號驅(qū)動，從而可減少電路面積和制造成本。
[0077]盡管已結(jié)合實(shí)施方式示出并描述了本發(fā)明，但對于本領(lǐng)域技術(shù)人員將顯而易見的是，在不背離由所附權(quán)利要求限定的本發(fā)明的精神和范圍的情況下，可以做出各種修改和變化。
【權(quán)利要求】
1.一種功率因數(shù)校正設(shè)備，所述功率因數(shù)校正設(shè)備包括: 功率因數(shù)校正單元，所述功率因數(shù)校正單元具有主切換器和輔助切換器，所述主切換器切換輸入功率以校正所述輸入功率的功率因數(shù)，所述輔助切換器在所述主切換器被接通之前接通以形成用于剩余功率的傳遞路徑；以及 控制單元，所述控制單元基于單個輸入信號控制所述主切換器和所述輔助切換器的操作。
2.根據(jù)權(quán)利要求1所述的功率因數(shù)校正設(shè)備，其中，所述控制單元包括: 主信號發(fā)生器，所述主信號發(fā)生器通過分別使所述單個輸入信號的上升時間和下降時間延遲預(yù)置時間來產(chǎn)生主信號；以及 輔助信號發(fā)生器，所述輔助信號發(fā)生器產(chǎn)生輔助信號，所述輔助信號具有與所述單個輸入信號的上升時間相同的上升時間以及與所述單個輸入信號的下降時間相比縮短的下降時間。
3.根據(jù)權(quán)利要求2所述的功率因數(shù)校正設(shè)備，其中，所述控制單元還包括輸出單元，所述輸出單元接收所述主信號發(fā)生器的所述主信號和所述輔助信號發(fā)生器的所述輔助信號，以分別輸出主切換信號和輔助切換信號。
4.根據(jù)權(quán)利要求3所述的功率因數(shù)校正設(shè)備，其中，所述輸出單元包括: 第一輸出單元，所述第一輸出單元具有第一轉(zhuǎn)換器和第一晶體管單元，所述第一轉(zhuǎn)換器轉(zhuǎn)換所述主信號發(fā)生器的所述主信號的信號電平，所述第一晶體管單元具有連接在驅(qū)動電源與地線之間的第一 P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管以及連接在所述第一 PMOS晶體管與所述地線之間的第一 n溝道金屬氧化物半導(dǎo)體(NMOS)晶體管，并且所述第一輸出單元輸出通過調(diào)節(jié)所述主信號的上升時間和下降時間而獲得的所述主切換信號；以及 第二輸出單元，所述第二輸出單元具有第二轉(zhuǎn)換器和第二晶體管單元，所述第二轉(zhuǎn)換器轉(zhuǎn)換所述輔助信號發(fā)生器的所述輔助信號的信號電平，所述第二晶體管單元具有連接在所述驅(qū)動電源與所述地線之間的第二 PMOS晶體管以及連接在所述第二 PMOS晶體管與所述地線之間的第二 NMOS晶體管，并且所述第二輸出單元輸出通過調(diào)節(jié)所述輔助信號的上升時間和下降時間而獲得的所述輔助切換信號，所述輔助切換信號具有與所述輸入信號的上升時間相比延遲的上升時間。
5.根據(jù)權(quán)利要求4所述的功率因數(shù)校正設(shè)備，其中，所述第一晶體管單元包括連接在所述第一 PMOS晶體管與所述第一 NMOS晶體管之間的或者連接在所述第一 PMOS晶體管和所述第一 NMOS晶體管的連接點(diǎn)與輸出端子之間的至少一個電阻器。
6.根據(jù)權(quán)利要求4所述的功率因數(shù)校正設(shè)備，其中，所述第二晶體管單元包括連接在所述第二 PMOS晶體管與所述第二 NMOS晶體管之間的或者連接在所述第二 PMOS晶體管和所述第二 NMOS晶體管的連接點(diǎn)與輸出端子之間的至少一個電阻器。
7.根據(jù)權(quán)利要求2所述的功率因數(shù)校正設(shè)備，其中，所述主信號發(fā)生器和所述輔助信號發(fā)生器中的每個均包括使所述單個輸入信號的上升時間或下降時間延遲的延遲單元。
8.根據(jù)權(quán)利要求7所述的功率因數(shù)校正設(shè)備，其中，所述輔助信號發(fā)生器還包括轉(zhuǎn)換所述延遲單元的輸出信號的電平的轉(zhuǎn)換器、以及在所述轉(zhuǎn)換器的輸出信號與所述單個輸入信號之間執(zhí)行邏輯“與”操作的“與”門。
9.根據(jù)權(quán)利要求7所述的功率因數(shù)校正設(shè)備，其中，所述輔助信號發(fā)生器使通過所述主信號發(fā)生器延遲的信號的上升時間或下降時間延遲。
10.根據(jù)權(quán)利要求7所述的功率因數(shù)校正設(shè)備，其中，所述延遲單元包括彼此串聯(lián)地連接的至少兩個轉(zhuǎn)換器、以及連接在所述兩個轉(zhuǎn)換器的連接點(diǎn)與所述地線之間的電容器。
11.根據(jù)權(quán)利要求10所述的功率因數(shù)校正設(shè)備，其中，所述主信號發(fā)生器的所述延遲單元的所述電容器具有的電容比所述輔助信號發(fā)生器的所述延遲單元的所述電容器的電容高。
12.根據(jù)權(quán)利要求10所述的功率因數(shù)校正設(shè)備，其中，所述延遲單元還包括連接在所述兩個轉(zhuǎn)換器之間的晶體管、電阻器、以及電流源中的至少兩者。
13.根據(jù)權(quán)利要求1所述的功率因數(shù)校正設(shè)備，其中，所述功率因數(shù)校正單元還包括: 第一電感器，所述第一電感器具有接收整流功率的一端以及連接至所述主切換器的漏極的另一端；以及 第二電感器，所述第二電感器具有連接至所述第一電感器的所述另一端的一端以及連接至所述輔助切換器的漏極的另一端。
14.一種供電設(shè)備，所述供電設(shè)備包括: 功率因數(shù)校正電路，所述功率因數(shù)校正電路包括功率因數(shù)校正單元和控制單元，所述功率因數(shù)校正單元具有:主切換器，所述主切換器切換整流功率以校正輸入功率的功率因數(shù)；輔助切換器，所述輔助切換器在所述主切換器被接通之前接通以形成用于剩余功率的傳遞路徑；第一電感器，所述第一電感器具有接收所述整流功率的一端以及連接至所述主切換器的漏極的另一端；以及第二電感器，所述第二電感器具有連接至所述第一電感器的所述另一端的一端以及連接至所述輔助切換器的漏極的另一端，所述控制單元基于單個輸入信號控制所述主切換器和所述輔助切換器的操作；以及 功率轉(zhuǎn)變電路，所述功率轉(zhuǎn)變電路將來自所述功率因數(shù)校正電路的具有校正功率因數(shù)的功率轉(zhuǎn)變成具有預(yù)置電壓電平的功率。
15.根據(jù)權(quán)利要求14所述的供電設(shè)備，其中，所述功率轉(zhuǎn)變電路是轉(zhuǎn)換具有所述校正功率因數(shù)的所述功率以將所述功率轉(zhuǎn)變成預(yù)置交流(AC)功率的轉(zhuǎn)換器電路。
16.根據(jù)權(quán)利要求14所述的供電設(shè)備，其中，所述控制單元包括: 主信號發(fā)生器，所述主信號發(fā)生器包括分別使所述單個輸入信號的上升時間和下降時間延遲預(yù)置時間的延遲單元，以產(chǎn)生主信號；以及 輔助信號發(fā)生器，所述輔助信號發(fā)生器包括另一延遲單元以產(chǎn)生輔助信號，所述輔助信號具有與所述單個輸入信號的上升時間相同的上升時間以及與所述單個輸入信號的下降時間相比縮短的下降時間。
17.根據(jù)權(quán)利要求16所述的供電設(shè)備，其中，所述控制單元還包括輸出單元，所述輸出單元接收所述主信號發(fā)生器的所述主信號和所述輔助信號發(fā)生器的所述輔助信號，以分別輸出主切換信號和輔助切換信號。
18.根據(jù)權(quán)利要求17所述的供電設(shè)備，其中，所述輸出單元包括: 第一輸出單元，所述第一輸出單元具有第一轉(zhuǎn)換器和第一晶體管單元，所述第一轉(zhuǎn)換器轉(zhuǎn)換所述主信號發(fā)生器的所述主信號的信號電平，所述第一晶體管單元具有連接在驅(qū)動電源與地線之間的第一 P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管以及連接在所述第一 PMOS晶體管與所述地線之間的第一 n溝道金屬氧化物半導(dǎo)體(NMOS)晶體管，并且所述第一輸出單元輸出通過調(diào)節(jié)所述主信號的上升時間和下降時間而獲得的所述主切換信號；以及 第二輸出單元，所述第二輸出單元具有第二轉(zhuǎn)換器和第二晶體管單元，所述第二轉(zhuǎn)換器轉(zhuǎn)換所述輔助信號發(fā)生器的所述輔助信號的信號電平，所述第二晶體管單元具有連接在所述驅(qū)動電源與所述地線之間的第二 PMOS晶體管以及連接在所述第二 PMOS晶體管與所述地線之間的第二 NMOS晶體管，并且所述第二輸出單元輸出通過調(diào)節(jié)所述輔助信號的上升時間和下降時間而獲得的所述輔助切換信號，所述輔助切換信號具有與所述輸入信號的上升時間相比延遲的上升時間。
19.根據(jù)權(quán)利要求18所述的供電設(shè)備，其中，所述第一晶體管單元包括連接在所述第一PMOS晶體管與所述第一 NMOS晶體管之間的或者連接在所述第一 PMOS晶體管和所述第一NMOS晶體管的連接點(diǎn)與輸出端子之間的至少一個電阻器，并且 所述第二晶體管單元包括連接在所述第二 PMOS晶體管與所述第二 NMOS晶體管之間的或者連接在所述第二 PMOS晶體管和所述第二 NMOS晶體管的連接點(diǎn)與輸出端子之間的至少一個電阻器。
20.根據(jù)權(quán)利要求16所述的供電設(shè)備，其中，所述輔助信號發(fā)生器還包括轉(zhuǎn)換所述延遲單元的輸出信號的電平的轉(zhuǎn)換器、以及在所述轉(zhuǎn)換器的輸出信號與所述單個輸入信號之間執(zhí)行邏輯“與”操作的“與”門。
21.根據(jù)權(quán)利要求16所述的供電設(shè)備，其中，所述輔助信號發(fā)生器使通過所述主信號發(fā)生器延遲的信號的上升時間或下降時間延遲。
22.根據(jù)權(quán)利要求16所述的供電設(shè)備，其中，所述延遲單元包括彼此串聯(lián)地連接的至少兩個轉(zhuǎn)換器、以及連接在所述兩個轉(zhuǎn)換器的連接點(diǎn)與所述地線之間的電容器，并且 所述主信號發(fā)生器的所述延遲單元的所述電容器具有的電容比所述輔助信號發(fā)生器的所述延遲單元的所述電容器的電容高。
23.根據(jù)權(quán)利要求16所述的供電設(shè)備，其中，所述延遲單元還包括連接在所述兩個轉(zhuǎn)換器之間的晶體管、電阻器、以及電流源中的至少兩者。
24.一種電機(jī)驅(qū)動設(shè)備，所述電機(jī)驅(qū)動設(shè)備包括: 功率因數(shù)校正電路，所述功率因數(shù)校正電路包括功率因數(shù)校正單元和控制單元，所述功率因數(shù)校正單元具有:主切換器，所述主切換器切換整流功率以校正輸入功率的功率因數(shù)；輔助切換器，所述輔助切換器在所述主切換器被接通之前接通以形成用于剩余功率的傳遞路徑；第一電感器，所述第一電感器具有接收所述整流功率的一端以及連接至所述主切換器的漏極的另一端；以及第二電感器，所述第二電感器具有連接至所述第一電感器的所述另一端的一端以及連接至所述輔助切換器的漏極的另一端，所述控制單元基于單個輸入信號控制所述主切換器和所述輔助切換器的操作；以及 轉(zhuǎn)換器電路，所述轉(zhuǎn)換器電路將來自所述功率因數(shù)校正電路的具有校正功率因數(shù)的功率轉(zhuǎn)換成預(yù)置AC功率以驅(qū)動電機(jī)。
25.根據(jù)權(quán)利要求24所述的電機(jī)驅(qū)動設(shè)備，其中，所述控制單元包括: 主信號發(fā)生器，所述主信號發(fā)生器通過分別使所述單個輸入信號的上升時間和下降時間延遲預(yù)置時間來產(chǎn)生主信號；以及 輔助信號發(fā)生器，所述輔助信號發(fā)生器產(chǎn)生輔助信號，所述輔助信號具有與所述單個輸入信號的上升時間相同的上升時間以及與所述單個輸入信號的下降時間相比縮短的下降時間。
26.根據(jù)權(quán)利要求25所述的電機(jī)驅(qū)動設(shè)備，其中，所述控制單元還包括輸出單元，所述輸出單元接收所述主信號發(fā)生器的所述主信號和所述輔助信號發(fā)生器的所述輔助信號，以分別輸出主切換信號和輔助切換信號。
27.根據(jù)權(quán)利要求26所述的電機(jī)驅(qū)動設(shè)備，其中，所述輸出單元包括: 第一輸出單元，所述第一輸出單元具有第一轉(zhuǎn)換器和第一晶體管單元，所述第一轉(zhuǎn)換器轉(zhuǎn)換所述主信號發(fā)生器的所述主信號的信號電平，所述第一晶體管單元具有連接在驅(qū)動電源與地線之間的第一 P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管以及連接在所述第一 PMOS晶體管與所述地線之間的第一 n溝道金屬氧化物半導(dǎo)體(NMOS)晶體管，并且所述第一輸出單元輸出通過調(diào)節(jié)所述主信號的上升時間和下降時間而獲得的所述主切換信號；以及 第二輸出單元，所述第二輸出單元具有第二轉(zhuǎn)換器和第二晶體管單元，所述第二轉(zhuǎn)換器轉(zhuǎn)換所述輔助信號發(fā)生器的所述輔助信號的信號電平，所述第二晶體管單元具有連接在所述驅(qū)動電源與所述地線之間的第二 PMOS晶體管以及連接在所述第二 PMOS晶體管與所述地線之間的第二 NMOS晶體管，并且所述第二輸出單元輸出通過調(diào)節(jié)所述輔助信號的上升時間和下降時間而獲得的所述輔助切換信號，所述輔助切換信號具有與所述輸入信號的上升時間相比延遲的上升時間。
28.根據(jù)權(quán)利要求27所述的電機(jī)驅(qū)動設(shè)備，其中，所述第一晶體管單元包括連接在所述第一 PMOS晶體管與所述第一 NMOS晶體管之間的或者連接在所述第一 PMOS晶體管和所述第一 NMOS晶體管的連接點(diǎn)與輸出端子之間的至少一個電阻器，并且 所述第二晶體管單元包括連接在所述第二 PMOS晶體管與所述第二 NMOS晶體管之間的或者連接在所述第二 PMOS晶體管和所述第二 NMOS晶體管的連接點(diǎn)與輸出端子之間的至少一個電阻器。
29.根據(jù)權(quán)利要求25所述的電機(jī)驅(qū)動設(shè)備，其中，所述輔助信號發(fā)生器還包括轉(zhuǎn)換所述延遲單元的輸出信號的電平的轉(zhuǎn)換器、以及在所述轉(zhuǎn)換器的輸出信號與所述單個輸入信號之間執(zhí)行邏輯“與”操作的“與”門。
30.根據(jù)權(quán)利要求25所述的電機(jī)驅(qū)動設(shè)備，其中，所述輔助信號發(fā)生器使通過所述主信號發(fā)生器延遲的信號的上升時間或下降時間延遲。
31.根據(jù)權(quán)利要求25所述的電機(jī)驅(qū)動設(shè)備，其中，所述延遲單元包括彼此串聯(lián)地連接的至少兩個轉(zhuǎn)換器、以及連接在所述兩個轉(zhuǎn)換器的連接點(diǎn)與所述地線之間的電容器，并且 所述主信號發(fā)生器的所述延遲單元的所述電容器具有的電容比所述輔助信號發(fā)生器的所述延遲單元的所述電容器的電容高。
32.根據(jù)權(quán)利要求25所 述的電機(jī)驅(qū)動設(shè)備，其中，所述延遲單元還包括連接在所述兩個轉(zhuǎn)換器之間的晶體管、電阻器、以及電流源中的至少兩者。
【文檔編號】H02M5/458GK103812324SQ201310053678
【公開日】2014年5月21日 申請日期:2013年2月19日 優(yōu)先權(quán)日:2012年11月15日
【發(fā)明者】許暢宰 申請人:三星電機(jī)株式會社