智能變電站運(yùn)行信息的處理系統(tǒng)及處理方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種變電站運(yùn)行信息的處理系統(tǒng)及方法，包括內(nèi)置內(nèi)存的FPGA芯片，用于捕獲網(wǎng)絡(luò)報(bào)文并保存在FPGA的內(nèi)存中；一個(gè)內(nèi)置內(nèi)存的第一DSP芯片，用于數(shù)據(jù)拆分、錄波計(jì)算及故障測(cè)距并生成啟動(dòng)數(shù)據(jù)并保存在第一DSP芯片的內(nèi)存；第一、第二兩個(gè)RAM，第一RAM分別與FPGA芯片和第一DSP芯片電連接，用于在FPGA芯片控制下從FPGA?芯片的內(nèi)存中讀取數(shù)據(jù)供第一DSP芯片處理；第二RAM分別與FPGA芯片和第一DSP芯片電連接，用于緩存第一DSP內(nèi)存中的啟動(dòng)數(shù)據(jù)以供FPGA芯片的內(nèi)存讀取。對(duì)于捕獲的網(wǎng)絡(luò)報(bào)文處理效率較高，有利于故障信息及時(shí)傳輸，有助于對(duì)變電站運(yùn)行故障及時(shí)有效的分析定位。
【專(zhuān)利說(shuō)明】智能變電站運(yùn)行信息的處理系統(tǒng)及處理方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電力設(shè)備【技術(shù)領(lǐng)域】，尤其涉及一種智能變電站運(yùn)行信息的處理系統(tǒng)及處理方法。
【背景技術(shù)】
[0002]傳統(tǒng)變電站自動(dòng)化系統(tǒng)的聯(lián)調(diào)和運(yùn)行中，常發(fā)生后臺(tái)監(jiān)控、無(wú)人值班集控站和調(diào)度自動(dòng)化主站系統(tǒng)遙信或事件不完整、遙控不成功、測(cè)量躍變等情況。當(dāng)這些情況發(fā)生在遠(yuǎn)方或本地自動(dòng)閉環(huán)控制的無(wú)功電壓自動(dòng)控制(AVQC)、自動(dòng)發(fā)電控制(AGC)等系統(tǒng)時(shí)，其嚴(yán)重性就更為突出。實(shí)踐表明，這些情況大都是由于通信故障引起的，然而由于缺乏有效技術(shù)手段，無(wú)法重現(xiàn)問(wèn)題發(fā)生時(shí)的通信過(guò)程，因此往往很難對(duì)問(wèn)題進(jìn)行判斷、定位和處理。
[0003]而且，隨著智能變電站的發(fā)展，通信技術(shù)越來(lái)越成為變電站自動(dòng)化的關(guān)鍵，例如基于IEC61850標(biāo)準(zhǔn)的變電站自動(dòng)化系統(tǒng)。其中，IEC61850標(biāo)準(zhǔn)是基于通用網(wǎng)絡(luò)通信平臺(tái)的變電站自動(dòng)化系統(tǒng)的國(guó)際標(biāo)準(zhǔn)，該標(biāo)準(zhǔn)下的變電站自動(dòng)化系統(tǒng)中，模擬量采集信號(hào)、監(jiān)控系統(tǒng)的聯(lián)閉鎖、繼電保護(hù)及自動(dòng)裝置的跳合閘等功能均采用網(wǎng)絡(luò)通信方式實(shí)現(xiàn)，傳統(tǒng)的二次回路由直觀電纜連線完全轉(zhuǎn)換為網(wǎng)絡(luò)通信過(guò)程，各種信號(hào)的連接和傳遞由傳統(tǒng)的硬接線方式改為通訊方式實(shí)現(xiàn)。特別是隨著應(yīng)用電子式電流、電壓互感器以及智能斷路器產(chǎn)品的智能化變電站的出現(xiàn)，變電站自動(dòng)化系統(tǒng)的設(shè)計(jì)、安裝、調(diào)試和運(yùn)行維護(hù)將產(chǎn)生深刻的變革，系統(tǒng)運(yùn)行完全依賴(lài)于通信。此時(shí)，傳統(tǒng)的故障排查手段更是無(wú)法滿足要求，通信過(guò)程錯(cuò)誤難以再現(xiàn)。
[0004]現(xiàn)有技術(shù)對(duì)于捕獲的網(wǎng)絡(luò)報(bào)文處理效率低下，導(dǎo)致故障信息不能及時(shí)傳輸，容易影響對(duì)變電站運(yùn)行故障及時(shí)有效的分析定位。

【發(fā)明內(nèi)容】

[0005]本發(fā)明為解決上述技術(shù)問(wèn)題提供一種智能變電站運(yùn)行信息的處理系統(tǒng)及處理方法，其對(duì)于捕獲的網(wǎng)絡(luò)報(bào)文處理效率較高，有利于故障信息的及時(shí)傳輸，進(jìn)而有助于對(duì)變電站運(yùn)行故障及時(shí)有效的分析定位。
[0006]為解決上述技術(shù)問(wèn)題，本發(fā)明提供一種變電站運(yùn)行信息的處理系統(tǒng)，包括:內(nèi)置有內(nèi)存的FPGA芯片，用于捕獲網(wǎng)絡(luò)報(bào)文并保存在所述FPGA芯片的內(nèi)存中；至少一個(gè)內(nèi)置有內(nèi)存的第一 DSP芯片，用于數(shù)據(jù)拆分、錄波計(jì)算以及故障測(cè)距并生成啟動(dòng)數(shù)據(jù)并保存在所述第一 DSP芯片的內(nèi)存中；以及第一、第二兩個(gè)RAM，所述第一 RAM通過(guò)HPI分別與所述FPGA芯片和所述第一 DSP芯片電連接，用于在所述FPGA芯片控制下從所述FPGA芯片的內(nèi)存中讀取數(shù)據(jù)以供所述第一 DSP芯片處理；所述第二 RAM通過(guò)SPI分別與所述FPGA芯片和所述第一 DSP芯片電連接，用于緩存所述第一 DSP內(nèi)存中的所述啟動(dòng)數(shù)據(jù)以供所述FPGA芯片的內(nèi)存讀取。
[0007]進(jìn)一步地，所述處理系統(tǒng)包括第二 DSP芯片，所述第二 DSP芯片內(nèi)置有內(nèi)存，所述第二 DSP芯片用于數(shù)據(jù)拆分、錄波計(jì)算以及故障測(cè)距并生成啟動(dòng)數(shù)據(jù)并保存在所述第一DSP芯片的內(nèi)存中；其中，所述第一 RAM通過(guò)HPI分別與所述FPGA芯片和所述第二 DSP芯片電連接，用于在所述FPGA芯片控制下從所述FPGA芯片的內(nèi)存中讀取數(shù)據(jù)以供所述第二DSP芯片處理；所述第二 RAM通過(guò)SPI分別與所述FPGA芯片和所述第二 DSP芯片電連接，用于緩存所述第二 DSP芯片的內(nèi)存中的所述啟動(dòng)數(shù)據(jù)以供所述FPGA芯片的內(nèi)存讀取。
[0008]進(jìn)一步地，通過(guò)所述FPGA芯片配置所述第一 DSP芯片專(zhuān)用于數(shù)據(jù)拆分和錄波計(jì)算，并通過(guò)所述FPGA芯片配置所述第二 DSP芯片專(zhuān)用于數(shù)據(jù)拆分和故障測(cè)距。
[0009]進(jìn)一步地，所述FPGA芯片還用于在所述網(wǎng)絡(luò)報(bào)文從所述FPGA的內(nèi)存發(fā)送至所述第一 DSP芯片和所述第二 DSP芯片之前對(duì)所述網(wǎng)絡(luò)報(bào)文進(jìn)行預(yù)處理，其中，包括為獲取到的所述網(wǎng)絡(luò)報(bào)文添加時(shí)標(biāo)及質(zhì)量位。
[0010]為解決上述技術(shù)問(wèn)題，本發(fā)明還提供一種變電站運(yùn)行信息的處理方法，包括如下步驟:FPGA芯片捕獲網(wǎng)絡(luò)報(bào)文并保存，同時(shí)將所述網(wǎng)絡(luò)報(bào)文發(fā)送至第一 RAM ;第一 DSP芯片從所述第一 RAM中獲取所述網(wǎng)絡(luò)報(bào)文并進(jìn)行數(shù)據(jù)拆分、錄波計(jì)算以及故障測(cè)距生成啟動(dòng)數(shù)據(jù)，然后將所述啟動(dòng)數(shù)據(jù)發(fā)送至第二 RAM ;所述FPGA芯片從所述第二 RAM獲取所述啟動(dòng)數(shù)據(jù)并保存。
[0011]進(jìn)一步地，在所述第一 DSP芯片從所述第一 RAM中獲取所述網(wǎng)絡(luò)報(bào)文并進(jìn)行數(shù)據(jù)拆分、錄波計(jì)算以及故障測(cè)距生成啟動(dòng)數(shù)據(jù)，然后將所述啟動(dòng)數(shù)據(jù)發(fā)送至第二 RAM的步驟中，還包括:第二 DSP芯片從所述第一 RAM中獲取所述網(wǎng)絡(luò)報(bào)文并進(jìn)行數(shù)據(jù)拆分、錄波計(jì)算以及故障測(cè)距生成啟動(dòng)數(shù)據(jù)，然后將所述啟動(dòng)數(shù)據(jù)發(fā)送至第二 RAM。
[0012]進(jìn)一步地，在所述第一 DSP芯片從所述第一 RAM中獲取所述網(wǎng)絡(luò)報(bào)文并進(jìn)行數(shù)據(jù)拆分、錄波計(jì)算以及故障測(cè)距生成啟動(dòng)數(shù)據(jù)，然后將所述啟動(dòng)數(shù)據(jù)發(fā)送至第二 RAM的步驟之前，包括:配置所述第一 DSP芯片和所述第二 DSP芯片，使能所述第一 DSP芯片進(jìn)行數(shù)據(jù)拆分和錄波計(jì)算，使能所述第二 DSP芯片進(jìn)行數(shù)據(jù)拆分和故障測(cè)距；在所述第一 DSP芯片從所述第一 RAM中獲取所述網(wǎng)絡(luò)報(bào)文并進(jìn)行數(shù)據(jù)拆分、錄波計(jì)算以及故障測(cè)距生成啟動(dòng)數(shù)據(jù)，然后將所述啟動(dòng)數(shù)據(jù)發(fā)送至第二 RAM的步驟中，包括:所述第一 DSP芯片從所述第一RAM中獲取所述網(wǎng)絡(luò)報(bào)文并進(jìn)行數(shù)據(jù)拆分和錄波計(jì)算生成啟動(dòng)數(shù)據(jù)，所述第二 DSP芯片從所述第一 RAM中獲取所述網(wǎng)絡(luò)報(bào)文并進(jìn)行數(shù)據(jù)拆分和故障測(cè)距生成啟動(dòng)數(shù)據(jù)。
[0013]進(jìn)一步地，在所述FPGA芯片從所述第二 RAM獲取所述啟動(dòng)數(shù)據(jù)并保存，所述FPGA芯片從所述第二RAM獲取所述啟動(dòng)數(shù)據(jù)并保存的步驟之后，包括:外接處理器通過(guò)DMA方式直接訪問(wèn)所述FPGA芯片內(nèi)存中各啟動(dòng)數(shù)據(jù)和相應(yīng)的網(wǎng)絡(luò)報(bào)文并進(jìn)行處理。
[0014]進(jìn)一步地，在所述FPGA芯片捕獲網(wǎng)絡(luò)報(bào)文并保存的步驟之前，包括:判斷各DSP芯片的運(yùn)行狀態(tài)是否在線；如果各所述DSP芯片均在線，判斷各所述DSP芯片是否處于配置狀態(tài)；如果任一所述DSP芯片不處于配置狀態(tài)，將全部所述DSP芯片切換至配置狀態(tài)；通過(guò)所述FPGA對(duì)各所述DSP芯片進(jìn)行配置；配置完成后，進(jìn)一步判斷各DSP芯片的運(yùn)行狀態(tài)是否在線；如果各所述DSP芯片均在線，判斷各所述DSP芯片是否處于計(jì)算狀態(tài)；如果任一所述DSP芯片不處于計(jì)算狀態(tài)，將全部所述DSP芯片切換至計(jì)算狀態(tài)。
[0015]進(jìn)一步地，在所述FPGA芯片捕獲網(wǎng)絡(luò)報(bào)文并保存的步驟中，還包括:對(duì)所述網(wǎng)絡(luò)報(bào)文進(jìn)行預(yù)處理，具體包括為獲取到的所述網(wǎng)絡(luò)報(bào)文添加時(shí)標(biāo)及質(zhì)量位。
[0016]本發(fā)明實(shí)施方式的智能變電站運(yùn)行信息的處理系統(tǒng)及處理方法:通過(guò)設(shè)置FPGA芯片捕獲網(wǎng)絡(luò)報(bào)文，設(shè)置DSP芯片對(duì)網(wǎng)絡(luò)報(bào)文進(jìn)行數(shù)據(jù)拆分、錄波計(jì)算及故障測(cè)距，實(shí)現(xiàn)軟硬件分工處理，能夠提高處理效率，并且，通過(guò)設(shè)置雙RAM，即第一 RAM和第二 RAM的方式，能夠進(jìn)行雙緩存操作，使得FPGA芯片和第一 DSP芯片之間交互速度快，且能夠保證數(shù)據(jù)的完整性，進(jìn)而保證故障信息的及時(shí)傳輸。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0017]圖1是本發(fā)明變電站運(yùn)行信息的處理系統(tǒng)第一實(shí)施方式的結(jié)構(gòu)示意圖。
[0018]圖2是本發(fā)明變電站運(yùn)行信息的處理系統(tǒng)第二實(shí)施方式的結(jié)構(gòu)示意圖。
[0019]圖3是本發(fā)明變電站運(yùn)行信息的處理方法第一實(shí)施方式的流程圖。
[0020]圖4是本發(fā)明變電站運(yùn)行信息的處理方法第二實(shí)施方式的流程圖。
【具體實(shí)施方式】
[0021]下面結(jié)合附圖和實(shí)施方式對(duì)本發(fā)明進(jìn)行詳細(xì)說(shuō)明。
[0022]參閱圖1，本發(fā)明實(shí)施方式的變電站運(yùn)行信息的處理系統(tǒng)，包括:FPGA(Field —Programmable Gate Array,現(xiàn)場(chǎng)可編程門(mén)陣列)芯片I和至少一個(gè)DSP (Digital SignalProcess，數(shù)字信號(hào)處理)芯片，該DSP芯片為第一 DSP芯片22。其中，該FPGA芯片I和第一 DSP芯片2均內(nèi)置有或電連接有內(nèi)存。
[0023]具體而言，該FPGA芯片I用于捕獲變電站運(yùn)行過(guò)程中產(chǎn)生的網(wǎng)絡(luò)報(bào)文并保存在FPGA芯片I的內(nèi)存11中，進(jìn)一步地，F(xiàn)PGA芯片I還用于在網(wǎng)絡(luò)報(bào)文從FPGA芯片I的內(nèi)存
11發(fā)送至第一 DSP芯片2和第二 DSP芯片3之前對(duì)網(wǎng)絡(luò)報(bào)文進(jìn)行預(yù)處理，該預(yù)處理包括為獲取到的網(wǎng)絡(luò)報(bào)文添加時(shí)標(biāo)及質(zhì)量位,其中，時(shí)標(biāo)包括秒時(shí)標(biāo)和微秒時(shí)標(biāo),將時(shí)標(biāo)精確到微秒級(jí)別有利于提高接收分辨率。
[0024]該第一 DSP芯片2用于數(shù)據(jù)拆分、錄波計(jì)算以及故障測(cè)距并生成啟動(dòng)數(shù)據(jù)并保存在第一 DSP芯片2的內(nèi)存中，其中，錄波計(jì)算和故障測(cè)距在進(jìn)行數(shù)據(jù)拆分并檢測(cè)到開(kāi)關(guān)量變化時(shí)啟動(dòng)，進(jìn)一步地，數(shù)據(jù)拆分及將網(wǎng)絡(luò)報(bào)文分類(lèi)成模擬量和開(kāi)關(guān)量數(shù)據(jù)。具體而言，啟動(dòng)數(shù)據(jù)包括:模擬量啟動(dòng)和開(kāi)關(guān)量啟動(dòng)，模擬量啟動(dòng)信息包含時(shí)標(biāo)、線路下標(biāo)、啟動(dòng)通道下標(biāo)、啟動(dòng)類(lèi)型和啟動(dòng)參數(shù)或者故障類(lèi)型和測(cè)距值；開(kāi)關(guān)量啟動(dòng)信息包括時(shí)標(biāo)、開(kāi)關(guān)量下標(biāo)、啟動(dòng)值。
[0025]該處理系統(tǒng)還包括第一、第二兩個(gè)RAM (random access memory,隨機(jī)存取存儲(chǔ)器),其中，第一 RAM12通過(guò)HPI (Host-Port Interface，主機(jī)端口 )分別與FPGA芯片I和第一DSP芯片2電連接，第一 RAM12用于在FPGA芯片I控制下從FPGA芯片I的內(nèi)存11中讀取數(shù)據(jù)以供第一 DSP芯片2處理；第二 RAM13通過(guò)SPI (Serial Peripheral Interface,串行外設(shè)接口)分別與FPGA芯片I和第一 DSP芯片2電連接，第二 RAM13用于緩存第一 DSP內(nèi)存中的啟動(dòng)數(shù)據(jù)以供FPGA芯片I的內(nèi)存11讀取。
[0026]本發(fā)明實(shí)施方式的處理系統(tǒng)，通過(guò)設(shè)置FPGA芯片I捕獲網(wǎng)絡(luò)報(bào)文，設(shè)置DSP芯片對(duì)網(wǎng)絡(luò)報(bào)文進(jìn)行數(shù)據(jù)拆分、錄波計(jì)算及故障測(cè)距，實(shí)現(xiàn)軟硬件分工處理，能夠提高處理效率，并且，通過(guò)設(shè)置雙RAM，即第一 RAM12和第二 RAM13的方式，能夠進(jìn)行雙緩存操作，使得FPGA芯片I和第一 DSP芯片2之間交互速度快，且能夠保證數(shù)據(jù)的完整性，進(jìn)而保證故障信息的及時(shí)傳輸。另外，通過(guò)對(duì)網(wǎng)絡(luò)報(bào)文進(jìn)行預(yù)處理，如添加時(shí)標(biāo)和質(zhì)量位，能夠同步網(wǎng)絡(luò)報(bào)文和啟動(dòng)數(shù)據(jù)，方便查找故障，有助于用戶對(duì)故障的分析和定位。[0027]在一具體應(yīng)用實(shí)施方式中，參閱圖2，處理系統(tǒng)還包括第二 DSP芯片3，該第二 DSP芯片3也內(nèi)置或電連接有內(nèi)存，第二 DSP芯片3同樣用于數(shù)據(jù)拆分、錄波計(jì)算以及故障測(cè)距并生成啟動(dòng)數(shù)據(jù)并保存在第一 DSP芯片2的內(nèi)存中。其中，第一 RAM12通過(guò)HPI分別與FPGA芯片I和第二 DSP芯片3電連接，用于在FPGA芯片I控制下從FPGA芯片I的內(nèi)存11中讀取數(shù)據(jù)以供第二 DSP芯片3處理；第二 RAM13通過(guò)SPI分別與FPGA芯片I和第二 DSP芯片3電連接，用于緩存第二 DSP芯片3的內(nèi)存中的啟動(dòng)數(shù)據(jù)以供FPGA芯片I的內(nèi)存11讀取。
[0028]進(jìn)一步地，通過(guò)FPGA芯片I配置第一 DSP芯片2專(zhuān)用于數(shù)據(jù)拆分和錄波計(jì)算，并通過(guò)FPGA芯片I配置第二 DSP芯片3專(zhuān)用于數(shù)據(jù)拆分和故障測(cè)距。能夠?qū)崿F(xiàn)分布式處理，有效利用硬件資源，極大程度的提高對(duì)網(wǎng)絡(luò)報(bào)文的處理效率。
[0029]參閱圖3，本發(fā)明實(shí)施方式的變電站運(yùn)行信息的處理方法，包括如下步驟:
[0030]步驟S1，F(xiàn)PGA芯片捕獲網(wǎng)絡(luò)報(bào)文并保存，同時(shí)將網(wǎng)絡(luò)報(bào)文發(fā)送至第一 RAM。其中，F(xiàn)PGA芯片還對(duì)網(wǎng)絡(luò)報(bào)文進(jìn)行預(yù)處理，具體為對(duì)獲取到的網(wǎng)絡(luò)報(bào)文添加時(shí)標(biāo)及質(zhì)量位。
[0031]步驟S2，第一 DSP芯片從第一 RAM中獲取網(wǎng)絡(luò)報(bào)文并進(jìn)行數(shù)據(jù)拆分、錄波計(jì)算以及故障測(cè)距生成啟動(dòng)數(shù)據(jù)，然后將啟動(dòng)數(shù)據(jù)發(fā)送至第二 RAM。
[0032]步驟S3，F(xiàn)PGA芯片從第二 RAM獲取啟動(dòng)數(shù)據(jù)并保存。
[0033]步驟S4,外接處理器通過(guò)DMA (Direct Memory Access,直接內(nèi)存存取)方式直接訪問(wèn)FPGA芯片內(nèi)存中各啟動(dòng)數(shù)據(jù)和相應(yīng)的網(wǎng)絡(luò)報(bào)文并進(jìn)行繼續(xù)處理。如進(jìn)行后續(xù)的故障分析等。
[0034]本發(fā)明實(shí)施方式的處理方法:通過(guò)FPGA芯片捕獲網(wǎng)絡(luò)報(bào)文，通過(guò)DSP芯片對(duì)網(wǎng)絡(luò)報(bào)文進(jìn)行數(shù)據(jù)拆分、錄波計(jì)算及故障測(cè)距，實(shí)現(xiàn)軟硬件分工處理，能夠提高處理效率，并且，通過(guò)設(shè)置雙RAM，即第一 RAM和第二 RAM的方式，能夠進(jìn)行雙緩存操作，使得FPGA芯片I和第一 DSP芯片之間交互速度快，且能夠保證數(shù)據(jù)的完整性，進(jìn)而保證故障信息的及時(shí)傳輸。另外，通過(guò)對(duì)網(wǎng)絡(luò)報(bào)文進(jìn)行預(yù)處理，如添加時(shí)標(biāo)和質(zhì)量位，能夠同步網(wǎng)絡(luò)報(bào)文和啟動(dòng)數(shù)據(jù)，方便查找故障，有助于用戶對(duì)故障的分析和定位。
[0035]在一具體應(yīng)用實(shí)施方式中，參閱圖4，具體的，在步驟SI之前，還包括:
[0036]步驟SOI，初始化各DSP芯片并判斷各DSP芯片的運(yùn)行狀態(tài)是否在線。
[0037]步驟S02，如果各DSP芯片均在線，判斷各DSP芯片是否處于配置狀態(tài)。
[0038]步驟S03，如果任一 DSP芯片不處于配置狀態(tài)，將全部DSP芯片切換至配置狀態(tài)。
[0039]步驟S04，通過(guò)FPGA對(duì)各DSP芯片進(jìn)行配置。其中，在步驟S04中，具體包括配置第一 DSP芯片和第二 DSP芯片，使能第一 DSP芯片進(jìn)行數(shù)據(jù)拆分和錄波計(jì)算，使能第二 DSP芯片進(jìn)行數(shù)據(jù)拆分和故障測(cè)距。
[0040]步驟S05，配置完成后，繼續(xù)判斷各DSP芯片的運(yùn)行狀態(tài)是否在線。
[0041]步驟S06，如果各DSP芯片均在線，判斷各DSP芯片是否處于計(jì)算狀態(tài)。
[0042]步驟S07，如果任一 DSP芯片不處于計(jì)算狀態(tài)，將全部DSP芯片切換至計(jì)算狀態(tài)。
[0043]上述子步驟能夠快速地檢測(cè)各DSP芯片的運(yùn)行狀態(tài)并進(jìn)行相應(yīng)運(yùn)行狀態(tài)的切換，其維護(hù)較為方便。
[0044]進(jìn)一步地，繼續(xù)參閱圖4，步驟S2中，具體包括:步驟S21，第一 DSP芯片、第二 DSP芯片分別從第一 RAM中獲取網(wǎng)絡(luò)報(bào)文并進(jìn)行數(shù)據(jù)拆分、錄波計(jì)算以及故障測(cè)距生成啟動(dòng)數(shù)據(jù)，然后將啟動(dòng)數(shù)據(jù)發(fā)送至第二 RAM。具體的，根據(jù)步驟S04，對(duì)第一 DSP芯片和第二 DSP芯片的配置，第一 DSP芯片從第一 RAM中獲取網(wǎng)絡(luò)報(bào)文并進(jìn)行數(shù)據(jù)拆分和錄波計(jì)算生成啟動(dòng)數(shù)據(jù)，第二DSP芯片從第一 RAM中獲取網(wǎng)絡(luò)報(bào)文并進(jìn)行數(shù)據(jù)拆分和故障測(cè)距生成啟動(dòng)數(shù)據(jù)。通過(guò)該方式能夠?qū)崿F(xiàn)分布式處理方式，有效利用硬件資源，極大程度的提高對(duì)網(wǎng)絡(luò)報(bào)文的
處理效率。
[0045]以上僅為本發(fā)明的實(shí)施方式，并非因此限制本發(fā)明的專(zhuān)利范圍，凡是利用本發(fā)明說(shuō)明書(shū)及附圖內(nèi)容所作的等效結(jié)構(gòu)或等效流程變換，或直接或間接運(yùn)用在其他相關(guān)的【技術(shù)領(lǐng)域】，均同理包括在本發(fā)明的專(zhuān)利保護(hù)范圍內(nèi)。
【權(quán)利要求】
1.一種變電站運(yùn)行信息的處理系統(tǒng)，其特征在于，包括: 內(nèi)置有內(nèi)存的FPGA芯片，用于捕獲網(wǎng)絡(luò)報(bào)文并保存在所述FPGA芯片的內(nèi)存中；至少一個(gè)內(nèi)置有內(nèi)存的第一 DSP芯片，用于數(shù)據(jù)拆分、錄波計(jì)算以及故障測(cè)距并生成啟動(dòng)數(shù)據(jù)并保存在所述第一 DSP芯片的內(nèi)存中； 以及第一、第二兩個(gè)RAM，所述第一 RAM通過(guò)HPI分別與所述FPGA芯片和所述第一 DSP芯片電連接，用于在所述FPGA芯片控制下從所述FPGA芯片的內(nèi)存中讀取數(shù)據(jù)以供所述第一DSP芯片處理；所述第二 RAM通過(guò)SPI分別與所述FPGA芯片和所述第一 DSP芯片電連接，用于緩存所述第一 DSP內(nèi)存中的所述啟動(dòng)數(shù)據(jù)以供所述FPGA芯片的內(nèi)存讀取。
2.根據(jù)權(quán)利要求1所述的處理系統(tǒng)，其特征在于: 所述處理系統(tǒng)包括第二 DSP芯片，所述第二 DSP芯片內(nèi)置有內(nèi)存，所述第二 DSP芯片用于數(shù)據(jù)拆分、錄波計(jì)算以及故障測(cè)距并生成啟動(dòng)數(shù)據(jù)并保存在所述第一 DSP芯片的內(nèi)存中； 其中，所述第一 RAM通過(guò)HPI分別與所述FPGA芯片和所述第二 DSP芯片電連接，用于在所述FPGA芯片控制下從所述FPGA芯片的內(nèi)存中讀取數(shù)據(jù)以供所述第二 DSP芯片處理；所述第二 RAM通過(guò)SPI分別與所述FPGA芯片和所述第二 DSP芯片電連接，用于緩存所述第二DSP芯片的內(nèi)存中的所述啟動(dòng)數(shù)據(jù)以供所述FPGA芯片的內(nèi)存讀取。
3.根據(jù)權(quán)利要求2所述的處理系統(tǒng)，其特征在于: 通過(guò)所述FPGA芯片配置所述第一 DSP芯片專(zhuān)用于數(shù)據(jù)拆分和錄波計(jì)算，并通過(guò)所述FPGA芯片配置所述第二 DSP芯片專(zhuān)用于數(shù)據(jù)拆分和故障測(cè)距。
4.根據(jù)權(quán)利要求2所述的處理系統(tǒng)，其特征在于: 所述FPGA芯片還用于在所述網(wǎng)絡(luò)報(bào)文從所述FPGA的內(nèi)存發(fā)送至所述第一 DSP芯片和所述第二 DSP芯片之前對(duì)所述網(wǎng)絡(luò)報(bào)文進(jìn)行預(yù)處理，其中，包括為獲取到的所述網(wǎng)絡(luò)報(bào)文添加時(shí)標(biāo)及質(zhì)量位。
5.一種變電站運(yùn)行信息的處理方法，其特征在于，包括如下步驟: FPGA芯片捕獲網(wǎng)絡(luò)報(bào)文并保存，同時(shí)將所述網(wǎng)絡(luò)報(bào)文發(fā)送至第一 RAM ； 第一 DSP芯片從所述第一 RAM中獲取所述網(wǎng)絡(luò)報(bào)文并進(jìn)行數(shù)據(jù)拆分、錄波計(jì)算以及故障測(cè)距生成啟動(dòng)數(shù)據(jù)，然后將所述啟動(dòng)數(shù)據(jù)發(fā)送至第二 RAM ； 所述FPGA芯片從所述第二 RAM獲取所述啟動(dòng)數(shù)據(jù)并保存。
6.根據(jù)權(quán)利要求5所述的處理方法，其特征在于: 在所述第一 DSP芯片從所述第一 RAM中獲取所述網(wǎng)絡(luò)報(bào)文并進(jìn)行數(shù)據(jù)拆分、錄波計(jì)算以及故障測(cè)距生成啟動(dòng)數(shù)據(jù)，然后將所述啟動(dòng)數(shù)據(jù)發(fā)送至第二 RAM的步驟中，還包括:第二DSP芯片從所述第一 RAM中獲取所述網(wǎng)絡(luò)報(bào)文并進(jìn)行數(shù)據(jù)拆分、錄波計(jì)算以及故障測(cè)距生成啟動(dòng)數(shù)據(jù)，然后將所述啟動(dòng)數(shù)據(jù)發(fā)送至第二 RAM。
7.根據(jù)權(quán)利要求6所述的處理方法，其特征在于: 在所述第一 DSP芯片從所述第一 RAM中獲取所述網(wǎng)絡(luò)報(bào)文并進(jìn)行數(shù)據(jù)拆分、錄波計(jì)算以及故障測(cè)距生成啟動(dòng)數(shù)據(jù)，然后將所述啟動(dòng)數(shù)據(jù)發(fā)送至第二 RAM的步驟之前，包括:配置所述第一 DSP芯片和所述第二 DSP芯片，使能所述第一 DSP芯片進(jìn)行數(shù)據(jù)拆分和錄波計(jì)算，使能所述第二 DSP芯片進(jìn)行數(shù)據(jù)拆分和故障測(cè)距； 在所述第一 DSP芯片從所述第一 RAM中獲取所述網(wǎng)絡(luò)報(bào)文并進(jìn)行數(shù)據(jù)拆分、錄波計(jì)算以及故障測(cè)距生成啟動(dòng)數(shù)據(jù)，然后將所述啟動(dòng)數(shù)據(jù)發(fā)送至第二 RAM的步驟中，包括: 所述第一 DSP芯片從所述第一 RAM中獲取所述網(wǎng)絡(luò)報(bào)文并進(jìn)行數(shù)據(jù)拆分和錄波計(jì)算生成啟動(dòng)數(shù)據(jù)，所述第二 DSP芯片從所述第一 RAM中獲取所述網(wǎng)絡(luò)報(bào)文并進(jìn)行數(shù)據(jù)拆分和故障測(cè)距生成啟動(dòng)數(shù)據(jù)。
8.根據(jù)權(quán)利要求6所述的處理方法，其特征在于: 在所述FPGA芯片從所述第二 RAM獲取所述啟動(dòng)數(shù)據(jù)并保存，所述FPGA芯片從所述第二RAM獲取所述啟動(dòng)數(shù)據(jù)并保存的步驟之后，包括: 外接處理器通過(guò)DMA方式直接訪問(wèn)所述FPGA芯片內(nèi)存中各啟動(dòng)數(shù)據(jù)和相應(yīng)的網(wǎng)絡(luò)報(bào)文并進(jìn)行處理。
9.根據(jù)權(quán)利要求5或6所述的處理方法，其特征在于: 在所述FPGA芯片捕獲網(wǎng)絡(luò)報(bào)文并保存的步驟之前，包括: 判斷各DSP芯片的運(yùn)行狀態(tài)是否在線； 如果各所述DSP芯片均在線，判斷各所述DSP芯片是否處于配置狀態(tài)； 如果任一所述DSP芯片不處于配置狀態(tài)，將全部所述DSP芯片切換至配置狀態(tài)； 通過(guò)所述FPGA對(duì)各所述DSP芯片進(jìn)行配置； 配置完成后，進(jìn)一步判斷各DSP芯片的運(yùn)行狀態(tài)是否在線； 如果各所述DSP芯片均在線，判斷各所述DSP芯片是否處于計(jì)算狀態(tài)； 如果任一所述DSP芯片不處于計(jì)算狀態(tài)，將全部所述DSP芯片切換至計(jì)算狀態(tài)。
10.根據(jù)權(quán)利要求5所述的處理方法，其特征在于: 在所述FPGA芯片捕獲網(wǎng)絡(luò)報(bào)文并保存的步驟中，還包括:對(duì)所述網(wǎng)絡(luò)報(bào)文進(jìn)行預(yù)處理，具體包括為獲取到的所述網(wǎng)絡(luò)報(bào)文添加時(shí)標(biāo)及質(zhì)量位。
【文檔編號(hào)】H02J13/00GK104009541SQ201410190370
【公開(kāi)日】2014年8月27日 申請(qǐng)日期:2014年5月7日 優(yōu)先權(quán)日:2014年5月7日
【發(fā)明者】蔣曄, 盧德宏, 于同偉, 隋玉秋, 黃旭, 張曉輝, 金世鑫, 馮柳, 吳興林, 王城鋼 申請(qǐng)人:深圳市國(guó)電南思系統(tǒng)控制有限公司, 國(guó)網(wǎng)遼寧省電力有限公司電力科學(xué)研究院