一種可選擇的誤差放大器和電壓比較器復(fù)用電路的制作方法
【專利摘要】本發(fā)明提供一種可選擇的誤差放大器和電壓比較器復(fù)用電路，包括：偏置電壓產(chǎn)生電路、輸入級負(fù)載電路、誤差放大器輸出電路和電壓比較器輸出電路，偏置電壓產(chǎn)生電路為輸入級負(fù)載電路提供偏置電壓；輸入級負(fù)載電路的輸出端分別與誤差放大器輸出電路和電壓比較器輸出電路連接，通過一控制信號選通所述誤差放大器輸出電路和所述電壓比較器輸出電路的其中一路。該復(fù)用電路通過一控制信號實現(xiàn)電路功能的選擇，輸入級負(fù)載電路與誤差放大器輸出電路構(gòu)成了誤差放大器結(jié)構(gòu)；控制信號為低電平時，輸入級負(fù)載電路與電壓比較器輸出電路構(gòu)成了比較器結(jié)構(gòu)；將該復(fù)用電路應(yīng)用于多模型調(diào)制型DC-DC轉(zhuǎn)換器電路中，解決了轉(zhuǎn)換器電路中芯片面積和轉(zhuǎn)換效率存在矛盾的問題。
【專利說明】
—種可選擇的誤差放大器和電壓比較器復(fù)用電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及模擬集成電路設(shè)計領(lǐng)域，特別涉及一種可選擇的誤差放大器和電壓比較器復(fù)用電路。
【背景技術(shù)】
[0002]為了使DC-DC轉(zhuǎn)換器在很寬的負(fù)載范圍內(nèi)具有較高的轉(zhuǎn)換效率，需要使轉(zhuǎn)換器可以根據(jù)負(fù)載情況，自動采用不同的調(diào)制模式。目前最常用的調(diào)制模式是脈沖寬度調(diào)制(PWM)和間歇(BURST)模式。脈沖寬度調(diào)制(PWM)是指功率管脈沖控制信號具有恒定的占空比，從而可以輸出穩(wěn)定的電壓；間歇(BURST)調(diào)制模式是指轉(zhuǎn)換器的控制電路在時間t內(nèi)的幾個連續(xù)時鐘周期輸出脈沖信號，控制功率管工作，而其他時間都輸出低電平，使功率管保持截止?fàn)顟B(tài)。在功率管工作階段，輸出電壓升高；在功率管截止階段，輸出電壓下降。所以轉(zhuǎn)換器在該工作模式下將以時間t為周期工作，而且輸出電壓具有較大的紋波。在輕負(fù)載情況下，功率管如果在每個時鐘周期都導(dǎo)通，其導(dǎo)通時間將會很短，大部分時間都處于截止?fàn)顟B(tài)，這樣會消耗很大一部分功率，降低電路的轉(zhuǎn)換效率，但是如果使轉(zhuǎn)換器工作在BURST模式，就會減小功率管由于連續(xù)開關(guān)而損耗的功率，大大提高轉(zhuǎn)換器的轉(zhuǎn)換效率。所以，為了使DC-DC轉(zhuǎn)換器電路在很寬的負(fù)載范圍具有較高的轉(zhuǎn)換效率，在輕負(fù)載時，轉(zhuǎn)換器在BURST模式下工作；重負(fù)載時，轉(zhuǎn)換器在PWM模式下工作。基于開關(guān)DC-DC轉(zhuǎn)換器的工作原理，在PWM模式下,誤差放大器模塊持續(xù)工作，使其輸出穩(wěn)定的電壓；在BURST模式下,誤差放大器和電壓比較器模塊交替工作，減小輸出電壓的紋波。
【發(fā)明內(nèi)容】
[0003]本發(fā)明的目的在于提供一種可選擇的誤差放大器和電壓比較器復(fù)用電路，解決了多模調(diào)制型DC-DC轉(zhuǎn)換器電路中芯片面積和轉(zhuǎn)換效率存在矛盾的問題，降低了電路設(shè)計的復(fù)雜度，并有效減小了芯片面積。
[0004]為了達(dá)到上述目的，本發(fā)明提供一種可選擇的誤差放大器和電壓比較器復(fù)用電路，包括:偏置電壓產(chǎn)生電路、輸入級負(fù)載電路、誤差放大器輸出電路和電壓比較器輸出電路，
[0005]所述偏置電壓產(chǎn)生電路為所述輸入級負(fù)載電路提供偏置電壓；
[0006]所述輸入級負(fù)載電路的輸出端分別與所述誤差放大器輸出電路和所述電壓比較器輸出電路連接，通過一控制信號選通所述誤差放大器輸出電路和所述電壓比較器輸出電路的其中一路；其中，所述輸入級負(fù)載電路和所述誤差放大器輸出電路連接構(gòu)成誤差放大器結(jié)構(gòu)，所述輸入級負(fù)載電路和所述電壓比較器輸出電路連接構(gòu)成比較器結(jié)構(gòu)。
[0007]其中，所述偏置電壓產(chǎn)生電路包括:第一 PMOS管Mp1、第二 PMOS管Mp2、第三PMOS管Mp3、第一 NMOS管Mn1、第二 NMOS管Mn2、第三NMOS管Mn3以及基準(zhǔn)電流源IMf ;其中，
[0008]所述基準(zhǔn)電流源Iref的一端接電源電壓VDD，所述基準(zhǔn)電流源Iref的另一端與所述第一 NMOS管Mn1的漏極相連，所述第一 NMOS管Mn1的漏極和所述第一 NMOS管Mn1的柵極短接后與所述第二 NMOS管Mn2柵極和所述第三NMOS管Mn3的柵極連接，且所述第一 NMOS管Mn1的漏極和所述第一 NMOS管Mn1的柵極短接后輸出第一偏置電壓Vbl ;所述第一 NMOS管Mn1的源極和襯底均接地，所述第二 NMOS管Mn2的源極和襯底均接地，所述第三NMOS管Mn3的源極和襯底均接地；
[0009]所述第二 NMOS管Mn2的漏極與所述第一 PMOS管Mp1的漏極連接，所述第一 PMOS管Mp1的漏極和第一 PMOS管Mp1的柵極短接后與所述第二 PMOS管Mp2的柵極連接，且所述第一 PMOS管Mp1的漏極和第一 PMOS管Mp1的柵極短接后輸出第二偏置電壓Vb2,所述第一PMOS管Mp1的源極和襯底均與所述電源電壓VDD相連；
[0010]所述第二 PMOS管Mp2的源極與所述第三PMOS管Mp3的漏極連接，所述第二 PMOS管Mp2的漏極與所述第三NMOS管Mn3的漏極連接后與所述第三PMOS管Mp3的柵極連接并輸出第三偏置電壓Vb3 ;所述第二 PMOS管Mp2的襯底接所述電源電壓VDD，所述第三PMOS管Mp3的源極和襯底均與所述電源電壓VDD連接。
[0011]其中，所述輸入級負(fù)載電路包括:第四PMOS管Mp4、第五PMOS管Mp5、第六PMOS管Mp6、第七PMOS管Mp7、第四NMOS管Mn4、第五NMOS管Mn5、第六NMOS管Mn6、第五開關(guān)管Ms5、第二電阻R2和第三電阻R3，其中，
[0012]所述第六NMOS管Mn6的柵極與所述第一偏置電壓Vbl連接,所述第六NMOS管Mn6的源極和襯底均接地，所述第六NMOS管Mn6的漏極分別與所述第二電阻R2的一端、所述第三電阻R3的一端以及所述第五開關(guān)管Ms5的漏極連接，所述第二電阻民的另一端與所述第五開關(guān)管Ms5的源極和所述第四NMOS管Mn4的源極連接，所述第五開關(guān)管Ms5的襯底接地，所述第五開關(guān)管Ms5的柵極接所述控制信號的反相信號?Vtal ;所述第三電阻R3的另一端接所述第五NMOS管Mn5的源極，所述第五NMOS管Mn5的襯底和所述第四NMOS管Mn4的襯底均接地，所述第五NMOS管Mn5的柵極接第一外界信號Vief,所述第四NMOS管Mn4的柵極接第二外界信號Vfb ；
[0013]所述第四NMOS管Mn4的漏極與所述第四PMOS管Mp4的漏極和所述第六PMOS管Mp6的源極相連，所述第五NMOS管Mn5的漏極與所述第五PMOS管Mp5漏極和所述第七PMOS管Mp7的源極相連；所述第四PMOS管Mp4的源極和襯底短接后與所述電源電壓VDD連接，所述第五PMOS管Mp5的源極和襯底短接后與所述電源電壓VDD連接，所述第四PMOS管Mp4的柵極和所述第五PMOS管Mp5的柵極連接且與所述第三偏置電壓Vb3連接，所述第六PMOS管Mp6的柵極和所述第七PMOS管Mp7的柵極連接且與所述第二偏置電壓Vb2連接，所述第六PMOS管Mp6的襯底和所述第七PMOS管Mp7的襯底均與所述電源電壓VDD連接，所述第六PMOS管Mp6的漏極輸出第一電壓Vx，所述第七PMOS管Mp7的漏極輸出第二電壓\。
[0014]其中，所述誤差放大器輸出電路包括:第九NMOS管Mn9、第十NMOS管Mnltl、第一開關(guān)管Ms1、第四開關(guān)管Ms4、第一電阻R1、第二電容C。和第一電容C1 ;其中，
[0015]所述第一開關(guān)管Ms1的漏極與所述第一電壓Vx連接，所述第一開關(guān)管Ms1的柵極接所述控制信號Vtri，所述第一開關(guān)管Ms1的襯底接地；所述第四開關(guān)管Ms4的漏極與所述第二電壓Vy連接，所述第四開關(guān)管Ms4的柵極接所述控制信號Vtri，所述第四開關(guān)管Ms4的襯底接地，所述第四開關(guān)管Ms4的源極與所述第十NMOS管Mnltl的漏極和所述第十NMOS管Mn10的柵極連接后與所述第九NMOS管Mn9的柵極連接，所述第九NMOS管Mn9的源極和襯底均接地，所述第十匪OS管Mnltl的源極和襯底均接地，所述第九NMOS管Mn9的漏極與所述第一開關(guān)管Ms1的源極連接后分別與所述第一電阻R1的一端和所述第二電容C。的一端連接，且輸出第一輸出電壓Vwra,所述第二電容C。的另一端接地,所述第一電阻R1的另一端串聯(lián)所述第一電容C1后接地。
[0016]其中，所述電壓比較器輸出電路包括:第二開關(guān)管Ms2、第三開關(guān)管Ms3、第六開關(guān)管Ms6、第七NMOS管Mn7和第八NMOS管Mn8 ;其中，
[0017]所述第二開關(guān)管Ms2的漏極與所述第一電壓Vx連接，所述第二開關(guān)管Ms2的襯底接地，所述第二開關(guān)管Ms2的柵極與所述第三開關(guān)管Ms3的柵極連接并接所述控制信號的反相信號?Vtri,所述第三開關(guān)管Ms3的漏極與所述第二電壓Vy連接，所述第三開關(guān)管Ms3的襯底接地，所述第三開關(guān)管Ms3的源極與所述第八NMOS管Mn8的漏極和所述第八NMOS管Mn8的柵極連接后與所述第七NMOS管Mn7的柵極連接，所述第七NMOS管Mn7的漏極和所述第二開關(guān)管Ms2的源極連接后與所述第六開關(guān)管Ms6的漏極連接并輸出第二輸出電壓V.；所述第六開關(guān)管Ms6的柵極與所述控制信號Vtri連接，所述第六開關(guān)管Ms6的襯底和源極均接地，所述第七NMOS管Mn7的襯底和源極均接地，所述第八NMOS管Mn8襯底和源極均接地。
[0018]進(jìn)一步的，所述第二電阻R2的阻值和所述第三電阻的阻值R3相等。
[0019]本發(fā)明的上述技術(shù)方案至少具有如下有益效果:
[0020]本發(fā)明實施例的可選擇的誤差放大器和電壓比較器復(fù)用電路中，通過一控制信號實現(xiàn)電路功能的選擇，輸入級負(fù)載電路與誤差放大器輸出電路構(gòu)成了誤差放大器結(jié)構(gòu)，在控制信號為高電平時工作；輸入級負(fù)載電路與電壓比較器輸出電路構(gòu)成了比較器結(jié)構(gòu)，在控制信號為低電平時工作；同時將該復(fù)用電路應(yīng)用于多模型調(diào)制型DC-DC轉(zhuǎn)換器電路中，解決了多模調(diào)制型DC-DC轉(zhuǎn)換器電路中芯片面積和轉(zhuǎn)換效率存在矛盾的問題，降低了電路設(shè)計的復(fù)雜度，并有效減小了芯片面積，降低開關(guān)電源對體積的要求。
【專利附圖】
【附圖說明】
[0021]圖1表示本發(fā)明實施例的可選擇的誤差放大器和電壓比較器復(fù)用電路中的偏置電壓產(chǎn)生電路的電路圖；
[0022]圖2表示本發(fā)明實施例的可選擇的誤差放大器和電壓比較器復(fù)用電路中的核心電路圖；
[0023]圖3表示本發(fā)明實施例的可選擇的誤差放大器和電壓比較器復(fù)用電路工作在誤差放大器模式下的電路圖；
[0024]圖4表示本發(fā)明實施例的可選擇的誤差放大器和電壓比較器復(fù)用電路工作在電壓比較器模式下的電路圖；
[0025]圖5表示本發(fā)明實施例的復(fù)用電路應(yīng)用于多模開關(guān)調(diào)制DC-DC轉(zhuǎn)換器中PWM模式下的結(jié)構(gòu)框圖；
[0026]圖6表不本發(fā)明實施例的復(fù)用電路應(yīng)用于多模開關(guān)調(diào)制DC-DC轉(zhuǎn)換器中PWM模式下各個信號的時隙圖；
[0027]圖7表示本發(fā)明實施例的復(fù)用電路應(yīng)用于多模開關(guān)調(diào)制DC-DC轉(zhuǎn)換器中BURST模式下的結(jié)構(gòu)框圖；
[0028]圖8表示本發(fā)明實施例的復(fù)用電路應(yīng)用于多模開關(guān)調(diào)制DC-DC轉(zhuǎn)換器中PWM模式下各個信號的時隙圖；
[0029]圖9表示本發(fā)明實施例的可選擇的誤差放大器和電壓比較器復(fù)用電路工作在誤差放大器模式下的交流幅頻仿真波形圖；
[0030]圖10表示本發(fā)明實施例的可選擇的誤差放大器和電壓比較器復(fù)用電路工作在誤差放大器模式下的電源抑制比仿真波形圖；
[0031]圖11表示本發(fā)明實施例的可選擇的誤差放大器和電壓比較器復(fù)用電路工作在誤差放大器模式下的共模輸入范圍仿真波形圖；
[0032]圖12表示本發(fā)明實施例的可選擇的誤差放大器和電壓比較器復(fù)用電路工作在電壓比較器模式下的交流幅頻仿真波形圖；
[0033]圖13表示本發(fā)明實施例的可選擇的誤差放大器和電壓比較器復(fù)用電路實例工作在電壓比較器模式下的瞬態(tài)仿真波形圖；
[0034]圖14表示本發(fā)明實施例的可選擇的誤差放大器和電壓比較器復(fù)用電路工作在電壓比較器模式下的電源抑制比仿真波形圖。
【具體實施方式】
[0035]為使本發(fā)明要解決的技術(shù)問題、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖及具體實施例進(jìn)行詳細(xì)描述。
[0036]本發(fā)明針對現(xiàn)有技術(shù)中多模調(diào)制型DC-DC轉(zhuǎn)換器電路中芯片面積和轉(zhuǎn)換效率存在矛盾的問題，提供一種可選擇的誤差放大器和電壓比較器復(fù)用電路中，通過一控制信號實現(xiàn)電路功能的選擇，輸入級負(fù)載電路與誤差放大器輸出電路構(gòu)成了誤差放大器結(jié)構(gòu)，在控制信號為高電平時工作；輸入級負(fù)載電路與電壓比較器輸出電路構(gòu)成了比較器結(jié)構(gòu)，在控制信號為低電平時工作；同時將該復(fù)用電路應(yīng)用于多模型調(diào)制型DC-DC轉(zhuǎn)換器電路中，解決了多模調(diào)制型DC-DC轉(zhuǎn)換器電路中芯片面積和轉(zhuǎn)換效率存在矛盾的問題，降低了電路設(shè)計的復(fù)雜度，并有效減小了芯片面積，降低開關(guān)電源對體積的要求。
[0037]如圖1、圖2所示，本發(fā)明實施例提供一種可選擇的誤差放大器和電壓比較器復(fù)用電路，包括:偏置電壓產(chǎn)生電路1、輸入級負(fù)載電路2、誤差放大器輸出電路3和電壓比較器輸出電路4，
[0038]所述偏置電壓產(chǎn)生電路I為所述輸入級負(fù)載電路2提供偏置電壓；
[0039]所述輸入級負(fù)載電路2的輸出端分別與所述誤差放大器輸出電路3和所述電壓比較器輸出電路4連接，通過一控制信號選通所述誤差放大器輸出電路3和所述電壓比較器輸出電路4的其中一路；其中，所述輸入級負(fù)載電路2和所述誤差放大器輸出電路3連接構(gòu)成誤差放大器結(jié)構(gòu)，所述輸入級負(fù)載電路2和所述電壓比較器輸出電路4連接構(gòu)成比較器結(jié)構(gòu)。
[0040]本發(fā)明的上述實施例中，通過一控制信號，可以實現(xiàn)電路功能的選擇。當(dāng)控制信號為高電平時，該電路可作為一個折疊式共源共柵運(yùn)算放大器，工作在信號放大模式；當(dāng)控制信號為低電平時，該電路可簡化為一個電壓比較器，工作在比較器模式。具體的，本發(fā)明實施例提供的復(fù)用電路主要應(yīng)用于多模開關(guān)調(diào)制DC-DC轉(zhuǎn)換器的誤差放大器，為了使多模開關(guān)調(diào)制DC-DC轉(zhuǎn)換器在很寬的負(fù)載范圍內(nèi)具有較高的轉(zhuǎn)換效率，需要使轉(zhuǎn)換器根據(jù)負(fù)載情況改變調(diào)制模式。在重負(fù)載時，轉(zhuǎn)換器電路工作在脈沖寬度調(diào)制(PWM)模式，內(nèi)部誤差放大器持續(xù)工作，使其輸出穩(wěn)定的電壓；在輕負(fù)載時，轉(zhuǎn)換器電路工作在間歇(BURST)模式，誤差放大器和電壓比較器交替工作，從而抑制輸出電壓的波紋。
[0041 ] 本發(fā)明上述實施例中，將誤差放大器和電壓比較器集成在同一個電路中，通過控制信號，對其進(jìn)行功能選擇。將其應(yīng)用在多模調(diào)制型DC-DC轉(zhuǎn)換器電路中，不僅可以使轉(zhuǎn)換器電路在較寬負(fù)載范圍內(nèi)實現(xiàn)高轉(zhuǎn)換效率，而且有效地減少了電路器件的使用，大大減小了電路和版圖的面積，簡化了 DC-DC轉(zhuǎn)換器電路的設(shè)計。
[0042]本發(fā)明的具體實施例中，所述偏置電壓產(chǎn)生電路I包括:第一 PMOS管Mp1、第二PMOS管Mp2、第三PMOS管Mp3、第一 NMOS管Mn1、第二 NMOS管Mn2、第三NMOS管Mn3以及基準(zhǔn)電流源IMf ;其中，
[0043]所述基準(zhǔn)電流源Iref的一端接電源電壓VDD，所述基準(zhǔn)電流源Iref的另一端與所述第一 NMOS管Mn1的漏極相連，所述第一 NMOS管Mn1的漏極和所述第一 NMOS管Mn1的柵極短接后與所述第二 NMOS管Mn2柵極和所述第三NMOS管Mn3的柵極連接，且所述第一 NMOS管Mn1的漏極和所述第一 NMOS管Mn1的柵極短接后輸出第一偏置電壓Vbl ;所述第一 NMOS管Mn1的源極和襯底均接地，所述第二 NMOS管Mn2的源極和襯底均接地，所述第三NMOS管Mn3的源極和襯底均接地；
[0044]所述第二 NMOS管Mn2的漏極與所述第一 PMOS管Mp1的漏極連接，所述第一 PMOS管Mp1的漏極和第一 PMOS管Mp1的柵極短接后與所述第二 PMOS管Mp2的柵極連接，且所述第一 PMOS管Mp1的漏極和第一 PMOS管Mp1的柵極短接后輸出第二偏置電壓Vb2,所述第一PMOS管Mp1的源極和襯底均與所述電源電壓VDD相連；
[0045]所述第二 PMOS管Mp2的源極與所述第三PMOS管Mp3的漏極連接，所述第二 PMOS管Mp2的漏極與所述第三NMOS管Mn3的漏極連接后與所述第三PMOS管Mp3的柵極連接并輸出第三偏置電壓Vb3 ;所述第二 PMOS管Mp2的襯底接所述電源電壓VDD，所述第三PMOS管Mp3的源極和襯底均與所述電源電壓VDD連接。
[0046]本發(fā)明的上述實施例中，基準(zhǔn)電流源IMf是由開關(guān)電源中的帶隙基準(zhǔn)電路產(chǎn)生的，NMOS管Mn1, Mn2, Mn3和PMOS管Mp1, Mp2, Mp3組成的一系列電流鏡，產(chǎn)生了使電路正常工作所需的第一偏置電壓Vbl,第二偏置電壓Vb2和第三偏置電壓Vb3。
[0047]本發(fā)明的具體實施例中，所述輸入級負(fù)載電路包括:第四PMOS管Mp4、第五PMOS管Mp5、第六PMOS管Mp6、第七PMOS管Mp7、第四NMOS管Mn4、第五NMOS管Mn5、第六NMOS管Mn6、第五開關(guān)管Ms5、第二電阻R2和第三電阻R3，其中，
[0048]所述第六NMOS管Mn6的柵極與所述第一偏置電壓Vbl連接,所述第六NMOS管Mn6的源極和襯底均接地，所述第六NMOS管Mn6的漏極分別與所述第二電阻R2的一端、所述第三電阻R3的一端以及所述第五開關(guān)管Ms5的漏極連接，所述第二電阻民的另一端與所述第五開關(guān)管Ms5的源極和所述第四NMOS管Mn4的源極連接，所述第五開關(guān)管Ms5的襯底接地，所述第五開關(guān)管Ms5的柵極接所述控制信號的反相信號?Vtal ;所述第三電阻R3的另一端接所述第五NMOS管Mn5的源極，所述第五NMOS管Mn5的襯底和所述第四NMOS管Mn4的襯底均接地，所述第五NMOS管Mn5的柵極接第一外界信號Vief,所述第四NMOS管Mn4的柵極接第二外界信號Vfb ；
[0049]所述第四NMOS管Mn4的漏極與所述第四PMOS管Mp4的漏極和所述第六PMOS管Mp6的源極相連，所述第五NMOS管Mn5的漏極與所述第五PMOS管Mp5漏極和所述第七PMOS管Mp7的源極相連；所述第四PMOS管Mp4的源極和襯底短接后與所述電源電壓VDD連接，所述第五PMOS管Mp5的源極和襯底短接后與所述電源電壓VDD連接，所述第四PMOS管Mp4的柵極和所述第五PMOS管Mp5的柵極連接且與所述第三偏置電壓Vb3連接，所述第六PMOS管Mp6的柵極和所述第七PMOS管Mp7的柵極連接且與所述第二偏置電壓Vb2連接，所述第六PMOS管Mp6的襯底和所述第七PMOS管Mp7的襯底均與所述電源電壓VDD連接，所述第六PMOS管Mp6的漏極輸出第一電壓Vx，所述第七PMOS管Mp7的漏極輸出第二電壓\。
[0050]本發(fā)明的具體實施例中，所述誤差放大器輸出電路包括:第九NMOS管Mn9、第十NMOS管Mnltl、第一開關(guān)管Ms1、第四開關(guān)管Ms4、第一電阻R1、第二電容C。和第一電容C1 ;其中，
[0051]所述第一開關(guān)管Ms1的漏極與所述第一電壓Vx連接，所述第一開關(guān)管Ms1的柵極接所述控制信號Vtri，所述第一開關(guān)管Ms1的襯底接地；所述第四開關(guān)管Ms4的漏極與所述第二電壓Vy連接，所述第四開關(guān)管Ms4的柵極接所述控制信號Vtri，所述第四開關(guān)管Ms4的襯底接地，所述第四開關(guān)管Ms4的源極與所述第十NMOS管Mnltl的漏極和所述第十NMOS管Mn10的柵極連接后與所述第九NMOS管Mn9的柵極連接，所述第九NMOS管Mn9的源極和襯底均接地，所述第十匪OS管Mnltl的源極和襯底均接地，所述第九NMOS管Mn9的漏極與所述第一開關(guān)管Ms1的源極連接后分別與所述第一電阻R1的一端和所述第二電容C。的一端連接，且輸出第一輸出電壓Vwra,所述第二電容C。的另一端接地,所述第一電阻R1的另一端串聯(lián)所述第一電容C1后接地。
[0052]本發(fā)明的具體實施例中，所述電壓比較器輸出電路包括:第二開關(guān)管Ms2、第三開關(guān)管Ms3、第六開關(guān)管Ms6、第七NMOS管Mn7和第八NMOS管Mn8 ;其中，
[0053]所述第二開關(guān)管Ms2的漏極與所述第一電壓Vx連接，所述第二開關(guān)管Ms2的襯底接地，所述第二開關(guān)管Ms2的柵極與所述第三開關(guān)管Ms3的柵極連接并接所述控制信號的反相信號?Vtri,所述第三開關(guān)管Ms3的漏極與所述第二電壓Vy連接，所述第三開關(guān)管Ms3的襯底接地，所述第三開關(guān)管Ms3的源極與所述第八NMOS管Mn8的漏極和所述第八NMOS管Mn8的柵極連接后與所述第七NMOS管Mn7的柵極連接，所述第七NMOS管Mn7的漏極和所述第二開關(guān)管Ms2的源極連接后與所述第六開關(guān)管Ms6的漏極連接并輸出第二輸出電壓V.；所述第六開關(guān)管Ms6的柵極與所述控制信號Vtri連接，所述第六開關(guān)管Ms6的襯底和源極均接地，所述第七NMOS管Mn7的襯底和源極均接地，所述第八NMOS管Mn8襯底和源極均接地。
[0054]進(jìn)一步的，所述第二電阻R2的阻值和所述第三電阻的阻值R3相等。
[0055]本發(fā)明的上述實施例中，將該復(fù)用電路應(yīng)用于多模開關(guān)調(diào)制DC-DC轉(zhuǎn)換器中，轉(zhuǎn)換器中的基準(zhǔn)電壓和輸出電壓的反饋信號Vfb作為其輸入信號，信號Votot為該發(fā)明工作在誤差放大器模式的輸出信號，即第一輸出電壓，信號Vsigma為轉(zhuǎn)換器電路中的電壓求和信號，分別連接到PWM比較器的反相和同相輸入端，信號V.為該發(fā)明工作在比較器模式的輸出信號，即第二輸出電壓，信號Vn為轉(zhuǎn)換器電路中開關(guān)功率管的控制信號，信號Vtri為本發(fā)明電路功能的選擇信號，即當(dāng)Vtrt為高電平時，該發(fā)明工作在誤差放大器模式，當(dāng)Vtri為低電平時，該發(fā)明工作在電壓比較器模式。當(dāng)在重負(fù)載條件下，多模開關(guān)調(diào)制DC-DC轉(zhuǎn)換器工作在PWM模式，信號V.為低電平，選擇信號Vtrt輸出高電平，從而該發(fā)明持續(xù)工作在誤差放大器模式，而且PWM比較器正常工作，通過邏輯模塊輸出開關(guān)功率管的脈沖控制信號\，從而得到穩(wěn)定的輸出電壓；在輕負(fù)載條件下，轉(zhuǎn)換器工作在BURST模式,該發(fā)明在信號Vtri的調(diào)制下交替工作在誤差放大器和電壓比較器模式。當(dāng)信號Vtri輸出高電平時，該發(fā)明工作在誤差放大器模式，PWM比較器正常工作，使輸出電壓升高，當(dāng)輸出電壓升高到一定值時，信號Vtri跳變?yōu)榈碗娖?，觸發(fā)了該發(fā)明電壓比較器的工作模式，此時誤差放大器輸出Votot保持不變，PWM比較器停止工作，輸出V-為低電平，信號Vn輸出低電平，功率管截止，輸出電壓減小，反饋電壓Vfb也隨之減小，直到使該發(fā)明的比較器輸出信號V.跳變?yōu)楦唠娖?，選擇信號Vtri跳變?yōu)楦唠娖?，誤差放大器和PWM比較器繼續(xù)工作，使輸出電壓升高，如此周期性工作使轉(zhuǎn)換器在輕負(fù)載下得到較高的轉(zhuǎn)換效率。該電路集成了誤差放大器和電壓比較器的功能，可通過控制信號，來選擇實現(xiàn)不同電路功能。將其應(yīng)用于多模調(diào)制型DC-DC轉(zhuǎn)換器電路中，降低了電路設(shè)計的復(fù)雜程度，并可以有效減小芯片面積，降低開關(guān)電源對體積的要求。
[0056]其中，控制信號Vtrt和~Vtrt互為反相信號，由轉(zhuǎn)換器電路的模式調(diào)制模塊產(chǎn)生。如圖3所示的是，當(dāng)控制信號Vtrt為高電平時，工作在誤差放大器模式下的電路圖(此處省去開關(guān)管Ms1,1^4和此5)，該電路為典型的折疊式共源共柵放大器。由于誤差放大器的性能對DC-DC轉(zhuǎn)換器系統(tǒng)的穩(wěn)定性具有很重要的作用，本發(fā)明采用的折疊式共源共柵結(jié)構(gòu)，既保證了足夠大的直流增益和相位裕度，而且也不需要對該單級運(yùn)放做更多的頻率補(bǔ)償。該運(yùn)放的輸入級采用了帶有負(fù)反饋的共源級結(jié)構(gòu)，用以提高電路的線性度，其中電阻R2和R3的阻值相等。電阻R1, C1S轉(zhuǎn)換器電路中電壓環(huán)路的補(bǔ)償電阻和電容，可通過轉(zhuǎn)換器電路的電壓環(huán)路穩(wěn)定性要求來確定R1, C1大小。該電路正反相輸入端信號分別為基準(zhǔn)電壓信號Vref和反饋電壓信號Vfb，其中Vfb為DC-DC轉(zhuǎn)換器輸出電壓的反饋信號。
[0057]圖4所示的是控制信號Vtri為低電平時，工作在比較器模式的電路圖(此處省去開關(guān)管Ms2, Ms3, Ms5和Ms6)，通過開關(guān)管Ms5將電阻R2短路，在比較器輸入級采用了不對稱的結(jié)構(gòu)，等效地引入了輸入失調(diào)電壓，假設(shè)該電路由于輸入管引起的失調(diào)電壓為零，則引入的失調(diào)電壓\3為:
【權(quán)利要求】
1.一種可選擇的誤差放大器和電壓比較器復(fù)用電路，其特征在于，包括:偏置電壓產(chǎn)生電路、輸入級負(fù)載電路、誤差放大器輸出電路和電壓比較器輸出電路， 所述偏置電壓產(chǎn)生電路為所述輸入級負(fù)載電路提供偏置電壓； 所述輸入級負(fù)載電路的輸出端分別與所述誤差放大器輸出電路和所述電壓比較器輸出電路連接，通過一控制信號選通所述誤差放大器輸出電路和所述電壓比較器輸出電路的其中一路；其中，所述輸入級負(fù)載電路和所述誤差放大器輸出電路連接構(gòu)成誤差放大器結(jié)構(gòu)，所述輸入級負(fù)載電路和所述電壓比較器輸出電路連接構(gòu)成比較器結(jié)構(gòu)。
2.根據(jù)權(quán)利要求1所述的可選擇的誤差放大器和電壓比較器復(fù)用電路，其特征在于，所述偏置電壓產(chǎn)生電路包括:第一 PMOS管(Mp1)、第二 PMOS管(Mp2)、第三PMOS管(Mp3)、第一 NMOS管(Mn1)、第二 NMOS管(Mn2)、第三NMOS管(Mn3)以及基準(zhǔn)電流源(IMf);其中， 所述基準(zhǔn)電流源(IMf)的一端接電源電壓(VDD)，所述基準(zhǔn)電流源(Iref)的另一端與所述第一 NMOS管(Mn1)的漏極相連，所述第一 NMOS管(Mn1)的漏極和所述第一 NMOS管(Mn1)的柵極短接后與所述第二 NMOS管(Mn2)柵極和所述第三NMOS管(Mn3)的柵極連接，且所述第一 NMOS管(Mn1)的漏極和所述第一 NMOS管(Mn1)的柵極短接后輸出第一偏置電壓(Vbl)；所述第一 NMOS管(Mn1)的源極和襯底均接地，所述第二 NMOS管(Mn2)的源極和襯底均接地，所述第三NMOS管(Mn3)的源極和襯底均接地； 所述第二 NMOS管(Mn2)的漏極與所述第一 PMOS管(Mp1)的漏極連接，所述第一 PMOS管(Mp1)的漏極和第一 PMOS管(Mp1)的柵極短接后與所述第二 PMOS管(Mp2)的柵極連接，且所述第一PMOS管(Mp1)的漏極和第一 PMOS管(Mp1)的柵極短接后輸出第二偏置電壓(Vb2)，所述第一 PMOS管(Mp1)的源極和襯底均與所述電源電壓(VDD)相連； 所述第二 PMOS管(Mp2)的源極與所述第三PMOS管(Mp3)的漏極連接，所述第二 PMOS管(Mp2)的漏極與所述第三NMOS管(Mn3)的漏極連接后與所述第三PMOS管(Mp3)的柵極連接并輸出第三偏置電壓(Vb3);所述第二 PMOS管(Mp2)的襯底接所述電源電壓(VDD)，所述第三PMOS管(Mp3)的源極和襯底均與所述電源電壓(VDD)連接。
3.根據(jù)權(quán)利要求2所述的可選擇的誤差放大器和電壓比較器復(fù)用電路，其特征在于，所述輸入級負(fù)載電路包括:第四PMOS管(Mp4)、第五PMOS管(Mp5)、第六PMOS管(Mp6)、第七PMOS管(Mp7)、第四NMOS管(Mn4)、第五NMOS管(Mn5)、第六NMOS管(Mn6)、第五開關(guān)管(Ms5)、第二電阻(R2)和第三電阻(R3)，其中， 所述第六NMOS管(Mn6)的柵極與所述第一偏置電壓(Vbl)連接，所述第六NMOS管(Mn6)的源極和襯底均接地，所述第六NMOS管(Mn6)的漏極分別與所述第二電阻(R2)的一端、所述第三電阻(R3)的一端以及所述第五開關(guān)管(Ms5)的漏極連接，所述第二電阻(R2)的另一端與所述第五開關(guān)管(Ms5)的源極和所述第四NMOS管(Mn4)的源極連接，所述第五開關(guān)管(Ms5)的襯底接地，所述第五開關(guān)管(Ms5)的柵極接所述控制信號的反相信號(?Vtrt);所述第三電阻(R3)的另一端接所述第五NMOS管(Mn5)的源極，所述第五NMOS管(Mn5)的襯底和所述第四NMOS管(Mn4)的襯底均接地，所述第五NMOS管(Mn5)的柵極接第一外界信號(U，所述第四NMOS管(Mn4)的柵極接第二外界信號(Vfb)； 所述第四NMOS管(Mn4)的漏極與所述第四PMOS管(Mp4)的漏極和所述第六PMOS管(Mp6)的源極相連，所述第五NMOS管(Mn5)的漏極與所述第五PMOS管(Mp5)漏極和所述第七PMOS管(Mp7)的源極相連；所述第四PMOS管(Mp4)的源極和襯底短接后與所述電源電壓(VDD)連接，所述第五PMOS管(Mp5)的源極和襯底短接后與所述電源電壓(VDD)連接，所述第四PMOS管(Mp4)的柵極和所述第五PMOS管(Mp5)的柵極連接且與所述第三偏置電壓(Vb3)連接，所述第六PMOS管(Mp6)的柵極和所述第七PMOS管(Mp7)的柵極連接且與所述第二偏置電壓(Vb2)連接，所述第六PMOS管(Mp6)的襯底和所述第七PMOS管(Mp7)的襯底均與所述電源電壓(VDD)連接，所述第六PMOS管(Mp6)的漏極輸出第一電壓(Vx)，所述第七PMOS管(Mp7)的漏極輸出第二電壓(Vy)。
4.根據(jù)權(quán)利要求3所述的可選擇的誤差放大器和電壓比較器復(fù)用電路，其特征在于，所述誤差放大器輸出電路包括:第九NMOS管(Mn9)、第十NMOS管(Mnltl)、第一開關(guān)管(Ms1)、第四開關(guān)管(Ms4)、第一電阻(R1)、第二電容(Cc)和第一電容(C1);其中， 所述第一開關(guān)管(Ms1)的漏極與所述第一電壓(Vx)連接，所述第一開關(guān)管(Ms1)的柵極接所述控制信號(Vtri),所述第一開關(guān)管(Ms1)的襯底接地；所述第四開關(guān)管(Ms4)的漏極與所述第二電壓(Vy)連接，所述第四開關(guān)管(Ms4)的柵極接所述控制信號(Vtrt),所述第四開關(guān)管(Ms4)的襯底接地，所述第四開關(guān)管(Ms4)的源極與所述第十NMOS管(Mnltl)的漏極和所述第十NMOS管(Mnltl)的柵極連接后與所述第九NMOS管(Mn9)的柵極連接，所述第九NMOS管(Mn9)的源極和襯底均接地，所述第十NMOS管(Mnltl)的源極和襯底均接地，所述第九NMOS管(Mn9)的漏極與所述第一開關(guān)管(Ms1)的源極連接后分別與所述第一電阻(R1)的一端和所述第二電容(C。)的一端連接，且輸出第一輸出電壓(Vmtot),所述第二電容(C。)的另一端接地，所述第一電阻(R1)的另一端串聯(lián)所述第一電容(C1)后接地。
5.根據(jù)權(quán)利要求4所述的可選擇的誤差放大器和電壓比較器復(fù)用電路，其特征在于，所述電壓比較器輸出電路包括:第二開關(guān)管(Ms2)、第三開關(guān)管(Ms3)、第六開關(guān)管(Ms6)、第七NMOS管(Mn7)和第八NMOS管(Mn8);其中， 所述第二開關(guān)管(Ms2)的漏極與所述第一電壓(Vx)連接，所述第二開關(guān)管(Ms2)的襯底接地，所述第二開關(guān)管(Ms2)的柵極與所述第三開關(guān)管(Ms3)的柵極連接并接所述控制信號的反相信號(?Vtrt)，所述第三開關(guān)管(Ms3)的漏極與所述第二電壓(Vy)連接，所述第三開關(guān)管(Ms3)的襯底接地，所述第三開關(guān)管(Ms3)的源極與所述第八NMOS管(Mn8)的漏極和所述第八NMOS管(Mn8)的柵極連接后與所述第七NMOS管(Mn7)的柵極連接，所述第七NMOS管(Mn7)的漏極和所述第二開關(guān)管(Ms2)的源極連接后與所述第六開關(guān)管(Ms6)的漏極連接并輸出第二輸出電壓(VcJ ;所述第六開關(guān)管(Ms6)的柵極與所述控制信號(Vtri)連接，所述第六開關(guān)管(Ms6)的襯底和源極均接地，所述第七NMOS管(Mn7)的襯底和源極均接地，所述第八NMOS管(Mn8)襯底和源極均接地。
6.根據(jù)權(quán)利要求3所述的可選擇的誤差放大器和電壓比較器復(fù)用電路，其特征在于，所述第二電阻(R2)的阻值和所述第三電阻的阻值(R3)相等。
【文檔編號】H02M3/00GK104135149SQ201410401063
【公開日】2014年11月5日 申請日期:2014年8月14日 優(yōu)先權(quán)日:2014年8月14日
【發(fā)明者】劉簾曦, 宋宇, 馬麗, 張雪軍, 朱樟明, 楊銀堂 申請人:西安電子科技大學(xué)