本發(fā)明屬于靜電防護電路領域，特別是涉及增強型堆疊式ESD電路及混合電壓輸入輸出接口電路。

背景技術：

靜電放電(Electrostatic Discharge)是指具有不同靜電電位的物體互相靠近或直接接觸引起的電荷轉移。集成電路元器件的線路縮小，耐壓降低，線路面積減小，使得器件耐靜電沖擊能力減弱，靜電電場(Static Electric Field)和靜電電流(ESD current)成為這些高密度元器件的致命殺手。同時大量的塑料制品等高絕緣材料的普遍應用，導致產生靜電的機會大增。日常生活中如走動，空氣流動，搬運等都能產生靜電。人們一般認為只有CMOS類的晶片才對靜電敏感，實際上，集成度高的元器件電路都很敏感。

靜電對電子元件的影響包括：1)靜電吸附灰塵，改變線路間的阻抗，影響產品的功能與壽命；2)因電場或電流破壞元件的絕緣或導體，完全破壞元件，使元件不能工作；3)因瞬間的電場或電流產生的熱，元件受傷，仍能工作，壽命受損，即有些電子元器件受到靜電損傷后性能沒有明顯的下降，但多次累加放電會給器件造成內傷而形成隱患，而且增加了器件對靜電的敏感性。

從一個元件生產后一直到它損壞以前所有的過程都受到靜電的威脅，而這些靜電的產生也具有隨機性，由于靜電的產生和放電都是瞬間發(fā)生的，極難預測和防護。而復雜性靜電放電損傷分板工作，因電子產品的精細，微小的結構特點而費時、費事、費錢，要求較復雜的技術往往需要使用掃描電鏡等精密儀器，即使如此有些靜電損傷現(xiàn)象也難以與其他原因造成的損傷加以區(qū)別，使人誤把靜電損傷失效當作其它失效，這是對靜電放電損害未充分認識之前，常常歸咎于早期失效或情況不明的失效，從而不自覺的掩蓋了失效的真正原因。

因ESD產生的原因及其對集成電路放電的方式不同﹐ESD目前被分為四類：一是人體放電模式，指因人體在地上走動磨擦或其他因素在人體上已累積了靜電，當此人去碰觸到IC時，人體上的靜電便會經(jīng)由IC的引腳(pin)而進入IC內，再經(jīng)由IC放電到地去。二是機器放電模式，指機器(例如機械手臂)本身累積了靜電，當此機器去碰觸到IC時，該靜電便經(jīng)由IC的pin放電。三是元件充電模式，指IC先因磨擦或其他因素而在IC內部累積了靜電，但在靜電累積的過程中IC并未被損傷，此帶有靜電的IC在處理過程中，當其pin去碰觸到接地面時，IC內部的靜電便會經(jīng)由pin自IC內部流出來，而造成了放電的現(xiàn)象。四是電場感應模式，當IC因輸送帶或其他因素而經(jīng)過一電場時，其相對極性的電荷可能會自一些IC腳而排放掉，等IC通過電場之后，IC本身便累積了靜電荷，此靜電荷會以類似CDM的模式放電出來。

另外，隨著CMOS集成電路的發(fā)展，片上系統(tǒng)(SOC)芯片的應用越來越廣泛。為提高SOC的速度和性能，器件尺寸和柵氧層厚度需按比例縮小，同時電源電壓和功耗也隨之減小。然而，在SOC芯片電路中，低壓I/O端口必須能驅動或接受其他子電路的高壓信號，以完成信號流通。在這種混合電壓I/O接口電路中，器件的柵氧層可靠性成為考慮ESD保護時需要特別需要關注的問題。

然而，傳統(tǒng)的堆疊式ESD電路1如圖1和圖2所示，包括分壓電路11，RC檢測電路12，反相器電路13及泄放電路14四個部分，但傳統(tǒng)的堆疊式ESD電路在占用相當大面積的情況下，并不能達到理想的電流泄放能力。

鑒于此，有必要提供新的增強型堆疊式ESD電路及混合電壓輸入輸出接口電路用以解決此問題。

技術實現(xiàn)要素：

鑒于以上所述現(xiàn)有技術的缺點，本發(fā)明的目的在于提供一種增強型堆疊式ESD電路及混合電壓輸入輸出接口電路，用于解決傳統(tǒng)堆疊式ESD電路存在泄放電流能力弱的問題。

為實現(xiàn)上述目的及其他相關目的，本發(fā)明提供一種增強型堆疊式ESD電路及混合電壓輸入輸出接口電路，所述增強型堆疊式ESD電路包括：

內部ESD總線，用于向所述ESD電路提供電壓；

分壓電路，與所述內部ESD總線連接，用于對內部ESD總線的電壓進行分壓；

RC檢測電路，與所述內部ESD總線連接，用于實現(xiàn)當內部ESD總線的電壓為正常上電脈沖時，RC檢測電路輸出高電平，當內部ESD總線的電壓為高壓瞬態(tài)脈沖時，所述RC檢測電路輸出低電平；

反相器電路，分別與所述RC檢測電路及泄放電路連接，用于對RC檢測電路輸出的電壓進行反相，從而控制泄放電路的開啟與關閉；

偏置電壓傳輸電路，分別與所述分壓電路及反相器電路連接，用于實現(xiàn)當內部ESD總線的電壓為正常上電脈沖時，所述偏置電壓傳輸電路開啟，將分壓電路的輸出電壓傳輸?shù)椒聪嗥麟娐罚攦炔縀SD總線的電壓為瞬態(tài)高壓脈沖時，所述偏置電壓傳輸電路關閉；

高壓傳輸電路，分別與所述內部ESD總線及泄放電路連接，用于實現(xiàn)當內部ESD總線的電壓為正常上電脈沖時，所述高壓傳輸電路關閉，當內部ESD總線的電壓為高壓瞬態(tài)脈沖時，高壓傳輸電路開啟，并將所述高壓瞬態(tài)脈沖產生的高壓信號傳輸?shù)叫狗烹娐罚?/p>

泄放電路，分別與所述反相器電路、高壓傳輸電路及內部ESD總線連接，用于實現(xiàn)當內部ESD總線的電壓為正常上電脈沖時，所述泄放電路關閉，當內部ESD總線的電壓為高壓瞬態(tài)脈沖時，所述泄放電路開啟，并對所述ESD電路中的電流進行泄放。

優(yōu)選地，所述分壓電路包括N級串聯(lián)的分壓單元，所述N大于等于2，其中，所述分壓單元包括第一NMOS管和第二NMOS管，所述第一NMOS管的漏極與所述內部ESD總線連接，所述第一NMOS管的源極分別與所述第一NMOS管的柵極、第二NMOS管的漏極連接，所述第二NMOS管的源極與所述第二NMOS管的柵極連接。

優(yōu)選地，所述RC檢測電路包括N級串聯(lián)的RC檢測單元，所述N大于等于2，其中，所述RC檢測單元包括一端與所述內部ESD總線連接第一電阻，及所述第一電阻的另一端與第一電容連接。

優(yōu)選地，所述RC檢測單元的時間常數(shù)為1μs。

優(yōu)選地，在0.18μm的SOI工藝中，所述第一電阻的值為105KΩ，所述第一電容的值為9.8pF。

優(yōu)選地，所述反相器電路為一級反相器電路或三級反相器電路中的一種。

優(yōu)選地，所述反相器電路為一級反相器電路，所述一級反相器電路包括N級串聯(lián)的一級反相器單元，所述N大于等于2，其中，所述一級反相器單元包括第一PMOS管及第三NMOS管，所述第一PMOS管的源極與所述內部ESD總線連接，所述第一PMOS管的漏極與所述第三NMOS管的漏極連接，所述第一PMOS管的柵極分別與所述第三NMOS管的柵極、及第一電阻的另一端連接，所述第三NMOS管的源極與所述分壓電路連接。

優(yōu)選地，所述反相器電路為三級反相器電路，所述三級反相器電路包括N級串聯(lián)的三級反相器單元，所述N大于等于2，其中，所述三級反相器單元包括第一、第二、第三PMOS管及第三、第四、第五NMOS管，所述第一、第二、第三PMOS管的源極均與所述內部ESD總線連接，所述第一PMOS管的漏極與所述第三NMOS管的漏極、第二PMOS管的柵極、及第四NMOS管的柵極連接，所述第二PMOS管的漏極與所述第四NMOS管的漏極、第三PMOS管的柵極、及第五NMOS管的柵極連接，所述第一PMOS管的柵極分別與所述第三NMOS管的柵極、及第一電阻的另一端連接，所述第三PMOS管的漏極分別與所述第五NMOS管的漏極、高壓傳輸電路及泄放電路連接，所述第三NMOS管的源極與第四NMOS管的源極、第五NMOS管的源極及分壓電路連接。

優(yōu)選地，所述偏置電壓傳輸電路包括(N-1)級偏置電壓傳輸單元，所述N大于等于2，其中，所述偏置電壓傳輸單元包括第四PMOS管，所述第四PMOS管連接于相鄰兩級的一級反相器單元之間，所述第四PMOS管的源極與所述上一級的一級反相器單元中的第三NMOS管的源極、及分壓電路連接，所述第四PMOS管的漏極與所述下一級的一級反相器單元中的第一PMOS管的源極連接，所述第四PMOS管的柵極分別與所述下一級的一級反相器單元中的第一PMOS管的漏極、及第三NMOS管的柵極連接。

優(yōu)選地，所述偏置電壓傳輸電路包括(N-1)級偏置電壓傳輸單元，所述N大于等于2，其中，所述偏置電壓傳輸單元包括第四PMOS管，所述第四PMOS管連接于相鄰兩級的三級反相器單元之間，所述第四PMOS管的源極分別與所述上一級的三級反相器單元中的第三、第四、第五NMOS管的源極、及分壓電路連接，所述第四PMOS管的漏極與所述下一級的三級反相器單元中的第一、第二、第三PMOS管的源極連接，所述第四PMOS管的柵極分別與所述下一級的三級反相器單元中的第一PMOS管的漏極、及第三NMOS管的柵極連接。

優(yōu)選地，所述高壓傳輸電路包括(N-1)級串聯(lián)的高壓傳輸單元，所述N大于等于2，其中，所述高壓傳輸單元包括第六NMOS管，所述第六NMOS管的漏極與所述內部ESD總線連接，所述第六NMOS管的源極與反相器電路連接，所述第六NMOS管的柵極分別與所述反相器電路及泄放電路連接。

優(yōu)選地，所述泄放電路包括N級串聯(lián)的泄放單元，所述N大于等于2，其中，所述泄放單元包括第七NMOS管，所述第七NMOS管的柵極分別與所述反相器電路及高壓傳輸電路連接，所述第七NMOS管的漏極與所述內部ESD總線連接，所述第七NMOS管的源極與下一級泄放單元連接。

優(yōu)選地，所述泄放單元還包括與所述第七NMOS管并聯(lián)的第一反偏二極管，所述第一反偏二極管的陰極與所述第七NMOS管的漏極連接，所述第一反偏二極管的陽極與下一級泄放單元連接。

本發(fā)明還提供了一種混合電壓輸入輸出接口電路，連接于芯片引腳與外部電路之間，所述接口電路包括：

位于芯片引腳上的ESD防護電路，連接于電源端和接地端之間，用于對芯片進行ESD保護；

N×VDD輸入輸出緩沖電路，分別與電源端、接地端及芯片引腳連接，用于實現(xiàn)芯片引腳與外部電路之間的信號傳輸；其中，所述ESD防護電路包括：

第二正偏二極管，連接于芯片引腳的一端和增強型堆疊式ESD電路之間，用于將芯片引腳上的正向高壓瞬態(tài)脈沖傳輸?shù)剿鲈鰪娦投询B式ESD電路上；

第三反偏二極管，連接于芯片引腳的另一端和接地端之間，用于將芯片引腳上的反向高壓瞬態(tài)脈沖傳輸?shù)浇拥囟耍?/p>

第四正偏二極管，連接于電源端和增強型堆疊式ESD電路之間，用于將電源端的正向高壓瞬態(tài)脈沖傳輸?shù)皆鰪娦投询B式ESD電路上；

如上述任一項所述的增強型堆疊式ESD電路，連接于芯片引腳的一端和接地端之間，用于將流經(jīng)所述增強型堆疊式ESD電路的高壓瞬態(tài)脈沖進行泄放；

ESD鉗位電路，連接于電源端和接地端之間，用于將接地端上的高壓瞬態(tài)脈沖進行泄放。

優(yōu)選地，所述N×VDD輸入輸出緩沖電路與所述芯片引腳之間還連接有一保護電阻。

如上所述，本發(fā)明的一種增強型堆疊式ESD電路及混合電壓輸入輸出接口電路，具有以下有益效果：

1.本發(fā)明通過在所述分壓電路及反相器電路之間設置偏置電壓傳輸電路，實現(xiàn)當所述ESD電路正常上電開啟時，所述偏置電壓傳輸電路把分壓電路的輸出電壓從上一層反相器單元傳送到下一層反相器單元中，使得每一層反相器單元之間的電壓差值相等，從而避免出現(xiàn)柵氧層可靠性問題。

2.本發(fā)明還通過在反相器電路及泄放電路之間增加高壓傳輸電路，實現(xiàn)當所述電路產生高壓瞬態(tài)脈沖時，在RC檢測電路的控制下，反相器電路輸出端呈高電壓，高壓傳輸電路開啟，并把高壓瞬態(tài)脈沖產生的高壓信號傳輸?shù)叫狗艈卧谄逳MOS管的柵極，提高了泄放單元第七NMOS管的柵極電壓，從而降低了第七NMOS管的等效電阻，增大了流經(jīng)第七NMOS管的電流，進而有效增強了該ESD電路的泄放電流的能力。

附圖說明

圖1顯示為傳統(tǒng)的堆疊式ESD電路的結構框圖。

圖2顯示為傳統(tǒng)的堆疊式ESD電路的電路圖。

圖3顯示為本發(fā)明所述增強型堆疊式ESD電路的電路圖。

圖4顯示為本發(fā)明所述增強型堆疊式ESD電路在高壓瞬態(tài)脈沖下的仿真圖。

圖5顯示為本發(fā)明混合電壓輸入輸出接口電路的電路框圖。

圖6顯示為本發(fā)明緩沖電路的電路圖。

圖7顯示為本發(fā)明ESD鉗位電路的電路圖。

元件標號說明

1 傳統(tǒng)的堆疊式ESD電路

11 分壓電路

12 RC檢測電路

13 反相器電路

14 泄放電路

2 增強型堆疊式ESD電路

21 分壓單元

22 RC檢測單元

23’ 一級反相器單元

23 三級反相器單元

24 偏置電壓傳輸單元

25 高壓傳輸單元

26 泄放單元

VDD 電源端

VSS 接地端

MN1 第一NMOS管

MN2 第二NMOS管

MN3 第三NMOS管

MN4 第四NMOS管

MN5 第五NMOS管

MN6 第六NMOS管

MN7 第七NMOS管

MN8 第八NMOS管

MN9 第九NMOS管

MP1 第一PMOS管

MP2 第二PMOS管

MP3 第三PMOS管

MP4 第四PMOS管

MP5 第五PMOS管

MP6 第六PMOS管

M1 第一MOS管

M2 第二MOS管

M3 第三MOS管

M4 第四MOS管

M5 第五MOS管

R1 第一電阻

R2 第二電阻

R_ESD 保護電阻

C1 第一電容

D1 第一反偏二極管

D2 第二正偏二極管

D3 第三反偏二極管

D4 第四正偏二極管

I1 第一反相器

具體實施方式

以下由特定的具體實施例說明本發(fā)明的實施方式，熟悉此技術的人士可由本說明書所揭露的內容輕易地了解本發(fā)明的其他優(yōu)點及功效。

請參閱圖3至圖7。須知，本說明書所附圖式所繪示的結構、比例、大小等，均僅用以配合說明書所揭示的內容，以供熟悉此技術的人士了解與閱讀，并非用以限定本發(fā)明可實施的限定條件，故不具技術上的實質意義，任何結構的修飾、比例關系的改變或大小的調整，在不影響本發(fā)明所能產生的功效及所能達成的目的下，均應仍落在本發(fā)明所揭示的技術內容得能涵蓋的范圍內。同時，本說明書中所引用的如“上”、“下”、“左”、“右”、“中間”及“一”等的用語，亦僅為便于敘述的明了，而非用以限定本發(fā)明可實施的范圍，其相對關系的改變或調整，在無實質變更技術內容下，當亦視為本發(fā)明可實施的范疇。

實施例一

如圖3所示，本實施例提供一種增強型堆疊式ESD電路2，所述ESD電路包括：

內部ESD總線，用于向所述ESD電路提供電壓；

分壓電路，與所述內部ESD總線連接，用于對內部ESD總線的電壓進行分壓；

RC檢測電路，與所述內部ESD總線連接，用于實現(xiàn)當內部ESD總線的電壓為正常上電脈沖時，RC檢測電路輸出高電平，當內部ESD總線的電壓為高壓瞬態(tài)脈沖時，所述RC檢測電路輸出低電平；

反相器電路，分別與所述RC檢測電路及泄放電路連接，用于對RC檢測電路輸出的電壓進行反相，從而控制泄放電路的開啟與關閉；

偏置電壓傳輸電路，分別與所述分壓電路及反相器電路連接，用于實現(xiàn)當內部ESD總線的電壓為正常上電脈沖時，所述偏置電壓傳輸電路開啟，將分壓電路的輸出電壓傳輸?shù)椒聪嗥麟娐?，當內部ESD總線的電壓為瞬態(tài)高壓脈沖時，所述偏置電壓傳輸電路關閉；

高壓傳輸電路，分別與所述內部ESD總線及泄放電路連接，用于實現(xiàn)當內部ESD總線的電壓為正常上電脈沖時，所述高壓傳輸電路關閉，當內部ESD總線的電壓為高壓瞬態(tài)脈沖時，高壓傳輸電路開啟，并將所述高壓瞬態(tài)脈沖產生的高壓信號傳輸?shù)叫狗烹娐罚?/p>

泄放電路，分別與所述反相器電路、高壓傳輸電路及內部ESD總線連接，用于實現(xiàn)當內部ESD總線的電壓為正常上電脈沖時，所述泄放電路關閉，當內部ESD總線的電壓為高壓瞬態(tài)脈沖時，所述泄放電路開啟，并對所述ESD電路中的電流進行泄放。

具體的，所述分壓電路包括N級串聯(lián)的分壓單元21，所述N大于等于2，其中，所述分壓單元21包括第一NMOS管MN1和第二NMOS管MN2，所述第一NMOS管MN1的漏極與所述內部ESD總線連接，所述第一NMOS管MN1的源極分別與所述第一NMOS管MN1的柵極、第二NMOS管MN2的漏極連接，所述第二NMOS管MN2的源極與所述第二NMOS管MN2的柵極連接。

具體的，所述RC檢測電路包括N級串聯(lián)的RC檢測單元22，所述N大于等于2，其中，所述RC檢測單元22包括一端與所述內部ESD總線連接第一電阻R1，及所述第一電阻R1的另一端與第一電容C1連接。

優(yōu)選地，所述RC檢測單元22的時間常數(shù)為1μs。進一步優(yōu)選地，在0.18μm的SOI工藝中，所述第一電阻R1的值為105KΩ，所述第一電容C1的值為9.8pF。

具體的，所述反相器電路為一級反相器電路或三級反相器電路中的一種。

當所述反相器電路為一級反相器電路時，所述一級反相器電路包括N級串聯(lián)的一級反相器單元23’，所述N大于等于2，其中，所述一級反相器單元23’包括第一PMOS管MP1及第三NMOS管MN3，所述第一PMOS管PM1的源極與所述內部ESD總線連接，所述第一PMOS管MP1的漏極與所述第三NMOS管MN3的漏極連接，所述第一PMOS管MP1的柵極分別與所述第三NMOS管MN3的柵極、及第一電阻R1的另一端連接，所述第三NMOS管MN3的源極與所述分壓電路連接。

所述偏置電壓傳輸電路包括(N-1)級偏置電壓傳輸單元24，所述N大于等于2，其中，所述偏置電壓傳輸單元24包括第四PMOS管MP4，所述第四PMOS管MP4連接于相鄰兩級的一級反相器單元23’之間，所述第四PMOS管MP4的源極與所述上一級的一級反相器單元中的第三NMOS管MN3的源極、及分壓電路連接，所述第四PMOS管MP4的漏極與所述下一級的一級反相器單元中的第一PMOS管MP1的源極連接，所述第四PMOS管MP4的柵極分別與所述下一級的一級反相器單元中的第一PMOS管MP1的漏極、及第三NMOS管MN3的柵極連接。

當所述反相器電路為三級反相器電路時，所述三級反相器電路包括N級串聯(lián)的三級反相器單元23，所述N大于等于2，其中，所述三級反相器單元23包括第一、第二、第三PMOS管及第三、第四、第五NMOS管，所述第一、第二、第三PMOS管的源極均與所述內部ESD總線連接，所述第一PMOS管MP1的漏極與所述第三NMOS管MN3的漏極、第二PMOS管MP2的柵極、及第四NMOS管MN4的柵極連接，所述第二PMOS管MP2的漏極與所述第四NMOS管MN4的漏極、第三PMOS管MP3的柵極、及第五NMOS管MN5的柵極連接，所述第一PMOS管MP1的柵極分別與所述第三NMOS管MN3的柵極、及第一電阻R1的另一端連接，所述第三PMOS管MP3的漏極分別與所述第五NMOS管MN5的漏極、高壓傳輸電路及泄放電路連接，所述第三NMOS管MN3的源極與第四NMOS管MN4的源極、第五NMOS管MN5的源極及分壓電路連接。

所述偏置電壓傳輸電路包括(N-1)級偏置電壓傳輸單元24，所述N大于等于2，其中，所述偏置電壓傳輸單元24包括第四PMOS管MP4，所述第四PMOS管MP4連接于相鄰兩級的三級反相器單元之間，所述第四PMOS管MP4的源極分別與所述上一級的三級反相器單元中的第三、第四、第五NMOS管的源極、及分壓電路連接，所述第四PMOS管MP4的漏極與所述下一級的三級反相器單元中的第一、第二、第三PMOS管的源極連接，所述第四PMOS管MP4的柵極分別與所述下一級的三級反相器單元中的第一PMOS管MP1的漏極、及第三NMOS管MN3的柵極連接。

優(yōu)選地，在本實施例中，所述反相器電路為三級反相器電路。

具體的，所述高壓傳輸電路包括(N-1)級串聯(lián)的高壓傳輸單元25，所述N大于等于2，其中，所述高壓傳輸單元包括第六NMOS管MN6，所述第六NMOS管MN6的漏極與所述內部ESD總線連接，所述第六NMOS管MN6的源極與反相器電路連接，所述第六NMOS管MN6的柵極分別與所述反相器電路及泄放電路連接。

具體的，所述泄放電路包括N級串聯(lián)的泄放單元26，所述N大于等于2，其中，所述泄放單元26包括第七NMOS管MN7，所述第七NMOS管MN7的柵極分別與所述反相器電路及高壓傳輸電路連接，所述第七NMOS管MN7的漏極與所述內部ESD總線連接，所述第七NMOS管MN7的源極與下一級泄放單元連接。

優(yōu)選地，所述泄放單元還包括與所述第七NMOS管MN7并聯(lián)的第一反偏二極管D1，所述第一反偏二極管D1的陰極與所述第七NMOS管MN7的漏極連接，所述第一反偏二極管D1的陽極與下一級泄放單元連接。

需要說明的是，當所述內部ESD總線上的高壓瞬態(tài)脈沖為正向高壓瞬態(tài)脈沖時，所述ESD電路開啟，并通過泄放電路的NMOS管進行泄放電流；當所述內部ESD總線上的高壓瞬態(tài)脈沖為反向高壓瞬態(tài)脈沖時，反偏二極管開啟，并進行泄放電流，此時，泄放電路的NMOS管作為寄生器件也具有一定的ESD防護能力。

下面請參閱圖3至圖4對本實施例中基于0.18μm SOI工藝的所述增強型堆疊式ESD電路的工作過程進行詳細介紹。其中，優(yōu)選地，在本實施例中，所述N等于3，即所述ESD電路為3×VDD增強型堆疊式ESD電路。

如圖3所示，對于該電路的分壓電路，V_B0處的電壓為2VDD，V_B1處的電壓為VDD；對于RC檢測電路，當內部ESD總線的電壓為正常上電脈沖時，RC檢測電路跟隨內部ESD總線電壓的變化而變化，節(jié)點f處的電壓為3VDD，節(jié)點g處的電壓為2VDD、節(jié)點h處的電壓為VDD；經(jīng)過反相器電路后，節(jié)點i處的電壓為VDD，節(jié)點j處的電壓為0V；因此，偏置電壓傳輸電路的第四PMOS管MP4開啟，使得節(jié)點d處的電壓等于V_B0，節(jié)點e處的電壓等于V_B1；節(jié)點f、g、h的信號進過三級反相器電路后，節(jié)點A處的電壓為2VDD，節(jié)點B處的電壓為VDD，節(jié)點C處的電壓為0V；由于高壓傳輸電路的第六NMOS管MN6的漏極電壓為3VDD，柵極電壓為2VDD，源極電壓為2VDD，故所述第六NMOS管MN6為關斷狀態(tài)；而泄放電路的第七NMOS管MN7的柵極處于低電平狀態(tài)，因此，第七NMOS管MN7為關斷狀態(tài)。

需要說明的是，所述ESD電路在相鄰的兩個反相器單元之間增加了一個偏置電壓傳輸單元，即第四PMOS管MP4；當所述內部ESD總線的電壓為正常上電脈沖時，所述第四PMOS管MP4開啟，并把分壓電路的輸出電壓通過上一層反相器單元傳送到下一層反相器單元，使得每一層反相器單元之間的電壓差值為VDD，避免出現(xiàn)柵氧層可靠性問題。

對于圖3所述的增強型堆疊式ESD電路，其在高壓瞬態(tài)脈沖下的仿真圖如圖4所示，對于該電路的分壓電路，V_B0處的電壓為2VDD，V_B1處的電壓為VDD；對于RC檢測電路，當內部ESD總線的電壓為高壓瞬態(tài)脈沖時，RC檢測電路無法跟隨內部ESD總線電壓的變化而變化，此時，節(jié)點f、g、h均處于低電平狀態(tài)，經(jīng)過反相器電路后，節(jié)點i、j處為高電平，因此，偏置電壓傳輸電路的第四PMOS管MP4處于關斷狀態(tài)，節(jié)點f、g、h的信號進過三級反相器電路后節(jié)點A、B、C均處于高電平狀態(tài)，因此，高壓傳輸電路的第六NMOS管MN6導通，并把高壓信號傳輸?shù)叫狗烹娐返牡谄逳MOS管MN7的柵極，進一步增大了第七NMOS管MN7的柵極電壓，根據(jù)公式一可知，柵極電壓升高，使第七NMOS管MN7的等效電阻降低，當?shù)谄逳MOS管MN7的等效電阻降低時，流經(jīng)其內的電流增大，因而有效增強了所述ESD電路泄放電流的能力。

其中，r_on為等效電阻，μ為MOS管溝道內電子(或空穴)的遷移率，C_OX為柵氧層單位面積電容，(W/L)為MOS管的寬長比，V_GS為MOS管的柵極電壓，V_TH為MOS管的閾值電壓。

實施例二

如圖5所示，本實施例提供了一種混合電壓輸入輸出接口電路，連接于芯片引腳與外部電路之間，所述接口電路包括：

位于芯片引腳上的ESD防護電路，連接于電源端VDD和接地端VSS之間，用于對芯片進行ESD保護；

N×VDD輸入輸出緩沖電路，分別與電源端、接地端及芯片引腳連接，用于實現(xiàn)芯片引腳與外部電路之間的信號傳輸；其中，所述ESD防護電路包括：

第二正偏二極管D2，連接于芯片引腳的一端和增強型堆疊式ESD電路之間，用于將芯片引腳上的正向高壓瞬態(tài)脈沖傳輸?shù)剿鲈鰪娦投询B式ESD電路上；

第三反偏二極管D3，連接于芯片引腳的另一端和接地端之間，用于將芯片引腳上的反向高壓瞬態(tài)脈沖傳輸?shù)浇拥囟耍?/p>

第四正偏二極管D4，連接于電源端和增強型堆疊式ESD電路之間，用于將電源端的正向高壓瞬態(tài)脈沖傳輸?shù)皆鰪娦投询B式ESD電路上；

如實施例一所述的增強型堆疊式ESD電路2，連接于芯片引腳的一端和接地端之間，用于將流經(jīng)所述增強型堆疊式ESD電路的高壓瞬態(tài)脈沖進行泄放；

ESD鉗位電路，連接于電源端和接地端之間，用于將接地端上的高壓瞬態(tài)脈沖進行泄放。

具體的，所述N×VDD輸入輸出緩沖電路與所述芯片引腳之間還連接有一保護電阻R_ESD，避免大電流對第二正偏二極管D2和第三反偏二極管D3的沖擊。

具體的，如圖6所示，所述N×VDD輸入輸出緩沖電路包括：

預驅動放大器，分別與電源端、接地端及反相電路連接，用于對反相電路提供柵極控制信號；

反相電路，與所述預驅動放大器連接，用于與所述預驅動放大器結合構成三穩(wěn)態(tài)輸出電路；

升壓電路，連接于電源端和動態(tài)柵偏置電路之間，用于對電源端的電壓進行升壓；

動態(tài)柵偏置電路，一端與所述反相電路連接，另一端分別與升壓電路及降壓傳輸電路連接，用于向降壓傳輸電路提供柵極偏置電壓；

降壓傳輸電路，與所述動態(tài)柵偏置電路及三穩(wěn)態(tài)輸出電路連接，用于將芯片數(shù)據(jù)信號傳輸?shù)叫酒_上及將芯片引腳上的輸入信號降壓并傳輸?shù)叫酒校?/p>

輸入整形電路，分別與所述降壓傳輸電路、電源端及接地端連接，作為芯片串行數(shù)據(jù)輸入端，用于將接收到的芯片引腳上的信號進行整形。

需要說明的是，所述N×VDD輸入輸出緩沖電路的端口包括使能信號，數(shù)據(jù)輸入信號，數(shù)據(jù)輸出信號，電源端VDD，接地端VSS，及輸出端，其中，所述使能信號、數(shù)據(jù)輸入信號、數(shù)據(jù)輸出信號是由芯片內部電路產生的，而輸出端是與外部電路相連。

其中，所述反相電路包括第一MOS管M1和第二MOS管M2，所述第一、第二MOS管的柵極均與所述預驅動放大器、及動態(tài)柵偏置電路連接，第一MOS管M1的第一電極與所述電源端VDD連接，所述第一MOS管M1的第二電極與所述第二MOS管M2的第二電極連接，所述第二MOS管M2的第一電極與所述接地端VSS連接。

所述降壓傳輸電路包括第三、第四MOS管，所述第三、第四MOS管的柵極與所述動態(tài)柵偏置電路連接，所述第三MOS管M3的第一電極與所述第一、第二MOS管的第二電極連接，所述第三MOS管M3的第二電極與所述第四MOS管M4的第一電極連接，所述第四MOS管M4的第二電極作為輸出端。

所述輸入整形電路包括第五MOS管M5和第一反相器I1，所述第五MOS管M5的第一電極與所述第三MOS管M3的第一電極、及第一反相器I1的一端連接，所述第五MOS管M5的第二電極與電源端VDD連接，所述第五MOS管M5的柵極與所述第一反相器I1的另一端連接，作為芯片串行數(shù)據(jù)輸入端。

優(yōu)選地，所述第一、第二、第三、第四、第五MOS管可以為PMOS管或NMOS管中的一種，所述第一電極為源極或漏極中的一種，所述第二電極為源極或漏極中的一種。

具體的，如圖7所示，所述ESD鉗位電路包括一端與所述電源端VDD連接的第二電阻R2，所述第二電阻R2的另一端分別與所述第五PMOS管MP5的源極、第五PMOS管MP5的漏極、第六PMOS管MP6的柵極、第八NMOS管MN8的柵極連接，所述第五PMOS管MP5的柵極與接地端VSS連接，所述第六PMOS管MP6的源極與電源端VDD連接，所述第六PMOS管MP6的漏極與所述第八NMOS管MN8的漏極、及第九NMOS管MN9的柵極連接，所述第八NMOS管MN8的源極與接地端VSS連接，所述第九NMOS管MN9的漏極與電源端VDD連接，所述第九NMOS管MN9的源極與接地端VSS連接。

需要說明的是，當電源端為正常上電脈沖時，A’點電位為高，B’點電位為低，第九NMOS管MN9不導通；當電源端為高壓瞬態(tài)脈沖時，A’點電位為低，B’點電位為高，第九NMOS管MN9導通，進行電流泄放。

下面請參閱圖5對本實施例中所述的混合電壓輸入輸出接口電路進行說明。

優(yōu)選地，在本實施例中，所述N等于3，即所述增強型堆疊式ESD電路為3×VDD增強型堆疊式ESD電路，所述N×VDD輸入輸出緩沖電路為3×VDD輸入輸出緩沖電路。

如圖5所示，當所述混合電壓輸入輸出接口電路正常上電時，位于芯片引腳上的ESD防護電路關斷，I/O PAD上的信號可通過3×VDD輸入輸出緩沖電路傳輸?shù)叫酒瑑炔孔鳛榇袛?shù)據(jù)輸入，或經(jīng)過3×VDD輸入輸出緩沖電路輸出至I/O PAD上作為輸出；當所述I/O PAD上出現(xiàn)正向到VDD的高壓瞬態(tài)脈沖時，該高壓瞬態(tài)脈沖通過第二正偏二極管D2傳輸?shù)皆鰪娦投询B式ESD電路的內部ESD總線上，并通過所述增強型堆疊式ESD電路泄放電流，該泄放電流通過所述增強型堆疊式ESD電路傳輸?shù)浇拥囟薞SS，再通過ESD鉗位電路進行泄放；當所述I/O PAD上出現(xiàn)正向到VSS的高壓瞬態(tài)脈沖時，該高壓瞬態(tài)脈沖通過第二正偏二極管D2傳輸?shù)皆鰪娦投询B式ESD電路的內部ESD總線上，并通過所述增強型堆疊式ESD電路將電流泄放到接地端VSS；當所述芯片引腳上出現(xiàn)反向到VDD的高壓瞬態(tài)脈沖時，該高壓瞬態(tài)脈沖通過第三反偏二極管D3傳輸?shù)浇拥囟薞SS，再通過ESD鉗位電路泄放到電源端VDD上；當所述芯片引腳上出現(xiàn)反向到VSS的高壓瞬態(tài)脈沖時，該高壓瞬態(tài)脈沖通過第三反偏二極管D3傳輸?shù)浇拥囟薞SS；當所述電源端VDD出現(xiàn)正向到VSS的高壓瞬態(tài)脈沖時，一部分高壓瞬態(tài)脈沖通過第四正偏二極管D4傳輸?shù)皆鰪娦投询B式ESD電路的內部ESD總線上，并通過所述增強型堆疊式ESD電路泄放電流；另一部分高壓瞬態(tài)脈沖則通過ESD鉗位電路泄放電流。當所述電源端VDD出現(xiàn)反向到VSS的高壓瞬態(tài)脈沖時，該高壓瞬態(tài)脈沖通過ESD鉗位電路泄放到接地端VSS上。

綜上所述，本發(fā)明的一種增強型堆疊式ESD電路及混合電壓輸入輸出接口電路，具有以下有益效果：

1.本發(fā)明通過在所述分壓電路及反相器電路之間設置偏置電壓傳輸電路，實現(xiàn)當所述ESD電路正常上電開啟時，所述偏置電壓傳輸電路把分壓電路的輸出電壓從上一層反相器單元傳送到下一層反相器單元中，使得每一層反相器單元之間的電壓差值相等，從而避免出現(xiàn)柵氧層可靠性問題。

2.本發(fā)明還通過在反相器電路及泄放電路之間增加高壓傳輸電路，實現(xiàn)當所述電路產生高壓瞬態(tài)脈沖時，在RC檢測電路的控制下，反相器電路輸出端呈高電壓，高壓傳輸電路開啟，并把高壓瞬態(tài)脈沖產生的高壓信號傳輸?shù)叫狗艈卧谄逳MOS管的柵極，提高了泄放單元第七NMOS管的柵極電壓，從而降低了第七NMOS管的等效電阻，增大了流經(jīng)第七NMOS管的電流，進而有效增強了該ESD電路的泄放電流的能力。

所以，本發(fā)明有效克服了現(xiàn)有技術中的種種缺點而具高度產業(yè)利用價值。

上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發(fā)明的權利要求所涵蓋。