用于高壓集成電路的過壓保護電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及一種高壓集成電路，具體是指用于高壓集成電路的過壓保護電路。
【背景技術(shù)】
[0002] 高壓集成電路（HVIC)是一種帶有欠壓保護、邏輯控制等功能的柵極驅(qū)動電路，它 將電力電子與半導體技術(shù)相結(jié)合，逐漸取代傳統(tǒng)的分立元件，越來越多地被應(yīng)用在大功率 IGBT、M0SFET等驅(qū)動領(lǐng)域。
[0003] 高壓集成電路應(yīng)用系統(tǒng)通常由高壓集成電路、功率器件、外圍電阻電容電感等構(gòu) 成。高壓集成電路的輸入電源VCC通常由非隔離電源提供，但常常會受到市電、輸出負載等 因素的影響而存在過壓的危險。為了防止輸入電源VCC過大而引起高壓集成電路的損壞、 系統(tǒng)的失效，就必須設(shè)法確保輸入電源VCC不會超過預定的值，并且在輸入電源VCC達到一 定值時使高壓集成電路過壓保護電路工作，產(chǎn)生釋放通道，降低VCC電壓，確保高壓集成電 路的安全，確保系統(tǒng)的安全工作。
[0004] 為了解決上述問題，現(xiàn)有的做法通常是在高壓集成電路內(nèi)部的輸入電源端口接一 個齊納二極管到電源地，利用齊納二極管的齊納電壓，將輸入電源VCC鉗位在一個固定值， 從而達到防止輸入電源VCC過大的目的。這種方法雖能夠簡單地保證輸入電源VCC不會超 過預定值，但其缺點是：一旦有大電流流過齊納二極管，則該齊納二極管便容易燒毀，其可 靠性不高；同時，一旦輸入電源VCC出現(xiàn)過沖電壓，則也容易燒毀電路。因此，傳統(tǒng)方法的局 限性很強，不適于廣泛推廣和應(yīng)用。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明的目的在于克服目前高壓集成電路的輸入電源過大時，不能有效防止其擊 穿或損壞的缺陷，提供一種結(jié)構(gòu)簡單，能有效防止高壓集成電路被擊穿或損壞的用于高壓 集成電路的過壓保護電路。
[0006] 本發(fā)明的目的通過下述技術(shù)方案實現(xiàn)：用于高壓集成電路的過壓保護電路，主要 由PM0S晶體管I，串接在一起的PM0S晶體管II和NM0S晶體管I，柵極與PM0S晶體管II和 NM0S晶體管I的連接點相連接、漏極分別與PM0S晶體管II和PM0S晶體管I的源極相連接、 而源極則與NM0S晶體管I的源極相連接的NM0S晶體管II，以及串接在NM0S晶體管I的源 極與PM0S晶體管I的漏極之間的齊納二極管組組成；且所述PM0S晶體管II的柵極與PM0S 晶體管I的漏極相連接。
[0007] 進一步地，所述齊納二極管組由一個以上的齊納二極管同向順次串接而成，且所 述PM0S晶體管I的漏極和PM0S晶體管II的柵極均與該齊納二極管組的陰極相連接，而 NM0S晶體管I的源極與NM0S晶體管II的源極則均與齊納二極管組的陽極相連接后再接 地。
[0008] 根據(jù)實際需求，所述齊納二極管的數(shù)量為一個、兩個、三個或四個。
[0009] 為了較好的實現(xiàn)本發(fā)明，在PM0S晶體管II的漏極與源極之間還串接有電容C1，而 在NMOS晶體管I的柵極處還串接有電阻R。
[0010] 同時，在PM0S晶體管I的源極處設(shè)有由電感L、電容C2和二極管D所構(gòu)成的高壓 集成電路外部器件電路，且所述電感L與電容C2串接后再與二極管D相并聯(lián)，而PM0S晶體 管I的源極則與電感L與電容C2的連接的點相連接。
[0011] 本發(fā)明較現(xiàn)有技術(shù)相比具有以下優(yōu)點及有益效果：
[0012] (1)本發(fā)明整體電路結(jié)構(gòu)較為簡單，只需適當?shù)脑黾踊驕p少齊納二極管的齊納電 壓和個數(shù)，便能夠輕松地實現(xiàn)高壓集成電路的過壓保護、輸入電源VCC的鉗位、輸入電源 VCC的靜電釋放保護等功能，其性能非常穩(wěn)定。
[0013] (2)本發(fā)明由電容C1和PM0S晶體管II能有效的濾掉輸入電源VCC過沖電壓，從而 無需額外增加濾波電路來濾除輸入電源VCC過沖電壓，大大降低了高壓集成電路的復雜程 度。
[0014] (3)本發(fā)明由NM0S晶體管II構(gòu)成了有效的輸入電源靜電釋放保護電路，從而無需 額外增加靜電釋放保護電路便可監(jiān)控輸入電源的過壓情況，大大降低了高壓集成電路的復 雜程度。
【附圖說明】
[0015] 圖1為本發(fā)明的電路結(jié)構(gòu)原理圖。
[0016] 圖2為本發(fā)明具有一個齊納二極管時的結(jié)構(gòu)示意圖。
[0017] 圖3為本發(fā)明具有兩個齊納二極管時的結(jié)構(gòu)示意圖。
[0018] 圖4為本發(fā)明具有三個齊納二極管時的結(jié)構(gòu)示意圖。
[0019]圖5為本發(fā)明具有四個齊納二極管時的結(jié)構(gòu)示意圖。
[0020] 圖6為本發(fā)明電源電壓VCC過壓鉗位示意圖。
[0021] 圖7為本發(fā)明電源電壓VCC過沖濾波電路示意圖。
[0022] 以上附圖中的附圖標記名稱為：
[0023] 101-PM0S晶體管I，102-PM0S晶體管II，103-NM0S晶體管I，104 - NM0S晶體 管II，105-齊納二極管組，106-高壓集成電路外部器件電路。
【具體實施方式】
[0024] 下面結(jié)合實施例對本發(fā)明作進一步地詳細說明，但本發(fā)明的實施方式不限于此。
[0025] 實施例
[0026] 如圖1所示，本發(fā)明的高壓集成電路的過壓保護電路主要包括有PM0S晶體管 I10UPM0S晶體管II102、NM0S晶體管I103、NM0S晶體管II104、齊納二極管組105和高 壓集成電路外部器件電路106。
[0027] 其中，PM0S晶體管II102的漏極與NM0S晶體管I103的漏極相連接，PM0S晶體 管I101的柵極則與PM0S晶體管II102和NM0S晶體管I103的連接點相連接，而NM0S晶 體管II104的柵極則與PM0S晶體管II102和NM0S晶體管I103的連接點相連接，PM0S晶 體管II102的柵極與PM0S晶體管I101的漏極相連接；NM0S晶體管II104的漏極則分別 與PM0S晶體管II102和PM0S晶體管I101的源極相連接，NM0S晶體管II104的源極則與 NM0S晶體管I103的源極相連接。PM0S晶體管II102的漏極與源極之間還串接有電容C1， 通過該結(jié)構(gòu)，本發(fā)明能有效的濾掉輸入電源VCC過沖電壓，取代傳統(tǒng)濾波電路的相關(guān)濾波 功能。同時，在NMOS晶體管I103的柵極處還串接有電阻R。
[0028] 齊納二極管組105在本發(fā)明中起到非常重要的作用，其由一個以上的齊納二極管 同向順次串接而成。串接時，當有兩個以上的齊納二極管組成時，其后一個齊納二極管的陰 極要與前一個齊納二極管的陽極相連接，串接后就形成了整個齊納二極管組105的陽極和 陰極，該齊納二極管組105的陰極分別與PM0S晶體管I101的漏極和PM0S晶體管II102 的柵極相連接，而齊納二極管組105的陽極則與NM0S晶體管I103的源極和NM0S晶體管 II104的源極相連接。同時，該齊納二極管組105的陽極還要接地。
[0029] 當該齊納二極管的數(shù)量為一個時，其電路結(jié)構(gòu)如圖2所示；當該齊納二極管的數(shù) 量為兩個時，其電路結(jié)構(gòu)如圖3所示；當該齊納二極管的數(shù)量為三個時，其電路結(jié)構(gòu)如圖4 所示；當該齊納二極管的數(shù)量的四個時，其電路結(jié)構(gòu)如圖5所示。
[0030] 高壓集成電路外部器件電路106則由電感L、電容C2和二極管D所構(gòu)成，且電感L 與電容C2串接后再與二極管D相并聯(lián)，而PM0S晶體管I101的源極則與電感L與電容C2 的連接的點相連接，二極管D與電容C2的連接點接地，電感L與二極管D的連接點則外接 高壓電源VDD。
[0031] 下面以齊納二極管組105具有三個齊納二極管時為例來進行說明，在使用時，當 輸入電源VCC低于設(shè)定的過壓保護的閾值電壓VX時，NM0S晶體管I103導通，所述電阻R 的作用為啟動電阻，NM0S晶體管I103的漏極電位為低電平，即V2為低電平；PM0S晶體管 I101導通，齊納二極管組105截止，VI的電壓=VCC電壓；PM0S晶體管II102截止，NM0S晶體管II104截止，PM0S晶體管I101和PM0S晶體管II102起正反饋作用，V2電壓為低電 平。此時，齊納二極管組105中的所有齊納二極管電壓相同。
[0032] 假設(shè)齊納二極管組105中的三個齊納二極管的齊納電壓均為VDZ，PM0S晶體管 II 102的閾值電壓為VTH，當輸入電源電壓VCC是高壓3倍的VDZ與VTH之和時，三個齊納 二極管均會導通，VI電壓=3VDZ，該PM0S晶體管II102的柵源電壓=VCC-V1>VTH1，PM0S晶 體管II102導通，VCC通過PM0S晶體管II102對所述電容C1進行充電；當電容C1上的電 壓V2大于NM0S晶體管II104的閾值電壓VTH2時，NM0S晶體管II104導通，VCC到GND之 間有大電流釋放通道，拉低VCC電壓，從而實現(xiàn)VCC電壓的鉗位。
[0033] PM0S晶體管II102工作于飽和區(qū)，其工藝參數(shù)為K，該工藝參數(shù)K為在制作高壓集 成電路過程中決定的一個常數(shù)，K=l/2XUpXCox，其中Up表示P型載流子遷移率，Cox表示 PM0S晶體管II102的柵氧化層厚度，VTH1為所述的PM0S晶體管II102的閾值電壓，W/L為 PM0S晶體管II102的寬長比，W為PM0S晶體管II102的寬，L為PM0S晶體管II102的長， ID為PM0S晶體管II102 的漏端電流，ID=KXW/L*(VCC-V1-VTH1)2，
【主權(quán)項】
1. 用于高壓集成電路的過壓保護電路，其特征在于，主要由PMOS晶體管I (101)，串接 在一起的PM0S晶體管II (102)和NM0S晶體管I (103)，柵極與PM0S晶體管II (102)和NM0S 晶體管I (103)的連接點相連接、漏極分別與PM0S晶體管II (102)和PM0S晶體管I (101) 的源極相連接、而源極則與NM0S晶體管I (103)的源極相連接的NM0S晶體管II (104)，W 及串接在NM0S晶體管I (103)的源極與PM0S晶體管I (101)的漏極之間的齊納二極管組 (105)組成；所述PM0S晶體管II (102)的柵極與PM0S晶體管I (101)的漏極相連接。
2. 根據(jù)權(quán)利要求1所述的用于高壓集成電路的過壓保護電路，其特征在于，所述齊納 二極管組（105)由一個W上的齊納二極管同向順次串接而成，且所述PM0S晶體管I (101) 的漏極和PM0S晶體管II (102)的柵極均與該齊納二極管組（105)的陰極相連接，而NM0S晶 體管I (103)的源極與NM0S晶體管II (104)的源極則均與齊納二極管組（105)的陽極相連 接后再接地。
3. 根據(jù)權(quán)利要求2所述的用于高壓集成電路的過壓保護電路，其特征在于，所述齊納 二極管的數(shù)量為一個、兩個、H個或四個。
4. 根據(jù)權(quán)利要求1?3任一項所述的用于高壓集成電路的過壓保護電路，其特征在于， 在PM0S晶體管II (102)的漏極與源極之間還串接有電容C1。
5. 根據(jù)權(quán)利要求4所述的用于高壓集成電路的過壓保護電路，其特征在于，在NM0S晶 體管I (103)的柵極處還串接有電阻R。
6. 根據(jù)權(quán)利要求5所述的用于高壓集成電路的過壓保護電路，其特征在于，在PM0S晶 體管I (101)的源極處設(shè)有由電感L、電容C2和二極管D所構(gòu)成的高壓集成電路外部器件 電路（106)，且所述電感L與電容C2串接后再與二極管D相并聯(lián)，而PM0S晶體管I (101) 的源極則與電感L與電容C2的連接的點相連接。
【專利摘要】本發(fā)明公開了一種用于高壓集成電路的過壓保護電路，其特征在于，主要由PMOS晶體管Ⅰ（101），串接在一起的PMOS晶體管Ⅱ（102）和NMOS晶體管Ⅰ（103），柵極與PMOS晶體管Ⅱ（102）和NMOS晶體管Ⅰ（103）的連接點相連接、漏極分別與PMOS晶體管Ⅱ（102）和PMOS晶體管Ⅰ（101）的源極相連接等組成。本發(fā)明整體電路結(jié)構(gòu)較為簡單，只需適當?shù)脑黾踊驕p少齊納二極管的齊納電壓和個數(shù)，便能夠輕松地實現(xiàn)高壓集成電路的過壓保護、輸入電源VCC的鉗位、輸入電源VCC的過沖保護、輸入電源VCC的靜電釋放保護等功能，其性能非常穩(wěn)定。
【IPC分類】H02H9-04
【公開號】CN104578025
【申請?zhí)枴緾N201310603360
【發(fā)明人】謝正開
【申請人】峰岹科技（深圳）有限公司
【公開日】2015年4月29日
【申請日】2013年11月25日
【公告號】CN203607841U