一種電荷泵電路及其單級電路的制作方法
【專利摘要】本發(fā)明提供一種電荷泵電路及其單級電路，能夠自動(dòng)選擇較低者作為相應(yīng)NMOS管體端的偏置電壓，避免了NMOS管體端與漏端之間的寄生二極管可能導(dǎo)通的問題。所述的單級電路，包括主傳輸單元和輔助傳輸單元；主傳輸單元包括分別連接輸入時(shí)鐘和反相輸入時(shí)鐘的兩個(gè)電容，分別交叉耦合連接在兩個(gè)電容之間的兩個(gè)PMOS管和第一、二主NMOS管；兩個(gè)PMOS管的源端和體端均與輸出端vout相連接；第一、二主NMOS管的源端均與輸入端vin相連接；第一主NMOS管上設(shè)置有第一輔助傳輸單元；第二主NMOS管上設(shè)置有第二輔助傳輸單元；所述的電荷泵電路，包括N級逐級串聯(lián)的電荷泵單級電路，其中N為大于1的正整數(shù)。本發(fā)明通過在主傳輸單元中主NMOS管上設(shè)置輔助傳輸單元。
【專利說明】
一種電荷泵電路及其單級電路
技術(shù)領(lǐng)域
[0001 ]本發(fā)明涉及集成電路設(shè)計(jì)領(lǐng)域，具體為一種電荷栗電路及其單級電路。
【背景技術(shù)】
[0002]電荷栗用于實(shí)現(xiàn)高于電源電壓的內(nèi)部電壓，廣泛應(yīng)用于存儲器、顯示驅(qū)動(dòng)等芯片中。圖1是現(xiàn)有交叉耦合式電荷栗的電路原理圖。交叉耦合式電荷栗包含兩個(gè)匪OS管(MNl和1^2)、兩個(gè)?]?05管(]\031和]\032)和兩個(gè)電容((:1和02)。]\^1和]\^2的源端(8011^6)和體端(bulk)均與輸入端vin相連接;MNl的漏端(drain)、MP1的漏端、MN2的柵端(gate)、MP2的柵端和電容Cl的一端均連接在一起，即圖1中的A點(diǎn)；電容Cl的另一端接輸入時(shí)鐘elk;MN2的漏端、MP2的漏端、MNl的柵端、MP1的柵端和電容C2的一端均連接在一起，即圖1中的B點(diǎn)；電容C2的另一端接輸入時(shí)鐘clkn，輸入時(shí)鐘clkn與輸入時(shí)鐘elk互相反相;MPl和MP2的源端和體端均與輸出端vout相連接。
[0003]如圖3所示是其工作原理圖，輸入端vin的電平為vl，當(dāng)時(shí)鐘信號elk由高電平變?yōu)榈碗娖剑琧lkn由低電平變?yōu)楦唠娖綍r(shí)，由于電容自舉的作用，節(jié)點(diǎn)A處的電壓會跳變到一個(gè)較低的電平vO，節(jié)點(diǎn)B處的電壓會跳變到一個(gè)較高的電平v3，此時(shí)MNl管的體端與漏端之間的電壓差VBD_MN1大于零，可能會使MNl管體端與漏端之間的寄生二極管打開，如圖2所示。
[0004]當(dāng)時(shí)鐘信號elk由低電平變?yōu)楦唠娖剑琧lkn由高電平變?yōu)榈碗娖綍r(shí)，由于電容自舉的作用，節(jié)點(diǎn)A處的電壓會跳變到較高的電平v3，節(jié)點(diǎn)B處的電壓會跳變到較低的電平vO，此時(shí)MN2管的體端與漏端之間的電壓差VBD_MN2大于零，可能會使MN2管體端與漏端之間的寄生二極管導(dǎo)通，從而發(fā)生交叉耦合式電荷栗中NMOS管體端與漏端的寄生二極管導(dǎo)通的缺陷。

【發(fā)明內(nèi)容】

[0005]針對現(xiàn)有技術(shù)中存在的問題，本發(fā)明提供一種電荷栗電路及其單級電路，能夠自動(dòng)選擇較低者作為相應(yīng)NMOS管體端的偏置電壓，避免了 NMOS管體端與漏端之間的寄生二極管可能導(dǎo)通的問題。
[0006]本發(fā)明是通過以下技術(shù)方案來實(shí)現(xiàn):
[0007]—種電荷栗單級電路，包括主傳輸單元和輔助傳輸單元；
[0008]所述主傳輸單元包括分別連接輸入時(shí)鐘和反相輸入時(shí)鐘的兩個(gè)電容，分別交叉耦合連接在兩個(gè)電容之間的兩個(gè)PMOS管和第一、二主NMOS管;兩個(gè)PMOS管的源端和體端均與輸出端VOUt相連接;第一、二主NMOS管的源端均與輸入端vin相連接；
[0009]所述第一主NMOS管上設(shè)置有第一輔助傳輸單元；
[0010]所述第二主NMOS管上設(shè)置有第二輔助傳輸單元；
[0011 ]所述第一輔助傳輸單元包括兩個(gè)輔助匪OS管;一個(gè)輔助NMOS管的源端和體端連接第一主NMOS管的體端，柵端連接第一主NMOS管的漏端，漏端連接第一主NMOS管的源端;另一個(gè)輔助NMOS管的源端和體端連接第一主匪OS管的體端，柵端連接第一主NMOS管的源端，漏端連接第一主NMOS管的漏端。
[0012]所述第二輔助傳輸單元包括兩個(gè)輔助匪OS管;一個(gè)輔助NMOS管的源端和體端連接第二主NMOS管的體端，柵端連接第二主NMOS管的漏端，漏端連接第二主NMOS管的源端;另一個(gè)輔助NMOS管的源端和體端連接第二主匪OS管的體端，柵端連接第二主NMOS管的源端，漏端連接第二主NMOS管的漏端。
[0013]優(yōu)選的，第一、二主NMOS管的尺寸相同。
[0014]優(yōu)選的，兩個(gè)PMOS管的尺寸相同。
[0015]優(yōu)選的，兩個(gè)電容的尺寸相同。
[0016]進(jìn)一步，輔助匪OS管的尺寸相同，輔助NMOS管的尺寸不大于第一和二主NMOS管尺寸的1/10。
[0017]一種電荷栗電路，包括N級逐級串聯(lián)的電荷栗單級電路，其中N為大于I的正整數(shù)。
[0018]與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益的技術(shù)效果:
[0019]本發(fā)明通過在主傳輸單元中主匪OS管上設(shè)置輔助傳輸單元，利用輔助傳輸單元中相互配合的輔助NMOS管對電壓進(jìn)行選擇，能夠根據(jù)主傳輸單元中主NMOS管源端與漏端的電壓大小，自動(dòng)選擇較低者作為相應(yīng)主NMOS管體端的偏置電壓，從而避免了主NMOS管體端與漏端之間的寄生二極管可能導(dǎo)通的問題。
[0020]進(jìn)一步的，輔助匪OS管的尺寸很小，一般不大于主NMOS管尺寸的1/10，因此增加的輔助單元在節(jié)點(diǎn)A和節(jié)點(diǎn)B處額外引入的寄生電容極小，從而對電荷栗效率的影響很??；同時(shí)，由于電容的面積在電荷栗的面積中占有絕對主導(dǎo)的比例，因此，增加的輔助電路對整體電路的面積造成的影響微乎其微。
【附圖說明】
[0021]圖1是現(xiàn)有交叉耦合式電荷栗的電路原理圖。
[0022]圖2是NMOS管的剖面圖。
[0023]圖3是現(xiàn)有交叉耦合式電荷栗的工作原理圖。
[0024]圖4是本發(fā)明所述的單級電荷栗的電路原理圖。
[0025]圖5是本發(fā)明所述的單級電荷栗的工作原理圖。
[0026]圖6是本發(fā)明實(shí)施例提供的一種電荷栗電路的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0027]下面結(jié)合具體的實(shí)施例對本發(fā)明做進(jìn)一步的詳細(xì)說明，所述是對本發(fā)明的解釋而不是限定。
[0028]具體的如圖4所示，本發(fā)明提供了一種電荷栗單級電路，包括主傳輸單元、第一輔助單元和第二輔助單元；
[0029]其中，兩個(gè)電容分別為電容Cl和電容C2，兩個(gè)PMOS管分別為PMOS管MPl和PMOS管MP2，第一、二主NMOS管分別為NMOS管麗I和匪OS管麗2，第一輔助傳輸單元的兩個(gè)輔助匪OS管分別為輔助WOS管MNDl和輔助WOS管MN，第二輔助傳輸單元的兩個(gè)輔助NMOS管分別為輔助NMOS管MND2和輔助NMOS管MNS2 ；
[0030]所述主傳輸單元包括一端連接輸入時(shí)鐘的電容Cl，一端連接反相輸入時(shí)鐘的電容C2，交叉耦合連接在電容Cl另一端和電容C2另一端之間的PMOS管MPl和PMOS管MP2，以及交叉耦合連接在電容Cl另一端和電容C2另一端之間的匪OS管麗I和NMOS管麗2 ;PM0S管MPl和PMOS管MP2的源端和體端均與輸出端vou t相連接;WOS管MN I和匪OS管MN2的源端均與輸入端vin相連接;除NMOS管麗I和NMOS管麗2的體端外，其他端口的連接與現(xiàn)有技術(shù)相同；
[0031 ] 所述第一輔助傳輸單元包括輔助NMOS管MNDl和輔助NMOS管MNSl ；
[0032]輔助匪OS管麗Dl的源端和體端連接匪OS管MNl的體端，柵端連接匪OS管麗I的源端，漏端連接NMOS管MNl的漏端；
[0033]輔助匪OS管麗SI的源端和體端連接匪OS管MNl的體端，柵端連接匪OS管麗I的漏端，漏端連接NMOS管MNl的源端；
[0034]所述第二輔助傳輸單元包括輔助NMOS管MND2和輔助NMOS管MNS2，采用與第一輔助單元對稱的連接方式連接在NMOS管MN2上。
[0035]其中，電荷栗單級電路內(nèi)，MN1和MN2尺寸相同；MP1和MP2尺寸相同；MNS1、MNS2、MNDl和MND2尺寸相同，且一般不大于MNl和MN2尺寸的1/10;電容Cl和C2的尺寸相同。
[0036]如圖6所示，是將N個(gè)電荷栗單級電路逐級相連得到電荷栗電路，其中N為大于I的正整數(shù)。
[0037]本發(fā)明所述的電荷栗單級電路的工作過程，如下所述。
[0038]主傳輸單元在時(shí)鐘信號elk和clkn的作用下，將輸入端vin的電壓(其電平為vl)升高后輸出至輸出端vout，其中時(shí)鐘信號elk和clkn相位互補(bǔ)且占空比均為50%。
[0039]第一輔助傳輸單元根據(jù)匪OS管MNl的源端和漏端的電壓大小，自動(dòng)選擇較低者作為其體端的偏置電壓。
[0040]第二輔助傳輸單元根據(jù)匪OS管MN2的源端和漏端的電壓大小，自動(dòng)選擇較低者作為其體端的偏置電壓。
[0041 ]如圖5所示，當(dāng)時(shí)鐘信號elk由低電平變成高電平，時(shí)鐘信號clkn由高電平變成低電平時(shí)，由于電容Cl的自舉作用，節(jié)點(diǎn)A處的電壓由電平Vl跳變到電平V3;由于電容C2的自舉作用，節(jié)點(diǎn)B處的電壓由電平v2跳變到電平vO。自此開始至下一次時(shí)鐘變化之前，MN2管導(dǎo)通，MNl管斷開，電荷從輸入端vin向節(jié)點(diǎn)B處傳輸；同時(shí)，MP2管斷開，MPl管導(dǎo)通，儲存在電容Cl上的電荷從節(jié)點(diǎn)A處向輸出端VOUt傳輸。在此過程中，節(jié)點(diǎn)A處的電壓最終變化至電平v2，節(jié)點(diǎn)B處的電壓最終變化至電平vl。
[0042]在此過程中節(jié)點(diǎn)A處的電壓始終高于輸入端vin的電壓，因此第一輔助傳輸單元中MNDl管斷開，MNSl管導(dǎo)通，輸入端vin的電壓被傳輸?shù)焦?jié)點(diǎn)E，作為MNl管的體端偏置電壓，同時(shí)也是MNSI管和MNDI管的體端偏置電壓。
[0043]同時(shí)，在此過程中節(jié)點(diǎn)B處的電壓始終低于輸入端vin的電壓，因此第二輔助傳輸單元中MNS2管斷開，MND2管導(dǎo)通，節(jié)點(diǎn)B處的電壓被傳輸?shù)焦?jié)點(diǎn)F，作為MN2管的體端偏置電壓，同時(shí)也是MNS2管和MND2管的體端偏置電壓。
[0044]當(dāng)時(shí)鐘信號elk由高電平變成低電平，時(shí)鐘信號clkn由低電平變成高電平時(shí)，由于電容Cl的自舉作用，節(jié)點(diǎn)A處的電壓由電平V2跳變到電平VO;由于電容C2的自舉作用，節(jié)點(diǎn)B處的電壓由電平vl跳變到電平v3。自此開始至下一次時(shí)鐘變化之前，MN2管斷開，MNl管導(dǎo)通，電荷從輸入端vin向節(jié)點(diǎn)A處傳輸；同時(shí)，MP2管導(dǎo)通，MPl管斷開，儲存在電容C2上的電荷從節(jié)點(diǎn)B處向輸出端vout傳輸。在此過程中，節(jié)點(diǎn)A處的電壓最終變化至電平vl，節(jié)點(diǎn)B處的電壓最終變化至電平v2。
[0045]在此過程中節(jié)點(diǎn)A處的電壓始終低于輸入端vin的電壓，因此第一輔助傳輸單元中麗SI管斷開，MNDl管導(dǎo)通，節(jié)點(diǎn)A處的電壓被傳輸?shù)焦?jié)點(diǎn)E，作為MNl管的體端偏置電壓，同時(shí)也是MNSI管和MNDI管的體端偏置電壓。
[0046]同時(shí)，在此過程中節(jié)點(diǎn)B處的電壓始終高于輸入端vin的電壓，因此第二輔助傳輸單元中MND2管斷開，麗S2管導(dǎo)通，輸入端vin的電壓被傳輸?shù)焦?jié)點(diǎn)F，作為麗2管的體端偏置電壓，同時(shí)也是MNS2管和MND2管的體端偏置電壓。
[0047]當(dāng)時(shí)鐘信號elk為高電平而clkn為低電平時(shí)，MN1管的體端偏置電壓與輸入端vin的電壓相同，其漏端電壓即節(jié)點(diǎn)A處的電壓，因此MNl管的體端與漏端之間的電壓差VBD_MN1小于零，不可能使MNl管體端與漏端之間的寄生二極管打開;同時(shí)，MN2管的體端偏置電壓與節(jié)點(diǎn)B處的電壓相同，其漏端電壓即節(jié)點(diǎn)B處的電壓，因此MN2管的體端與漏端之間的電壓差VBD_MN2等于零，不可能使MN2管體端與漏端之間的寄生二極管打開；同時(shí)，MNSl管的體端與漏端之間的電壓差等于零，MNDl管的體端與漏端之間的電壓差小于零，MNS2管的體端與漏端之間的電壓差小于零，MND2管的體端與漏端之間的電壓差等于零，均不會使各相應(yīng)NMOS管的體端與漏端之間的寄生二極管打開。
[0048]當(dāng)時(shí)鐘信號elk為低電平而clkn為高電平時(shí)，MNl管的體端偏置電壓與節(jié)點(diǎn)A處的電壓相同，其漏端電壓即節(jié)點(diǎn)A處的電壓，因此MNl管的體端與漏端之間的電壓差VBD_MN1等于零，不可能使MNl管體端與漏端之間的寄生二極管打開;同時(shí)，MN2管的體端偏置電壓與輸入端vin的電壓相同，其漏端電壓與節(jié)點(diǎn)B處的電壓相同，因此MN2管的體端與漏端之間的電壓差VBD_MN2小于零，不可能使MN2管體端與漏端之間的寄生二極管打開;同時(shí)，MNSl管的體端與漏端之間的電壓差小于零，MNDl管的體端與漏端之間的電壓差等于零，MNS2管的體端與漏端之間的電壓差等于零，MND2管的體端與漏端之間的電壓差小于零，均不會使各相應(yīng)NMOS管的體端與漏端之間的寄生二極管打開。
[0049]如圖6所示的電荷栗電路，包含了逐級相連的N級如圖4所示的電荷栗單級電路，其中N為大于等于2的正整數(shù)。如圖6所示本實(shí)施例的電荷栗電路中，第一單級電路的輸入端與電源電壓vext相連，其輸出端與第二單級電路的輸入端相連;第二單級電路的輸出端與第三單級電路的輸入端相連;如此類推，第N-1單級電路的輸出端與第N單級電路的輸入端相連;第N單級電路的輸出端與輸出端vout相連。該實(shí)施例理論上可將輸入電壓由vext提升到N+1倍vext后自輸出端vout輸出，并且無任何NMOS管存在體端與漏端之間的寄生二極管可能導(dǎo)通的缺陷。
[0050]本發(fā)明還可有其它多種實(shí)施例，在不背離本發(fā)明精神及其實(shí)質(zhì)的情況下，熟悉本領(lǐng)域的技術(shù)人員均可根據(jù)本發(fā)明作出各種相應(yīng)的改變和變形，但這些相應(yīng)的改變和變形都應(yīng)屬于本發(fā)明的權(quán)利要求的保護(hù)范圍。
【主權(quán)項(xiàng)】
1.一種電荷栗單級電路，其特征在于，包括主傳輸單元和輔助傳輸單元； 所述主傳輸單元包括分別連接輸入時(shí)鐘和反相輸入時(shí)鐘的兩個(gè)電容(C1、C2)，分別交叉耦合連接在兩個(gè)電容(Cl、C2)之間的兩個(gè)PMOS管(MPl、MP2)和第一、二主匪OS管(MNl、麗2)；兩個(gè)PMOS管(MPl、MP2)的源端和體端均與輸出端vout相連接;第一、二主NMOS管(MNl、MN2)的源端均與輸入端vin相連接； 所述第一主NMOS管(MNl)上設(shè)置有第一輔助傳輸單元； 所述第二主NMOS管(MN2)上設(shè)置有第二輔助傳輸單元； 所述第一輔助傳輸單元包括兩個(gè)輔助匪OS管(麗S1、MND1)； 一個(gè)輔助匪OS管(MNS1)的源端和體端連接第一主NMOS管(MNl)的體端，柵端連接第一主NMOS管(MNl)的漏端，漏端連接第一主匪OS管(麗I)的源端；另一個(gè)輔助NMOS管(MND1)的源端和體端連接第一主匪OS管(MNl)的體端，柵端連接第一主NMOS管(MNl)的源端，漏端連接第一主NMOS管(MNl)的漏端； 所述第二輔助傳輸單元包括兩個(gè)輔助匪OS管(麗S2、MND2)； 一個(gè)輔助匪OS管(MNS2)的源端和體端連接第二主NMOS管(MN2)的體端，柵端連接第二主NMOS管(MN2)的漏端，漏端連接第二主匪OS管(MN2)的源端；另一個(gè)輔助NMOS管(MND2)的源端和體端連接第二主匪OS管(麗2)的體端，柵端連接第二主NMOS管(麗2)的源端，漏端連接第二主NMOS管(麗2)的漏端。2.根據(jù)權(quán)利要求1所述的一種電荷栗單級電路，其特征在于，第一、二主匪OS管(MN1、麗2)的尺寸相同。3.根據(jù)權(quán)利要求1所述的一種電荷栗單級電路，其特征在于，兩個(gè)PMOS管(MPl、MP2)的尺寸相同。4.根據(jù)權(quán)利要求1所述的一種電荷栗單級電路，其特征在于，兩個(gè)電容(C1、C2)的尺寸相同。5.根據(jù)權(quán)利要求1-4中任意一項(xiàng)所述的一種電荷栗單級電路，其特征在于，輔助NMOS管(麗51、]?冊1、麗52、]\1冊2)的尺寸相同，輔助匪05管(]\1呢1、]\1冊1、麗52、]\1冊2)的尺寸不大于第一和二主NMOS管(麗1、麗2)尺寸的1/10。6.—種電荷栗電路，其特征在于，包括N級逐級串聯(lián)的如權(quán)利要求1至5中任一項(xiàng)權(quán)利要求所述的電荷栗單級電路，其中N為大于I的正整數(shù)。
【文檔編號】H02M3/07GK106026637SQ201610532501
【公開日】2016年10月12日
【申請日】2016年7月6日
【發(fā)明人】梁星
【申請人】西安紫光國芯半導(dǎo)體有限公司