兼容ddr1、ddr2和ddr3的電荷泵電源的制作方法
【專利摘要】本實用新型公開一種兼容DDR1、DDR2和DDR3的電荷泵電源，包括：若干電荷泵、電源監(jiān)測電路和邏輯控制電路；所述若干電荷泵用于實現(xiàn)輸入電源vext到目標高壓的轉換；所述電源監(jiān)測電路用于監(jiān)測電源電壓的電平高低；所述邏輯控制電路用于根據(jù)電源監(jiān)測電路的輸出結果，產生相應的使能信號，控制若干電荷泵的工作，將輸入電源vext提升至目標高壓。本實用新型能同時兼容DDR1、DDR2和DDR3，在DDR1、DDR2和DDR3下都具有較好的轉換效率和適宜的電流驅動能力。
【專利說明】
兼容DDR1、DDR2和DDR3的電荷泵電源
【技術領域】
[0001 ]本實用新型涉及電荷栗技術領域，特別涉及一種兼容DDRl、DDR2和DDR3的電荷栗電源。
【【背景技術】】
[0002]電荷栗廣泛應用于DRAM芯片中，以獲得高于電源電壓的內部操作電壓vpp?；诓煌墓に囍瞥蹋琕PP的電壓值略有差異，但通常均在2.7V至2.85V左右。
[0003 ] 不同工作模式下，DRAM的電源電壓有所不同。DDRl的電源電壓為2.5V，DDR2的電源電壓為1.8V，DDR3的電源電壓為1.5V。
[0004]現(xiàn)有用于DRAM芯片的電荷栗通常由兩級子電荷栗構成，如附圖1所示。兩級子電荷栗結構完全相同，電源電壓作為第一級子電荷栗的輸入，第一級子電荷栗的輸出outl作為第二級子電荷栗的輸入，第二級子電荷栗的輸出作為整個電荷栗的輸出pump_out。
[0005]在某一模式(如DDR2)下，現(xiàn)有電荷栗具有較優(yōu)的轉換效率，也具有較為適中的電流驅動能力。但在其它模式(如DDRl或DDR3)下，現(xiàn)有電荷栗則會表現(xiàn)出較差的轉換效率，偏大或偏小的電流驅動能力。
[0006]較差的轉換效率將會需要消耗更多的電源電流，使芯片功耗增大;偏小的電流驅動能力將會使電荷栗不能達到所需要的高壓電平;偏大的電流驅動能力將會使電荷栗輸出電壓出現(xiàn)偏大的紋波。
【【實用新型內容】】
[0007]本實用新型的目的在于提供一種兼容DDR1、DDR2和DDR3的電荷栗電源，其能同時兼容DDRUDDR2和DDR3，在DDRUDDR2和DDR3下都具有較好的轉換效率和適宜的電流驅動能力。
[0008]為了實現(xiàn)上述目的，本實用新型采用如下技術方案:
[0009]一種兼容DDRl、DDR2和DDR3的電荷栗電源，包括:若干電荷栗、電源監(jiān)測電路和邏輯控制電路；
[0010]所述若干電荷栗用于實現(xiàn)輸入電源vext到目標高壓的轉換；
[0011]所述電源監(jiān)測電路用于監(jiān)測電源電壓的電平高低；
[0012]所述邏輯控制電路用于根據(jù)電源監(jiān)測電路的輸出結果，產生相應的使能信號，控制若干電荷栗中的工作，將輸入電源vext提升至目標高壓。
[0013 ]進一步的，若干電荷栗的輸入都連接電源電壓vext，輸出均連接到電荷栗電源的輸出端pump_out ；所述若干電荷栗均連接邏輯控制電路輸出的電荷栗級數(shù)控制信號stage2_en，若干電荷栗中第一電荷栗的使能信號連接到電源vext，除第一電荷栗以外的其它電荷栗分別連接邏輯控制電路輸出的對應電荷栗使能信號。
[0014]進一步的，所述若干電荷栗內部電路相同。
[0015]進一步的，所述若干電荷栗均包括第一級子電荷栗stagel、第二級子電荷栗stage2、與門andl、電平轉換電路和pmos晶體管pi;第一級子電荷栗stagel的輸入端連接輸入電源vext，第一級子電荷栗stagel的控制端和與門的第一輸入端均連接到邏輯控制電路的輸出信號pump_en，第一級子電荷栗8七&861的輸出端連接第二級子電荷栗8七3862的輸入端和pmos晶體管PI的D極;第二級子電荷栗s tage2的輸出端連接電荷栗電源的輸出端pump_out，第二級子電荷栗stage2的控制端連接與門的輸出端；邏輯控制電路的輸出信號stage2_en連接與門的第二輸入端和電平轉換電路的輸入端；電平轉換電路的輸出端連接pmos晶體管PI的G極，電平轉換電路的電源端和pmos晶體管p I的S極均連接到電荷栗電源的輸出端pump_out。
[0016]進一步的，邏輯控制電路的輸出信號stage2_en用以同時控制第一電荷栗、第二電荷栗和第三電荷栗的級數(shù);邏輯控制電路的輸出信號pump_en包括pump2_en和pump3_en;邏輯控制電路的輸出信號pump2_en用作第二電荷栗的使能信號;邏輯控制電路的輸出信號pump3_en用作第三電荷栗的使能信號。
[0017]進一步的，電源監(jiān)測電路由電阻分壓器和比較器實現(xiàn)，用于監(jiān)測電荷栗電源當前處于DDRl、DDR2或DDR3模式。
[0018]進一步的，電源監(jiān)測電路監(jiān)測電荷栗電源當前處于DDR3模式時，邏輯控制電路控制第一電荷栗、第二電荷栗和第三電荷栗都處于工作狀態(tài)；同時，對于第一電荷栗、第二電荷栗和第三電荷栗，邏輯控制電路輸出信號stage2_en=l，第二級子電荷栗stage2處于工作狀態(tài)，電平轉換電路輸出為高，pmos管pi關閉，第一級子電荷栗stagel的輸出作為第二級子電荷栗stage2的輸入，第二級子電荷栗stage2的輸出作為該電荷栗的輸出；
[0019]或者，電源監(jiān)測電路監(jiān)測電荷栗電源當前處于DDR2模式時，邏輯控制電路控制第一電荷栗和第二電荷栗處于工作狀態(tài)，第三電荷栗不工作；同時，對于第一電荷栗和第二電荷栗，邏輯控制電路輸出信號stage2_en= I，第二級子電荷栗stage2處于工作狀態(tài)，電平轉換電路輸出為高，pmos管pi關閉，第一級子電荷栗stagel的輸出作為第二級子電荷栗stage2的輸入，第二級子電荷栗stage2的輸出作為該電荷栗的輸出；
[0020]或者，電源監(jiān)測電路監(jiān)測電荷栗電源當前處于DDRl模式時，邏輯控制電路控制第一電荷栗處于工作狀態(tài)，第二電荷栗和第三電荷栗不工作；同時，對于第一電荷栗，邏輯控制電路輸出信號stage2_en = 0，第二級子電荷栗stage2處于關閉狀態(tài)，電平轉換電路輸出為低，pmos管pi打開，第一級子電荷栗stagel的輸出通過pmos管pi作為該電荷栗的輸出。
[0021]一種兼容DDRl、DDR2和DDR3的電荷栗電源的升壓方法，包括以下步驟:電源監(jiān)測電路監(jiān)測電荷栗電源當前處于DDRl、DDR2還是DDR3模式;然后邏輯控制電路控制若干電荷栗中的一個或多個處于工作狀態(tài)，同時，邏輯控制電路控制若干電荷栗的一級或多級處于工作狀態(tài);將輸入電源vext提升至目標高壓。
[0022 ] 一種兼容DDRl、DDR2和DDR3的電荷栗電源的升壓方法，包括以下步驟:
[0023]電源監(jiān)測電路監(jiān)測電荷栗電源當前處于DDR3模式時，邏輯控制電路控制第一電荷栗、第二電荷栗和第三電荷栗都處于工作狀態(tài)；同時，對于第一電荷栗、第二電荷栗和第三電荷栗，邏輯控制電路輸出信號stage2_en = l，第二級子電荷栗stage2處于工作狀態(tài)，電平轉換電路輸出為高，pmos管pi關閉，第一級子電荷栗stagel的輸出作為第二級子電荷栗stage2的輸入，第二級子電荷栗stage2的輸出作為該電荷栗的輸出；
[0024]或者，電源監(jiān)測電路監(jiān)測電荷栗電源當前處于DDR2模式時，邏輯控制電路控制第一電荷栗和第二電荷栗處于工作狀態(tài)，第三電荷栗不工作；同時，對于第一電荷栗和第二電荷栗，邏輯控制電路輸出信號stage2_en= I，第二級子電荷栗stage2處于工作狀態(tài)，電平轉換電路輸出為高，pmos管pi關閉，第一級子電荷栗stagel的輸出作為第二級子電荷栗stage2的輸入，第二級子電荷栗stage2的輸出作為該電荷栗的輸出；
[0025]或者，電源監(jiān)測電路監(jiān)測電荷栗電源當前處于DDRl模式時，邏輯控制電路控制第一電荷栗處于工作狀態(tài)，第二電荷栗和第三電荷栗不工作；同時，對于第一電荷栗，邏輯控制電路輸出信號stage2_en = 0，第二級子電荷栗stage2處于關閉狀態(tài)，電平轉換電路輸出為低，pmos管pi打開，第一級子電荷栗stagel的輸出通過pmos管pi作為該電荷栗的輸出。
[0026]相對于現(xiàn)有技術，本實用新型所具有的優(yōu)點:
[0027]1、本實用新型可根據(jù)電源電壓的不同，自動辯另ljDDRl、DDR2和DDR3模式。
[0028]2、本實用新型可根據(jù)所處模式的不同來配置合適的電荷栗級數(shù)，以確保各個模式下電荷栗都具有較優(yōu)的轉換效率。
[0029]3、本實用新型可根據(jù)所處模式的不同來配置合適的電荷栗個數(shù)，以確保各個模式下電荷栗具有適中的電流驅動能力。
【【附圖說明】】
[0030]圖1是現(xiàn)有電荷栗的電路原理圖；
[0031]圖2是本實用新型的電路原理圖。
[0032]圖3是第一電荷栗、第二電荷栗和第三電荷栗的內部電路原理圖。
[0033]圖4是電源監(jiān)測電路的原理圖。
[0034]圖5是根據(jù)電源監(jiān)測電路輸出結果來配置電荷栗級數(shù)和個數(shù)的真值表。
【【具體實施方式】】
[0035 ] 請參閱圖2至圖5所示，本實用新型一種兼容DDR1、DDR2和DDR3的電荷栗電源在現(xiàn)有電荷栗電路的基礎上，增加了電源監(jiān)測電路和邏輯控制電路，自動辨別所處模式，并根據(jù)所處模式的不同來配置合適的電荷栗級數(shù)和個數(shù)。
[0036]請參閱圖2所示，本實用新型一種兼容DDRl、DDR2和DDR3的電荷栗電源，包括:第一電荷栗pumpl、第二電荷栗pump2、第三電荷栗pump3、電源監(jiān)測電路和邏輯控制電路。
[0037]第一電荷栗pumpl、第二電荷栗pump2和第三電荷栗pump3:用于實現(xiàn)電源電壓vext到高壓的轉換。此處的高壓指的大于vext的目標電壓。
[0038]電源監(jiān)測電路:用于監(jiān)測電源電壓的電平高低。
[0039]邏輯控制電路:根據(jù)電源監(jiān)測電路的輸出結果，產生相應的使能信號，控制第一電荷栗、第二電荷栗和第三電荷栗的工作。
[0040]第一電荷栗、第二電荷栗和第三電荷栗為并聯(lián)連接方式，輸入都為電源電壓vext，輸出均連接到電荷栗電源的輸出端pump_out。
[0041]第一電荷栗、第二電荷栗和第三電荷栗內部電路完全相同，且級數(shù)可配置。
[0042]請參閱圖3所示，第一電荷栗、第二電荷栗和第三電荷栗均由第一級子電荷栗stagel、第二級子電荷栗stage2、與門andl、電平轉換電路和pmos晶體管pi構成。第一級子電荷栗stage I的輸入端連接輸入電源，第一級子電荷栗stage I的控制端和與門的第一輸入端均連接到邏輯控制電路的輸出信號pump_en，第一級子電荷栗stage I的輸出端連接第二級子電荷栗stage2的輸入端和pmos晶體管pi的D極。第二級子電荷栗stage2的輸出端連接電荷栗電源的輸出端pump_ou t，第二級子電荷栗s tage 2的控制端連接與門的輸出端;邏輯控制電路的輸出信號s tage 2_en連接與門的第二輸入端和電平轉換電路的輸入端。電平轉換電路的輸出端連接pmo s晶體管PI的G極，電平轉換電路的電源端(hv)和pmos晶體管p I的S極均連接到電荷栗電源的輸出端pump_out。
[0043]電源監(jiān)測電路可由電阻分壓器和比較器得以實現(xiàn)，如附圖4所示。
[0044]電源監(jiān)測電路包括第一電阻串R1、第二電阻串R2、比較器I和比較器O;第一電阻串Rl和第二電阻串R2串聯(lián)于電源Vext和地之間，比較器I的第一輸入端和比較器O的第一輸入端均連接第一電阻串Rl和第二電阻串R2之間的節(jié)點，比較器I的第二輸入端連接參考信號vrefl;比較器O的第二輸入端連接參考信號vrefO;比較器I的輸出端和比較器O的輸出端連接邏輯控制電路的輸入端。
[0045]邏輯控制電路的輸出信號stage2_en用以同時控制第一電荷栗、第二電荷栗和第三電荷栗的級數(shù)；
[0046]邏輯控制電路的輸出信號pump2_en用作第二電荷栗的使能信號；
[0047]邏輯控制電路的輸出信號pUmp3_en用作第三電荷栗的使能信號。
[0048]根據(jù)DDRl、DDR2或DDR3電源電壓不同的特點，電源監(jiān)測電路自動辨別芯片當前所處的模式，生成不同的輸出結果Sen〈l:0>;邏輯控制電路根據(jù)電源監(jiān)測電路的結果，配置電荷栗級數(shù)控制信號stage2_en、第二電荷栗的使能信號pump2_en和第三電荷栗的使能信號pump3_en0
[0049]本實用新型一種兼容DDRl、DDR2和DDR3的電荷栗電源的升壓方法，具體如下:
[0050]1、電源監(jiān)測電路通過分壓器對電源電壓進行采樣，采樣電壓vfb與參考電壓vrefl通過比較器I進行比較，比較結果為sen〈l>;采樣電壓vfb同時與另一參考電壓vrefO通過比較器O進行比較，比較結果為sen〈0>。
[0051 ] 2、當電源電壓小于某一電壓值Vl (例如Vl = 1.65V)時，采樣電壓vfb小于參考電壓vrefl和vrefO，電源監(jiān)測電路輸出信號sen〈l:0> = 00，表示芯片處于DDR3模式。
[0052] 3、當處于DDR3模式時，邏輯控制電路輸出信號pump2_en = I，pump3_en= I。第一電荷栗、第二電荷栗和第三電荷栗都處于工作狀態(tài)。
[°°53] 4、當處于DDR3模式時，邏輯控制電路輸出信號stage2_en= I，第二級子電荷栗stage2處于工作狀態(tài)，電平轉換電路輸出為高，pmos管pi關閉，第一級子電荷栗stagel的輸出作為第二級子電荷栗stage2的輸入，第二級子電荷栗stage2的輸出作為該電荷栗的輸出。
[0054]5、當電源電壓高于Vl但低于另一電壓值V2(例如V2 = 2.1V)時，采樣電壓vfb大于參考電壓vrefO但小于參考電壓vrefl，電源監(jiān)測電路輸出信號sen〈l:0> = 01，表示芯片處于DDR2模式。
[0055]6、當處于DDR2模式時，邏輯控制電路輸出信號pump2_en = I，pump3_en = 0。第一電荷栗和第二電荷栗工作，第三電荷栗關閉。
[°°56] 7、當處于DDR2模式時，邏輯控制電路輸出信號stage2_en= I，第二級子電荷栗stage2處于工作狀態(tài)，電平轉換電路輸出為高，pmos管pi關閉，第一級子電荷栗stagel的輸出作為第二級子電荷栗stage2的輸入，第二級子電荷栗stage2的輸出作為該電荷栗的輸出。
[0057] 8、當電源電壓高于V2時，米樣電壓vfb大于參考電壓vrefl和vrefO，電源監(jiān)測電路輸出信號sen〈l:0> = ll，表示芯片處于DDRl模式。
[°°58] 9、當處于DDRl模式時，邏輯控制電路輸出信號pump2_en = O，pump3_en = O。僅第一電荷栗處于工作狀態(tài)，第二電荷栗和第三電荷栗關閉。
[°°59] 10、當處于DDRl模式時，邏輯控制電路輸出信號stage2_en = 0，第二級子電荷栗stage2處于關閉狀態(tài)，電平轉換電路輸出為低，pmos管pi打開，第一級子電荷栗stage I的輸出通過pmos管pi作為該電荷栗的輸出。
[0060]上述電路在DDRl模式時為一個一級電荷栗處于工作狀態(tài)，在DDR2模式時為兩個兩級電荷栗處于工作狀態(tài)，在DDR3模式時為三個兩級電荷栗處于工作狀態(tài)。
[0061]實際中各模式下電荷栗級數(shù)和個數(shù)的選擇并不局限于上述組合。首先，可根據(jù)各模式下的電源電壓水平選擇合適的電荷栗級數(shù)，確保各個模式下都具有較優(yōu)的轉換效率。具體來說就是:DDR1模式的電源電壓較高，因此電荷栗級數(shù)可選為I級，這樣電荷栗的轉換效率會較優(yōu);DDR2模式的電源電壓適中，因此電荷栗級數(shù)可選為2級，這樣電荷栗的轉換效率會較優(yōu);DDR3模式的電源電壓較低，因此電荷栗級數(shù)可選為2級或3級，這樣電荷栗的轉換效率會較優(yōu)。然后，在電荷栗的級數(shù)確定以后，可根據(jù)芯片的電流需求來確定所需要的電荷栗的個數(shù)，具體來說就是:DDRl、DDR2和DDR3三種模式相比較，DDRl模式下電荷栗的轉換效率最高，且電源電壓也最高，因此單個電荷栗的電流驅動能力最強，因此需要的電荷栗個數(shù)最少;DDR2模式下電荷栗的轉換效率適中，且電源電壓也適中，因此單個電荷栗的電流驅動能力適中，因此需要的電荷栗個數(shù)也適中;DDR3模式下電荷栗的轉換效率最低，且電源電壓也最低，因此單個電荷栗的電流驅動最弱，因此需要的電荷栗個數(shù)最多。
【主權項】
1.一種兼容DDR1、DDR2和DDR3的電荷栗電源，其特征在于，包括:若干電荷栗、電源監(jiān)測電路和邏輯控制電路； 所述若干電荷栗用于實現(xiàn)輸入電源vext到目標高壓的轉換； 所述電源監(jiān)測電路用于監(jiān)測電源電壓的電平高低； 所述邏輯控制電路用于根據(jù)電源監(jiān)測電路的輸出結果，產生相應的使能信號，控制若干電荷栗的工作，將輸入電源vext提升至目標高壓； 若干電荷栗的輸入都連接電源電壓vext，輸出均連接到電荷栗電源的輸出端pump_out;所述若干電荷栗均連接邏輯控制電路輸出的電荷栗級數(shù)控制信號stage2_en，若干電荷栗中第一電荷栗的使能信號連接到電源vext，除第一電荷栗以外的其它電荷栗分別連接邏輯控制電路輸出的對應電荷栗使能信號； 所述若干電荷栗均包括第一級子電荷栗stagel、第二級子電荷栗stage2、與門andl、電平轉換電路和pmos晶體管pi;第一級子電荷栗stage I的輸入端連接輸入電源vext，第一級子電荷栗s t a g e I的控制端和與門的第一輸入端均連接到邏輯控制電路的輸出信號P u m P _en，第一級子電荷栗stagel的輸出端連接第二級子電荷栗stage2的輸入端和pmos晶體管pi的D極;第二級子電荷栗stage2的輸出端連接電荷栗電源的輸出端pump_out，第二級子電荷栗stage2的控制端連接與門的輸出端;邏輯控制電路的輸出信號stage2_en連接與門的第二輸入端和電平轉換電路的輸入端；電平轉換電路的輸出端連接pmos晶體管pi的G極，電平轉換電路的電源端和pmos晶體管PI的S極均連接到電荷栗電源的輸出端pump_out ； 邏輯控制電路的輸出信號stage2_en用以同時控制第一電荷栗、第二電荷栗和第三電荷栗的級數(shù);邏輯控制電路的輸出信號pump_en包括pump2_en和pump3_en ；邏輯控制電路的輸出信號pump2_en用作第二電荷栗的使能信號;邏輯控制電路的輸出信號pump3_en用作第三電荷栗的使能信號。2.根據(jù)權利要求1所述的一種兼容DDRl、DDR2和DDR3的電荷栗電源，其特征在于，所述若干電荷栗內部電路相同。3.根據(jù)權利要求1所述的一種兼容DDRl、DDR2和DDR3的電荷栗電源，其特征在于，電源監(jiān)測電路由電阻分壓器和比較器實現(xiàn)，用于監(jiān)測電荷栗電源當前處于DDRl、DDR2或DDR3模式；電源監(jiān)測電路包括第一電阻串R1、第二電阻串R2、比較器I和比較器O;第一電阻串Rl和第二電阻串R2串聯(lián)于電源Vext和地之間，比較器I的第一輸入端和比較器O的第一輸入端均連接第一電阻串Rl和第二電阻串R2之間的節(jié)點，比較器I的第二輸入端連接參考信號vrefl;比較器O的第二輸入端連接參考信號vrefO;比較器I的輸出端和比較器O的輸出端連接邏輯控制電路的輸入端。
【文檔編號】H02M3/07GK205584020SQ201620040144
【公開日】2016年9月14日
【申請日】2016年1月15日
【發(fā)明人】梁星
【申請人】西安紫光國芯半導體有限公司