專利名稱：12c邏輯的電流舵結(jié)構(gòu)數(shù)模轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)模轉(zhuǎn)換器，尤其是涉及應(yīng)用I2C邏輯的電流舵結(jié)構(gòu)的數(shù)模轉(zhuǎn)換器。
數(shù)模轉(zhuǎn)換器(以下簡稱DAC)是模擬集成電路設(shè)計領(lǐng)域的一個重要課題。傳統(tǒng)的電流舵結(jié)構(gòu)的DAC，需要精密電流源群的配合才能達到12位的精度。同時，由于CMOS結(jié)構(gòu)邏輯電路的高噪聲，對電流轉(zhuǎn)換開關(guān)造成不應(yīng)有的噪聲和毛刺。DAC是典型的模擬集成電路，但隨著數(shù)字信號處理(DSP)功能的增強和速度的提高，利用與DSP相同的數(shù)字集成電路加工工藝，將DAC與DSP集成在同一個芯片上，不僅可以降低成本，并且提高了系統(tǒng)的性能。


圖1為現(xiàn)有技術(shù)實現(xiàn)DAC的原理圖。此原理圖來自于美國加州大學(xué)洛杉磯分校1998年的博士論文集。
在圖1中，10位DAC實現(xiàn)方案主要包括以下幾個模塊數(shù)字輸入鎖存器1、行譯碼器2a、列譯碼器2b、256電流開關(guān)矩陣3、2LSB電流開關(guān)單元4和時鐘信號緩沖器5。
該電路的工作原理為10位數(shù)字輸入被鎖存后分為3段進行譯碼，最高的4位(4MSB)進行列譯碼，次高的4位(4MSB)進行行譯碼，最低的2位(2LSB)不進行譯碼，直接控制2LSB電流開關(guān)單元4的電流輸出。行列譯碼器2a、2b的輸出對256電流開關(guān)矩陣3進行16x16的電流輸出選擇，256電流開關(guān)矩陣3的電流輸出與2LSB電流開關(guān)單元4的輸出疊加后輸出到Iop和Ion互補輸出級。
在圖1中，設(shè)有需要進行數(shù)據(jù)轉(zhuǎn)換的數(shù)字信號輸入以及時鐘信號輸入，Iop和Ion為兩個互補的電流輸出級。時鐘信號對各個模塊進行時序控制，它對電路的影響貫徹到每個電流開關(guān)單元。由于時鐘信號包含有豐富的頻率分量，所以，時鐘信號的直通干擾必須利用單獨的隔離等方式進行保護。
數(shù)字輸入鎖存器1用于對數(shù)字輸入進行時序調(diào)整，減少數(shù)字信號因為不同的延遲造成的錯誤譯碼。
在圖1中，對256電流開關(guān)矩陣3的控制是通過行列譯碼器2a、2b進行的。在電流開關(guān)矩陣的每一個電流開關(guān)單元中，都需要有一個控制模塊對電流的輸出方向進行判斷。在圖2中對電流開關(guān)單元的控制進行了簡要的說明。
圖2是行列譯碼器2a、2b的工作示意圖。在圖2中，從256電流開關(guān)矩陣3中抽取16個單元，對行列譯碼器2a、2b的工作進行簡要說明。當(dāng)?shù)?排和第1列的譯碼器輸出為有效時，單元11的電流加入Iop端口，否則，加入Ion端口。當(dāng)?shù)?列和第2排譯碼器的輸出為有效時，單元11、單元12、單元21和單元22的電流加入Iop端口，否則，視第1列和第1排的譯碼器輸出決定。依此類推，第4列和第4排的譯碼器輸出為有效時，16個單元的電流輸出加入Iop端口，否則，視第3列和第3排的譯碼器輸出決定；當(dāng)?shù)?6列和第16排的譯碼器輸出為有效時，256個單元的電流加入Iop端口，否則，視第15列和第15排的譯碼器輸出決定。
行列譯碼器2a、2b的作用是使得被控制導(dǎo)通的電流開關(guān)單元的個數(shù)與數(shù)字信號的輸入成2次冪的對應(yīng)關(guān)系。以4位數(shù)據(jù)為例，當(dāng)輸入為1000時，導(dǎo)通的電流開關(guān)單元個數(shù)為8個，輸入為0100時，導(dǎo)通的電流開關(guān)單元個數(shù)為4個，當(dāng)輸入為0010時，導(dǎo)通的電流開關(guān)單元個數(shù)為2個，輸入為0001時，導(dǎo)通的電流開關(guān)單元個數(shù)為1個。從而使得整個矩陣的輸出成1--2--4--8--的冪次關(guān)系。
為了滿足對電流開關(guān)矩陣中每個單元的控制要求，在圖3中示出了其控制電路的原理圖。從圖3中可以得到，當(dāng)高1位的列信號column+1為有效時，其輸出的控制信號為1；否則，列信號column和行信號row都為1時，輸出的控制信號也為1。因此以上電路可以滿足在上文中提到的對冪次關(guān)系的邏輯控制。
圖4簡要繪出了電流開關(guān)矩陣中每個單元的電路圖。在圖4中，COL+1為高1列的控制信號，COL和ROW為譯碼器輸出的行列控制信號?？刂菩盘柦?jīng)過解碼單元后，加入鎖存器，然后控制由VBN偏置構(gòu)成的電流的走向，當(dāng)控制信號為有效時，電流加入IOP端口，否則，電流加入ION端口。
以上電路存在的缺陷為(1)較大的瞬時功耗由兩個反相器構(gòu)成的鎖存器單元，其輸出電平在從1到0和從0到1的轉(zhuǎn)換過程中，其翻轉(zhuǎn)是通過一端的輸出接地實現(xiàn)的，由于電路的響應(yīng)存在一定的延遲，將會有較大的瞬時電流流經(jīng)鎖存器，所以，瞬時功耗和高頻噪聲都會較大。解碼單元，鎖存器單元的數(shù)字地線與電流開關(guān)單元的地線不能夠共享。
(2)重復(fù)的解碼單元每一個電流開關(guān)都需要附加一個相同的解碼單元和鎖存器單元，256矩陣則需要增加256個重復(fù)的電路結(jié)構(gòu)。
(3)較低的鎖存器轉(zhuǎn)換電平鎖存器在從0到1的轉(zhuǎn)換電平較低，所以在數(shù)字信號輸入不同時，其響應(yīng)的速度也是不同的，從而造成輸出的不平衡。
(4)較大的時鐘直通影響圖4中的時鐘信號是具有豐富頻域成分的高頻信號，當(dāng)考慮時鐘接入的晶體管的寄生電容效應(yīng)時，如圖中Cgs1和Cgs2所示，則時鐘信號對鎖存器的輸入級和輸出級、解碼器的輸出級、電流開關(guān)的控制柵極都會有直通帶來的影響。當(dāng)時鐘信號為1時，必須先給寄生電容Cgs1和Cgs2充分充電才會為高電平；同樣，當(dāng)時鐘信號為0時，必須先使寄生電容充分放電才會為低電平。如果在最惡劣的情況下，電流開關(guān)單元的寄生電容因為分壓的關(guān)系，使得開關(guān)不能夠完全關(guān)斷和導(dǎo)通，則會導(dǎo)致DNL和INL等電路的關(guān)鍵指標下降，影響整個DAC的性能。
圖5給出了64電流開關(guān)矩陣的隨機化布局示意圖。根據(jù)前面提到的譯碼器邏輯，對應(yīng)的行列電流開關(guān)單元的導(dǎo)通和關(guān)斷是由行列譯碼器的輸出決定的。在圖5的隨機化布局中，打破了正常的矩陣排列順序，按照隨機化的原則排列每一列的順序，按照與列相反的順序來定行的序號，構(gòu)成一個隨機化排列的矩陣。隨機化矩陣能夠?qū)﹄S機誤差進行有效的抑制，對于系統(tǒng)誤差，其抑制能力明顯減弱。同時，由于電源及地線，時鐘信號深入到每一個單元，系統(tǒng)誤差是不能夠忽略的。
因此，本發(fā)明的一個目的在于提供一種電流舵結(jié)構(gòu)的數(shù)模轉(zhuǎn)換器，這種數(shù)模轉(zhuǎn)換器配合數(shù)?；旌霞呻娐返脑O(shè)計，利用與數(shù)字集成電路相同的加工工藝，有效地解決了以上對傳統(tǒng)數(shù)模轉(zhuǎn)換器所述的問題。
本發(fā)明提供了一種電流舵結(jié)構(gòu)的數(shù)模轉(zhuǎn)換器，它包括鎖存輸入的數(shù)字信號的數(shù)字輸入鎖存器，所述鎖存器具有四個輸出端分別輸出輸入信號的最高的至少2位、次高的至少3位、次次高的至少3位以及最低的4位；用于對輸入信號的所述最高的至少2位進行使能譯碼的使能譯碼器，其輸出分別控制以下的列譯碼器、行譯碼器和256電流開關(guān)矩陣；用于對輸入信號的所述次高的至少3位進行譯碼的列譯碼器；對輸入信號的所述次次高的至少3位進行譯碼的行譯碼器；其電流輸出直接由輸入信號的最低4位控制的4LSB電流開關(guān)單元；由256個電流開關(guān)單元構(gòu)成的256電流開關(guān)矩陣，響應(yīng)于所述使能譯碼器、列譯碼器和行譯碼器對所述電流開關(guān)矩陣的電流輸出選擇，把其電流輸出與所述4LSB電流開關(guān)單元的輸出疊加后輸出到所述數(shù)模轉(zhuǎn)換器的兩個互補電流輸出級；用于對來自所述兩個互補電流輸出級的輸出電流進行衰減的電流比例轉(zhuǎn)換器；以及把電流比例轉(zhuǎn)換器的經(jīng)衰減的輸出電流轉(zhuǎn)換成電壓而在所述數(shù)模轉(zhuǎn)換器的互補電壓輸出級輸出的電流-電壓轉(zhuǎn)換器。
本發(fā)明的數(shù)模轉(zhuǎn)換器具有以下優(yōu)點1．互補式輸出在傳統(tǒng)的電流舵DAC輸出級中，所采用的電流-電壓轉(zhuǎn)換單元使用運放構(gòu)成的電壓跟隨器形式。對于10位DAC來說，對運放的帶寬、轉(zhuǎn)換速率等性能有較高的要求。而在本發(fā)明中采用電壓互補式輸出，其優(yōu)點是抑制電源噪聲、時鐘直通、偶次諧波失真。這種電壓輸出結(jié)構(gòu)的抗干擾能力強。
2．利用I2C邏輯結(jié)構(gòu)簡化電路的譯碼電路及降低噪聲傳統(tǒng)DAC電路中的譯碼電路一般采用普通的組合邏輯電路來實現(xiàn)，這種方法由于系統(tǒng)設(shè)計的局限，每一個電流開關(guān)單元都帶有一個譯碼電路。這對12位DAC來說，譯碼電路較為復(fù)雜，電路面積大大增加，而且噪聲性能也一般。而在本發(fā)明的譯碼器設(shè)計中采用I2C邏輯結(jié)構(gòu)，使譯碼電路全部集中于譯碼電路模塊中。在減小電路面積的同時，這種結(jié)構(gòu)的噪聲性能也較普通的組合邏輯電路好。
3．利用電流比例轉(zhuǎn)換器提高系統(tǒng)的DNL和INL性能一般12位電流舵結(jié)構(gòu)的DAC電路的結(jié)構(gòu)是由8位的256個單位電流開關(guān)矩陣，其余4位構(gòu)成1/2、1/4、1/8、1/16單位電流的加權(quán)矩陣，1/2、1/4、1/8、1/16單位電流分別由2、4、8、16個相同的MOS管串聯(lián)起來，以相同的偏置電壓產(chǎn)生的。在本發(fā)明的設(shè)計中，加入了電流比例轉(zhuǎn)換器，在以下兩個方面使得系統(tǒng)性能得到改善。由于電流比例轉(zhuǎn)換器的轉(zhuǎn)換比例為16∶1，所以電路的功耗得以降低；而且步進線性誤差和全程線性誤差被壓縮了16倍，即系統(tǒng)的DNL和INL提高了近22dB。
從以下描述并結(jié)合附圖，將使本發(fā)明的目的和特征變得更加明顯起來。
圖1是示出已有技術(shù)的10位數(shù)模轉(zhuǎn)換器電路的方框圖。
圖2是圖1所示10位數(shù)模轉(zhuǎn)換器中行列譯碼器的工作示意圖。
圖3是圖1所示10位數(shù)模轉(zhuǎn)換器的256電流開關(guān)矩陣中每個電流開關(guān)單元的邏輯控制圖。
圖4是示出圖3所示電流開關(guān)單元的電路的示意圖。
圖5是示出實例的8x8電流開關(guān)矩陣的隨機化布局示意圖。
圖6是示出傳統(tǒng)的8位數(shù)模轉(zhuǎn)換器的HSPICE仿真結(jié)果圖。
圖7是示出本發(fā)明的12位數(shù)模轉(zhuǎn)換器的HSPICE仿真結(jié)果圖。
圖8是依據(jù)本發(fā)明一個實施例的12位數(shù)模轉(zhuǎn)換器的電路的方框圖。
圖9是依據(jù)本發(fā)明的12位數(shù)模轉(zhuǎn)換器的系統(tǒng)結(jié)構(gòu)方框圖。
圖10是依據(jù)本發(fā)明的12位數(shù)模轉(zhuǎn)換器中電流開關(guān)單元的電路圖。
圖11是圖10所示電流開關(guān)單元中的延遲單元對電路響應(yīng)的比較示意圖。
圖12是示出列譯碼器電路的示意圖。
圖13是示出行譯碼器電路的示意圖。
圖14是最高2MSB解碼器電路的示意圖。
圖15是依據(jù)本發(fā)明的12位數(shù)模轉(zhuǎn)換器中電流比例轉(zhuǎn)換器及其對通道性能改善的示意圖。
圖16是依據(jù)本發(fā)明的數(shù)模轉(zhuǎn)換器中電流-電壓轉(zhuǎn)換電路的示意圖。
圖17是依據(jù)本發(fā)明的數(shù)模轉(zhuǎn)換器的系統(tǒng)簡化框圖。
圖18是16∶1電流比例轉(zhuǎn)換器的布局及DUMMY單元示意圖。
圖19是256電流開關(guān)矩陣的CENTROID布局及DUMMUY單元示意圖。
圖20是286電流開關(guān)矩陣的另一個CENTROID布局及DUMMY單元示意圖。
圖21是電流源配置提高系統(tǒng)響應(yīng)速度的示意圖。
圖22是CMOS結(jié)構(gòu)與I2C結(jié)構(gòu)這兩種短路的結(jié)構(gòu)原理圖。
圖23是CMOS和I2C導(dǎo)向器的電流與輸入電壓關(guān)系的比較。
以下參考附圖對本發(fā)明的DAC進行更詳細的描述。
圖8是本發(fā)明的12位DAC的方框圖。本發(fā)明的DAC主要包括以下幾個模塊整流器100、數(shù)字輸入鎖存器101、行譯碼器102a、列譯碼器102b、使能譯碼器102c、4個64電流開關(guān)矩陣103a、103b、103c和103d(即，256電流開關(guān)矩陣)、4LSB電流開關(guān)單元104、電流比例轉(zhuǎn)換器105和電流-電壓轉(zhuǎn)換器106。在圖8中，設(shè)有數(shù)字數(shù)據(jù)輸入和時鐘信號輸入，Iop和Ion為互補的電流輸出端，VOP和VON為互補的電壓輸出端。
數(shù)字數(shù)據(jù)被劃分為4段進行譯碼。最高的2MSB進行使能譯碼，在使能譯碼器102c的輸出端，4位輸出分別控制行譯碼器102a、列譯碼器102b及256電流開關(guān)矩陣。其作用為當(dāng)輸入數(shù)據(jù)的最高2位DAC_b11和DAC_b10為11時，直接使能3個64電流開關(guān)矩陣64電流開關(guān)矩陣103b、64電流開關(guān)矩陣103c、64電流開關(guān)矩陣103d；當(dāng)輸入數(shù)據(jù)為10時，直接使能2個電流開關(guān)矩陣64電流開關(guān)矩陣103b、64電流開關(guān)矩陣103c；當(dāng)輸入數(shù)據(jù)為01時，直接使能1個電流開關(guān)矩陣64電流開關(guān)矩陣103b；當(dāng)輸入數(shù)據(jù)為00時，將其對電流源開關(guān)矩陣的控制權(quán)轉(zhuǎn)交給行列譯碼器102a和102b。
次高的3MSB和次次高的3MSB分別進列譯碼和行譯碼。行列譯碼器102a和102b的輸入分別為3位，輸出分別為8位。它們所控制的電流開關(guān)單元的個數(shù)為64個。另外，計入2MSB使能譯碼器102c的輸出，最高的8MSB對電流開關(guān)單元的控制個數(shù)為4x8x8=256個。
如上所述，最低的4LSB在一般情況下不需要進行譯碼操作。4LSB電流開關(guān)單元可以直接控制8,4,2,1加權(quán)矩陣，從而得到與其數(shù)據(jù)相對應(yīng)的模擬信號輸出。
電流開關(guān)矩陣的輸出為電流。在Iop和Ion端口，輸出的電流被收集在一起，從而使得輸出的電流與輸入的數(shù)據(jù)相對應(yīng)。Iop與數(shù)據(jù)中的1(加權(quán))相對應(yīng)；Ion與數(shù)據(jù)中的0(加權(quán))相對應(yīng)。
電流經(jīng)過電流比例轉(zhuǎn)換器后，其輸出的電流是輸入電流的衰減量。如衰減量為1/16，則在輸出端口，P端的電流為Iop/16；N端的電流為Ion/16。
電流在相應(yīng)的輸出端口，被轉(zhuǎn)換為電壓。即，VOP的輸出與Iop相對應(yīng)，與數(shù)據(jù)中的1(加權(quán))成比例，VON的輸出與Ion相對應(yīng)，與數(shù)據(jù)中的0(加權(quán))成比例。
以下將對本發(fā)明的DAC結(jié)構(gòu)進行更詳細地說明。
圖9是依據(jù)本發(fā)明的系統(tǒng)結(jié)構(gòu)方框圖。在圖9中，DAC_b0、DAC_b1、DAC_b2、DAC_b3、DAC_b4、DAC_b5、DAC_b6、DAC_b7、DAC_b8、DAC_b9、DAC_b10、DAC_b11為數(shù)模轉(zhuǎn)換器的數(shù)字信號輸入，voutP(VOP)和voutN(VON)為互補的電壓輸出級。
數(shù)字信號的最高2位MSB數(shù)字信號(DAC_b11,DAC_b10)進入使能譯碼器102c(2-4譯碼器電路)，該譯碼器電路有4個輸出，前3個輸出分別接入3個64電流開關(guān)矩陣，最后1位輸出作為使能信號接入由DAC_b9、DAC_b8和DAC_b7構(gòu)成的列譯碼器102b(3-8譯碼器電路)進行使能控制。
數(shù)字信號輸入DAC_b9、DAC_b8和DAC_b7接入列譯碼器102b，列譯碼器使用3-8譯碼器電路。列譯碼器102b有8個輸出端口，每一個輸出接入一個8x8電流開關(guān)矩陣的列進行開關(guān)控制。
數(shù)字信號輸入DAC_b6、DAC_b5和DAC_b4接入行譯碼器102a，行譯碼器使用另一個3-8譯碼器電路。行譯碼器102b有8個輸出端口，每一個輸出接入此8x8電流開關(guān)矩陣的第1列的對應(yīng)行進行電流走向的開關(guān)控制。
數(shù)字信號輸入的最低4LSB(DAC_b3、DAC_b2、DAC_b1和DAC_b0)直接接入加權(quán)電流開關(guān)矩陣，分別控制8x1,4x1,2x1和1x1電流開關(guān)矩陣，并對電流的走向進行直接操作。
每一個電流開關(guān)單元都有兩個電流輸出級，Iop和Ion。當(dāng)控制信號為1時，單元中的電流流入Iop端口，否則，流入Ion端口。
圖9中的虛線為收集ION端口電流的節(jié)點，粗實線為收集IOP端口電流的節(jié)點。節(jié)點在收集電流時是針對每一個電流開關(guān)單元進行的。
在兩個電壓互補輸出級，voutP和voutN是分別與IOP和ION對應(yīng)的電壓輸出。
在下表Ⅰ中示出輸入數(shù)據(jù)與所對應(yīng)的電流開關(guān)單元的關(guān)系。
表Ⅰ
在圖9中，2-4譯碼器的輸出能夠直接控制128和64正態(tài)分布均權(quán)矩陣，當(dāng)最高2位MSB的輸入為00時，它將只能使能低6位數(shù)據(jù)構(gòu)成的兩個3-8譯碼器，依靠剩余的一個64正態(tài)分布均權(quán)矩陣獲得輸出。
DAC_b9、DAC_b8和DAC_b7構(gòu)成一個3-8譯碼器，其作用是從第二列起，依次多使能相鄰的一列，及輸入數(shù)據(jù)為001時，使能第二列，輸入數(shù)據(jù)為010時，使能第2、3列，依此類推，輸入數(shù)據(jù)為111時，使能第2、3、4、5、6、7和8列。
DAC_b6、DAC_b5和DAC_b4構(gòu)成的3-8譯碼器，只對第一列起控制作用。輸入數(shù)據(jù)為000時，僅僅使能第一列的Swunit0，輸入數(shù)據(jù)為001時，使能SWunit0和SWunit1，依此類推，輸入數(shù)據(jù)為111時，使能SWunit0到SWunit7。
DAC_b3、DAC_b2、DAC_b1和DAC_b0對應(yīng)的是簡單的加權(quán)矩陣，直接利用輸入數(shù)據(jù)控制其輸出的電流成比例變化。
SWunitx是基本的呈正態(tài)分布的電流開關(guān)單元。
16∶1電流比例轉(zhuǎn)換器和16∶1電流比例轉(zhuǎn)換器將收集到的電流按照比例進行處理，使輸出的電流與輸入數(shù)據(jù)成比例關(guān)系。電流-電壓轉(zhuǎn)換器將輸入的互補電流轉(zhuǎn)換為互補電壓，并調(diào)整輸出的直流工作點。
以下將參考圖10和11進一步描述依據(jù)本發(fā)明的DAC中的電流開關(guān)。
在DAC中，電流開關(guān)主要用于提供內(nèi)部開關(guān)單元的偏置電流，及電流的基本單位。這部分由精確匹配的電流鏡群構(gòu)成，匹配精度達到60dB。內(nèi)部電流開關(guān)單元矩陣服從正態(tài)分布，99％的單元在設(shè)計指標內(nèi)，通過仿真達到了很好的效果。
圖10是此電流開關(guān)的示意圖。在圖10中，開關(guān)由兩個NMOS晶體管構(gòu)成，Iunit單元來自正態(tài)分布矩陣，延遲單元可以降低開關(guān)信號在轉(zhuǎn)換過程中的噪聲。當(dāng)SW=’1’時，outP=Iunit,outN=0；當(dāng)SW=’0’時，outP=0,outN=Iunit。
在圖10中，延遲單元的接入可以有效地防止兩個NMOS開關(guān)在低電平交叉點的電流走向控制。其作用如圖11所示。圖11是圖10所示延遲單元對電路響應(yīng)的比較示意圖。在圖11中可以看到，電路走向控制信號P在從低到高的轉(zhuǎn)換過程中，伴隨著控制信號N從高到低的轉(zhuǎn)換過程。在無延遲單元的情況下，兩個控制電平的轉(zhuǎn)換點較低，從而造成電路的走向變化很快，如果控制信號的控制范圍為64電流開關(guān)矩陣的同時導(dǎo)通或關(guān)斷，則會造成較大的電流尖峰凸起，影響系統(tǒng)的動態(tài)響應(yīng)性能。
在接入延遲單元后，電流走向轉(zhuǎn)換點明顯得到提高，從而有效地抑制了電流尖峰的凸起效應(yīng)。
以上說明了控制信號P從低到高的轉(zhuǎn)換過程，對控制信號N從高到低的轉(zhuǎn)換過程，即電流走向從outP到outN轉(zhuǎn)換時，同樣適用。
以下對本發(fā)明DAC中的列譯碼器102b進行描述。列譯碼器采用3-8譯碼電路及邏輯單元。下表Ⅱ為該電路的單元真值表。
表Ⅱ
圖12為列譯碼器的電路圖。在圖12中，IN2、IN1和IN0為3個數(shù)字信號輸入端口，OUT0、OUT1、OUT2、OUT3、OUT4、OUT5、OUT6和OUT7為8個數(shù)字輸出端口。enable信號為模塊的使能信號，當(dāng)enable=0時，模塊的輸出全部為0；當(dāng)enable=1時，模塊處于正常工作狀態(tài)。在電路設(shè)計中采用了I2C邏輯結(jié)構(gòu)，所以電路的噪聲低，同時，解碼電路也被大大簡化。
以下參考圖13的電路圖來描述行譯碼器102a。行譯碼器采用3-8譯碼電路及邏輯單元。電路的邏輯真值表如表Ⅲ所示。
表Ⅲ
在圖13中，IN2、IN1和IN0為3個數(shù)字信號輸入端口，OUT0、OUT1、OUT2、OUT3、OUT4、OUT5、OUT6和OUT7為8個數(shù)字輸出端口。enable信號為模塊的使能信號，當(dāng)enable=0時，模塊的輸出全部為0，當(dāng)enable=1時，模塊處于正常工作狀態(tài)。在電路設(shè)計中采用了I2C邏輯結(jié)構(gòu)，所以電路的噪聲低，同時，解碼電路也被大大簡化。
以下參考圖14來描述使能譯碼器102c。使能譯碼器采用2-4譯碼電路及邏輯單元。該電路的真值表如下表Ⅳ所示。
表Ⅳ
在圖14中，IN0和IN0為兩個數(shù)字信號輸入端口，OUT0、OUT1、OUT2和OUT3為4個數(shù)字輸出端口。其余為電源及電壓偏置。
圖14中方塊內(nèi)電路為2-4譯碼器，其他為反相器。
當(dāng)數(shù)字輸入IN1=0,INO=0時，反相器I1_IN為1，其余反相器輸入為0，因此得到OUT0=1,OUT1=0,OUT2=0,OUT3=0。當(dāng)數(shù)字輸入為IN1=0,IN0=1時，反相器I2的輸出為0，強迫反相器I1的輸出跟隨變化，所以，得到輸出為OUT0=1,OUT1=1,OUT2=0,OUT3=0；依此類推，當(dāng)數(shù)字輸入為IN1=1,IN0=1時，反相器IN4的輸出為0，強迫反相器I3、I2和I1的輸出跟隨變化，得到輸出為OUT0=1,OUT1=1,OUT2=1,OUT3=1。
在以上所述的電路中，由于采用I2C電路結(jié)構(gòu)，邏輯單元得到簡化，并且具備低噪聲的特點。
本領(lǐng)域內(nèi)的技術(shù)人員因理解，對于12位以上的數(shù)模轉(zhuǎn)換器，可對譯碼電路、矩陣構(gòu)成上進行一些變化來實現(xiàn)。
如圖9所示，在DAC中存在兩個電流比例轉(zhuǎn)換器，均為16∶1。
電流比例轉(zhuǎn)換器由高精度的電流鏡構(gòu)成，匹配精度為1％即可。
當(dāng)開關(guān)工作在兩個極限狀態(tài)時，電流比例轉(zhuǎn)換器中的電流非常小，此時會引入較大的噪聲。在設(shè)計中，由于采用差分輸出，在輸入端加入兩個偏置電流源Iadd，可以提高通道的信噪比，同時，在輸出端，加入的電流源對輸出是不可見的。
圖15中示出電流源偏置改善通道性能的原理圖。在圖15中，設(shè)定Iadd是相等的，輸入為inP和inN，輸出為outP和outN可以得到outP=(inP+Iadd)/16-(inN+Iadd)/16=(inP-inN)/16(1)outN=(inN+Iadd)/16-(inP+Iadd)/16=(inN-inP)/16(2)在以上分析中，加入的電流源Iadd在輸出端已經(jīng)被抵銷了。
以上是理想狀態(tài)的分析，在實際應(yīng)用中，由于各種偏差的存在，電流輸出會出現(xiàn)直流和交流的誤差。
OUTP=(inP+Iaddp)*K16-1P-(inN+IaddN)*K16-1N*K1-1N(3)OUTN=(inN+IaddN)*K16-1N-(inP+Iaddp)*K16-1p*K1-1P(4)在公式(3)和(4)中，K為電流在通道中的增益。Iaddp為在inP端口加入的偏置電流，IaddN為在inN端口加入的偏置電流。K16-1P為inP電流在16∶1轉(zhuǎn)換中的電流增益，K1-1P為inP電流在1∶1轉(zhuǎn)換中的電流增益；K16-1N為inN電流在16∶1轉(zhuǎn)換中的電流增益，K1-1N為inN電流在1∶1轉(zhuǎn)換中的增益。
在實際應(yīng)用中，關(guān)心的是電流的差量，即OUTP-OUTN=(inP+Iaddp)*K16-1P*(1+K1-1P)-(inN+IaddN)*K16-1N*(1+K1-1N)…(5)對于公式(5)差值中的直流分量，后級電路中可以采用隔直電容消除其影響，并且，直流偏置電流Iaddp,IaddN的精度可以設(shè)計在60dB，經(jīng)過16∶1的轉(zhuǎn)換后，其差值的變化精度可以控制在80dB以上，所以直流偏置的誤差效應(yīng)可以忽略不計。
對于交流誤差，可以得到Δ(OUTP-OUTN)AC=2(inP*ΔK16-1P+inN*ΔK16-1N)+116(inP*ΔK1-1P+inN*ΔK1-1N)·····(6)]]>在公式(6)中，后一項可以忽略不計，所以，系統(tǒng)的精度主要體現(xiàn)在兩個16∶1的電流比例轉(zhuǎn)換器上。由于都是inP和inN電流的一次項，所以，電流比例轉(zhuǎn)換器的誤差對系統(tǒng)的相對DNL和INL性能沒有影響。
以下參考圖16來描述本發(fā)明DAC中的電流-電壓轉(zhuǎn)換器106。
圖16是電流-電壓轉(zhuǎn)換器的電路圖。在圖16中，Idc為進行直流偏置而加入的電流源，IinP和IinN為互補電流輸入。同時，在節(jié)點IinP,IinN，可以得到電壓輸出。
V(IinP)=RloadP*(Idc+IinP)(7)V(IinN)=RloadN*(Idc+IinN)(8)在DAC的設(shè)計中，關(guān)心的是線性及數(shù)據(jù)轉(zhuǎn)換速率，因此，電阻負載的關(guān)鍵是兩個電阻的匹配，要選擇匹配性能好的電阻，如多晶硅電阻，并且，要對電阻利用激光等手段進行微調(diào)。
以上對電流到電壓轉(zhuǎn)換電路的分析也是在理想狀態(tài)下進行的。在實際設(shè)計中，由于匹配等因素，可能會導(dǎo)致與理想狀態(tài)存在偏差。同時，在設(shè)計及應(yīng)用中，關(guān)心的是兩個互補輸出端的電壓差。
VIinP-VIinN=RloadP*(Idc+IinP)-RloadN*(Idc+IinN)(9)由于直流偏置電流Idc的偏差只能導(dǎo)致直流電壓的偏差，在后級電流中可以利用隔直電容等措施消除直流偏差的影響，同時，在本級電路中，直流偏差只會導(dǎo)致直流工作點的些微偏離，適當(dāng)設(shè)計電路的動態(tài)范圍，可以消除或有效地減弱工作點偏移引起的交流信號的變化。
△(VIinp-VIinN)AC=IinP*△RloadP+IinN*△RloadN+IinP*RloadP+IinN*RloadN…(10)
在公式(10)中，交流分量的變化有兩個來源，來自于負載的變化，來自于交流電流本身的變化。交流電流的變化來自于電流比例轉(zhuǎn)換器。根據(jù)前面對交流電流變化的分析，忽略高次效應(yīng)，可以得到△(VinP-VinN)AC=Iinp*△RloadP+IinN*△RloadN+2*Rload(P,N)*(inP*△K16-p+inN*△K16-1N)…(11)在公式(11)中，以下關(guān)系式成立Iinp=inP/16,IinN=inN/16(12)在公式(12)中，忽略了電流比例轉(zhuǎn)換器中轉(zhuǎn)換比例的偏差。Δ(VinP-VinN)AC=inP*(116-ΔRloadP+2Rloadp*ΔK16-1P)+inN*(116*ΔloadN+2RloadN*ΔK16-1N)···(13)]]>公式(13)中示出了互補電壓示出的偏差與電流轉(zhuǎn)換器的輸入電流，電阻負載變化及電流轉(zhuǎn)換器轉(zhuǎn)換比例偏差之間的關(guān)系。
以下描述整體電路中的電壓輸出與溫度，電源電壓的非相關(guān)性設(shè)計。圖17是本發(fā)明的數(shù)模轉(zhuǎn)換器的系統(tǒng)方框圖。在圖17中，示出了簡單的系統(tǒng)框圖。設(shè)定在電流開關(guān)矩陣中對電流走向的控制是完全的，可以得到inP=VinR1*K4-1*K1-1*KP------(14)]]>inN=VinR1*K4-1*K1-1*KN------(15)]]>在公式(14)和(15)中，K4-1為4-1電流轉(zhuǎn)換器的增益，K1-1為1-1電流轉(zhuǎn)換器的增益，KP為電流開關(guān)矩陣對應(yīng)的譯碼輸入為1的個數(shù)，KN為電流開關(guān)矩陣譯碼輸入為0的個數(shù)。
在互補電壓輸出端，可以得到VoutP=((VinR1*K4-1*K1-1*KP*K16-1)+Idc)*R2------(16)]]>VoutN=((VinR1*K4-1*K1-1*KN*K16-1)+Idc)*R3-----(17)]]>為了取得更好的溫度及電源電壓抑制性能，可以使得電阻R1,R2,R3在同樣的隔離區(qū)中進行匹配，同時，使直流偏置電流Idc與Vin/R1聯(lián)系起來。
設(shè)定以下關(guān)系成立Idc=Kdc*VinR1--------(18)]]>
R1=R2=R3(19)可以得到電路的溫度性能為dVout(P,N)Vout(P,N)*dT=dVinVin*dT------(20)]]>從公式(20)可以得到，電路的溫度特性只與輸入電壓Vin的溫度特性有關(guān)。當(dāng)輸入電壓Vin是外加電壓或帶隙基準電壓時，電路的溫度性能將會大大提高。在理想狀態(tài)，當(dāng)輸入電壓與溫度的相關(guān)性為0時，互補電壓的示出與溫度的相關(guān)性也為0，即電路的性能與溫度是不相關(guān)的。因此，電路可以工作在一個較寬的溫度范圍內(nèi)。
電路的電源電壓抑制性能為dVout(P,N)Vout(P,N)*dVcc=dVinVin*dVcc------(21)]]>從公式(21)可以得到，電路的電源電壓抑制性能只與輸入電壓的電源電壓抑制性能有關(guān)。在理想狀態(tài)下，設(shè)定輸入電壓與電源電壓的抑制性能為無窮大，則電壓的互補輸出與電源電壓是非相關(guān)的。
在以上分析中，忽略了晶體管的溝道長度調(diào)制效應(yīng)。在實際的電路設(shè)計中，適當(dāng)調(diào)整晶體管的溝道長度，固定漏源電壓，可以有效地提高電路的電源電壓抑制比。
以下討論電路的小信號工作狀態(tài)。從以上分析可以得到，輸出電壓的微小偏差與信號通道內(nèi)的匹配有關(guān)。ΔVoutP=2*Vin*KP*R2R1*(ΔK4-1K4-1+2ΔK1-1K1-1+ΔK16-1PK16-1P)------(22)]]>ΔVoutN=2*Vin*KN*R3R1*(ΔK4-1K4-1+2ΔK1-1K1-1+ΔK16-1NK16-1N)------(23)]]>從公式(22)和(23)中可以得到，偏差電壓主要來自于電阻的匹配，4--1電流轉(zhuǎn)換器的精度，1--1電流轉(zhuǎn)換器的精度，16--1電流轉(zhuǎn)換器的精度。
電阻的匹配精度可以通過激光校正等手段進行解決。對于電流轉(zhuǎn)換器的精度，可以利用與電流源矩陣相同的方法進行校正。在實際的設(shè)計中，4--1電流轉(zhuǎn)換器利用16--4實現(xiàn)，1--1電流轉(zhuǎn)換器利用8-8實現(xiàn)，16--1電流轉(zhuǎn)換器利用64--4實現(xiàn)。
集成電路制造中的器件匹配問題利用以上方法校正后，對于12位精度的DAC(數(shù)模轉(zhuǎn)換器)，其DNL和INL都在0.5LSB內(nèi)，能夠滿足應(yīng)用的要求。
以下參考圖18-20來描述在布局中采用CENTROID結(jié)構(gòu)及DUMMY單元的優(yōu)化。
圖18示出16--1(64--4)電流轉(zhuǎn)換器的布局及DUMMY單元。在圖18中，簡要地示出了16--1電流比例轉(zhuǎn)換器的布局。利用此布局，可以有效地較低由摻雜濃度的梯度變化，氧化層厚度的梯度變化，溫度的梯度變化等導(dǎo)致的輸出偏差。一般情況下，上述布局可以提高器件的匹配精度大約8--16倍。
圖19示出256電流源矩陣的CENTROID布局及DUMMY單元。在圖19中，示出了一種256電流源矩陣的CENTROID布局。在該圖中，DUMMY因子1單元和DUMMY因子2單元是完全不同的。
DUMMY因子2單元的電路結(jié)構(gòu)與1,2,8,16,32等電流開關(guān)單元完全一樣，此DUMMY因子鑲嵌于18*18矩陣中，使得每一個與之相鄰的可操作電流開關(guān)單元的工作環(huán)境完全一樣，從而減少器件匹配引起的偏移。
DUMMY1因子可以是幾個簡單的晶體管，但是，晶體管的物理尺寸及性能應(yīng)該與之相鄰的可操作電流開關(guān)單元的邊緣器件完全一樣，其內(nèi)部和外部的器件間尺寸也應(yīng)該與矩陣內(nèi)的單元盡可能保持一致，只有這樣，才能使得器件的匹配問題減少。
由于電流開關(guān)單元的4個邊緣的器件在器件的性質(zhì)，器件的物理尺寸等方面可能不一樣，所以，DUMMY1因子在4個邊線上的電路結(jié)構(gòu)可能也不一樣。在上圖中，DUMMY1因子被表示為同樣的符號，只是為了電路表示的簡便。
利用此布局，可以有效地較低由摻雜濃度的梯度變化，氧化層厚度的梯度變化，溫度的梯度變化等導(dǎo)致的輸出偏差。一般情況下，上述布局，對于128比例因子項，可以提高器件的匹配精度大約20--64倍。對于64比例因子項，器件的匹配精度可以提高大約10--30倍。
利用圖形對稱理論，以下的CENTROID布局和DUMMY因子的排列同樣是正確的，在實際電路中，要根據(jù)集成電路內(nèi)部大功率器件的位置進行選擇和優(yōu)化。
在圖20中還示出另一種滿足要求的布局。
以下描述電流源偏置對通道信噪比和動態(tài)性能的改善。
對于一個MOS晶體管，其噪聲可以表示為Vi2Δf=4KT*23*1gm+KfWLCaxf------(24)]]>ii2Δf=2qIG+ω2Cgs2gm2(4KT231gm+KIDaf)------(25)]]>
在公式(24)和(25)中，Kf是常數(shù)，其標稱值為3*exp(-12)VVpF,IG為MOS晶體管的漏電流，K為波爾茲曼常數(shù)，T為絕對溫度，q為電子的電量，f為范圍頻率，ID為MOS晶體管的電流。
從公式(24)和(25)中可以得到，適當(dāng)增大MOS晶體管的電流，可以使信噪比得到改善。當(dāng)電流非常小時，由于g較小，輸入的等效電壓及電流都會較大；當(dāng)輸入的電流非常大時，由閃爍噪聲為主的輸入等效噪聲較大。因此，適當(dāng)選取偏置電流，可以在一定的工作頻率內(nèi)，降低相同的噪聲。實際電路中，在4個MOS晶體管中加入200uA的偏置電流，信噪比可以在微弱電流的極限狀態(tài)下提高40dB。
加入偏置電流同樣可以提高系統(tǒng)的動態(tài)響應(yīng)性能。以圖21所示的簡化電路為例。
設(shè)定晶體管M1和M2,M3和M4的尺寸相等，則其對寄生電容的貢獻是等同的，計算公式為CGS=23*W*L*ϵaxtax------(26)]]>公式(26)中，W為晶體管寬度，L為晶體管長度，其余兩個參數(shù)分別為氧化層的介電常數(shù)和氧化層厚度。
在無恒流源偏置時，晶體管M1,M2從關(guān)斷到導(dǎo)通，電容上電壓的變化范圍為1.2V，則系統(tǒng)的響應(yīng)延遲為△t=C*△V/I=C*1.2/I(27)當(dāng)晶體管尺寸為100um*10um，電流I為50uA時，響應(yīng)的延遲為84ns。當(dāng)電流經(jīng)過另外一條支路輸出時，由于要經(jīng)過Cgs2的沖放電過程，響應(yīng)延遲在寄生電容等同的條件下是基本相同的。以上分析只計算了寄生電容的充電，如要計入寄生電容的放電過程，響應(yīng)延遲會更大。
當(dāng)加入恒流源偏置時，寄生電容上的電壓變化由于沒有晶體管的關(guān)斷過程，所以響應(yīng)速度會大大提高。
設(shè)定恒流源偏置為Ibias=50uA,I=50uA，則晶體管M5和M6在關(guān)斷和導(dǎo)通過程中切換電流時，寄生電容的沖放電幅度只有0.1V左右。
通過以上分析，在電路結(jié)構(gòu)及其他參數(shù)不變的條件下，加入偏置電流，可以適當(dāng)電路的動態(tài)響應(yīng)性能提高10倍。
該種結(jié)構(gòu)DAC的特點是采用I2C結(jié)構(gòu)，系統(tǒng)噪聲低；采用正態(tài)分布的電流開關(guān)，線性度好，準確。所用MOS晶體管數(shù)量為5000個左右，功耗25mW，面積約為2×2mm2。
以下再參考圖23對圖22所示的CMOS與I2C結(jié)構(gòu)進行比較。CMOS結(jié)構(gòu)的電路與I2C總線結(jié)構(gòu)不僅在設(shè)計上有較大的差異，在性能上也明顯不同，對以下電路，其性能列示于下。
以下參考圖6和7來描述本發(fā)明的仿真結(jié)果。在圖6中，列出了8位MSB的互補電流輸出波形(1M數(shù)據(jù)輸入速率)。數(shù)據(jù)輸入是從FF到OO漸變的，在互補電流的輸出端，P端電流從0到-3.22mA呈線性變化，N端電流從-3.2mA到0呈線性變化，兩條直線相交于輸入為80或7F處，完全滿足線性編碼的要求。
圖中的毛刺是由數(shù)據(jù)的突變沿產(chǎn)生的，頻譜在100Mz以上。由于DAC的輸出端一般要加入濾波器，因此，高頻毛刺對系統(tǒng)的影響是很小的。
圖7給出了DAC的最終互補電壓輸出波形(數(shù)據(jù)輸入速率為5M)。在設(shè)計中，由于電源電壓為3.3V，為了使系統(tǒng)工作在較大的線性區(qū)間，直流工作點被設(shè)定在1.65V,DAC的AC輸出被設(shè)定在1.65+/-0.5V的范圍內(nèi)以取得低失真工作區(qū)。當(dāng)數(shù)據(jù)輸入從FFF到OOO變化時，P端輸出從2.15V變化到1.15V，而N端輸出從1.15V變化到2.15V。仿真中，數(shù)據(jù)速率為5MHz，圖中所示為409.6us的一個線性變化區(qū)間的波形。
因為低噪聲的要求，設(shè)計中將I2C邏輯結(jié)構(gòu)引入了DAC的設(shè)計中。由于I2C結(jié)構(gòu)的噪聲是一般CMOS結(jié)構(gòu)電路的10％或更小，通過HSPICE仿真，驗證了I2C結(jié)構(gòu)可以在DAC中有效降低噪聲的影響。
高精密度的電流源群一直是設(shè)計的重點，12位的精度要求電流源群的誤差在0.01％，按照目前的集成電路設(shè)計及加工的匹配，只能達到0.1％--0.5％。在改進設(shè)計中，充分考慮了工藝及器件引入的誤差，包括器件尺寸匹配，OFFSET的影響，溝道長度調(diào)制效應(yīng)，穩(wěn)定性分析，輸出的響應(yīng)速度等。由于集成電路的成品率是一個概率的分布，精密電流源群也是一樣。在精密電流源群的設(shè)計中，引入了正態(tài)分布的概念，對精密電流源群進行設(shè)計優(yōu)化。在優(yōu)化過程中，對數(shù)據(jù)輸入的最高MSB，利用至少128個電流源群進行誤差調(diào)整，精度調(diào)整到0.01％；對次MSB，利用64個電流源群進行優(yōu)化，將其精度調(diào)整到0.02％；對再次的MSB，利用32個電流源群進行優(yōu)化，將誤差調(diào)整到0.04％…在設(shè)計及優(yōu)化完成后，利用HSPICE進行仿真，驗證了優(yōu)化方案是可行的，99％的仿真結(jié)果落在設(shè)定的誤差范圍內(nèi)，從而可以有效的保證成品率。
在電流比率轉(zhuǎn)換器中，當(dāng)數(shù)據(jù)輸入在接近兩個極端的時候，系統(tǒng)中的一端由于轉(zhuǎn)換的電流很小，對輸出級引入了較大的噪聲?？紤]到系統(tǒng)的要求，在電流轉(zhuǎn)換器中加入了一對電流源，使電流轉(zhuǎn)換器中始終存在一個電流偏置，提高系統(tǒng)的通道性能，降低通道噪聲。在互補輸出端，將引入的電流偏置進行抵銷。因此，在提高系統(tǒng)性能的同時，電流偏置在系統(tǒng)的輸出端是不可見的。對后級子系統(tǒng)電路不產(chǎn)生任何影響。
在譯碼器設(shè)計中，原先的方案由于系統(tǒng)設(shè)計的局限，每一個電流開關(guān)單元都帶有一個譯碼電路，從而大大增加了電路的面積。在本設(shè)計中，譯碼電路全部集中于譯碼電路模塊中，同時，利用低噪聲的I2C結(jié)構(gòu)，在降低晶體管個數(shù)的同時，降低了數(shù)字電路對模擬部分的干擾。
在原先的設(shè)計中，電流開關(guān)單元由于CMOS電路的高噪聲及高的瞬時開關(guān)電流，電流在電流舵中轉(zhuǎn)換時有較大的尖峰，尤其在MSB的電流舵中，信號變換導(dǎo)致電流的轉(zhuǎn)移時更加嚴重，從而使得動態(tài)響應(yīng)的性能降低。在新設(shè)計的電路中，加入了恒流源偏置，提高了電路的響應(yīng)速度和動態(tài)性能。
在布線布局中，將開關(guān)單元按照行列的編排進行任意化定位的方案不能夠解決在集成電路制造過程中帶來的隨機分布偏差的影響。在新設(shè)計方案中，利用重心對稱理論，對開關(guān)電流單元進行布局，大大提高了系統(tǒng)的步進線性誤差和全程線性誤差的性能。
在電流開關(guān)單元電路中，針對CMOS電路高低電平轉(zhuǎn)換點低的特點，在控制電路中加入延遲單元，在使得電平轉(zhuǎn)換點獲得提高的同時，有效地降低了在MSB的電流轉(zhuǎn)換中電流的尖峰。
在新設(shè)計中，加入了電流比例轉(zhuǎn)換器，在以下兩個方面使得系統(tǒng)性能得到改善。電路的功耗得到降低；由于電流比例轉(zhuǎn)換器的轉(zhuǎn)換比例為16∶1，所以系統(tǒng)的響應(yīng)中，步進線性誤差和全程線性誤差被壓縮了16倍，即系統(tǒng)的DNL和INL提高了近22dB。
針對電路中行列譯碼器的譯碼電路復(fù)雜的缺陷，新設(shè)計利用I2C邏輯電路的特點進行簡化，并且去除了每一個電流源開關(guān)單元中附加的譯碼電路，從而大大簡化了電路的結(jié)構(gòu)，提高了系統(tǒng)的性能。
在新設(shè)計的電路中，利用集成電路制造中器件匹配性能好而絕對性能差的特點，對電路的工作點進行優(yōu)化，使得電路的平衡輸出與溫度，制造過程中的隨機偏差等的相關(guān)性得到降低，性能改善約40dB。
DAC是集成電路領(lǐng)域的常用器件，在電信、電視、DVD等諸多方面有廣泛的應(yīng)用。在設(shè)計過程中，由于在邏輯電路部分常用I2C結(jié)構(gòu)，在5M數(shù)據(jù)輸入速率的情況下，輸出的線性范圍和動態(tài)范圍都很好。通過對邏輯電路的電流進行適當(dāng)?shù)恼{(diào)整，DAC可以工作在10--50MHz的數(shù)據(jù)輸入速率下，適用于ADSL、VDSL、DVD、VCD、HDTV等設(shè)備。
權(quán)利要求
1．一種電流舵結(jié)構(gòu)的數(shù)模轉(zhuǎn)換器，其特征在于包括鎖存輸入的數(shù)字信號的數(shù)字輸入鎖存器，所述鎖存器具有四個輸出端分別輸出輸入信號的最高的至少2位、次高的至少3位、次次高的至少3位以及最低的4位；用于對輸入信號的所述最高的至少2位進行使能譯碼的使能譯碼器，其輸出分別控制以下的列譯碼器、行譯碼器和256電流開關(guān)矩陣；用于對輸入信號的所述次高的至少3位進行譯碼的列譯碼器；對輸入信號的所述次次高的至少3位進行譯碼的行譯碼器；其電流輸出直接由輸入信號的最低4位控制的4LSB電流開關(guān)單元；由256個電流開關(guān)單元構(gòu)成的256電流開關(guān)矩陣，響應(yīng)于所述使能譯碼器、列譯碼器和行譯碼器對所述電流開關(guān)矩陣的電流輸出選擇，把其電流輸出與所述4LSB電流開關(guān)單元的輸出疊加后輸出到所述數(shù)模轉(zhuǎn)換器的兩個互補電流輸出級；用于對來自所述兩個互補電流輸出級的輸出電流進行衰減的電流比例轉(zhuǎn)換器；以及把電流比例轉(zhuǎn)換器的經(jīng)衰減的輸出電流轉(zhuǎn)換成電壓而在所述數(shù)模轉(zhuǎn)換器的互補電壓輸出級輸出的電流-電壓轉(zhuǎn)換器。
2．如權(quán)利要求1所述的數(shù)模轉(zhuǎn)換器，其特征在于所述使能譯碼器為2-4譯碼器。
3．如權(quán)利要求1所述的數(shù)模轉(zhuǎn)換器，其特征在于所述行譯碼器為3-8譯碼器。
4．如權(quán)利要求1所述的數(shù)模轉(zhuǎn)換器，其特征在于所述列譯碼器為3-8譯碼器。
5．如權(quán)利要求1所述的數(shù)模轉(zhuǎn)換器，其特征在于所述電流開關(guān)矩陣中的每個電流開關(guān)單元包括延遲裝置。
6．如權(quán)利要求1所述的數(shù)模轉(zhuǎn)換器，其特征在于所述電流比例轉(zhuǎn)換器為兩個16∶1電流比例轉(zhuǎn)換器。
7．如權(quán)利要求1所述的數(shù)模轉(zhuǎn)換器，其特征在于所述數(shù)模轉(zhuǎn)換器采用I2C邏輯結(jié)構(gòu)。
8．如權(quán)利要求1所述的數(shù)模轉(zhuǎn)換器，其特征在于所述數(shù)模轉(zhuǎn)換器采用CENTROID結(jié)構(gòu)。
全文摘要
一種I2C邏輯的電流舵結(jié)構(gòu)的數(shù)模轉(zhuǎn)換器,包括:鎖存輸入信號的數(shù)字輸入鎖存器,其輸出端分別輸出最高2位、次高3位、次次高3位以及最低4位;對2位使能譯碼的使能譯碼器;對次高3位譯碼的列譯碼器;對次次高3位譯碼的行譯碼器;4LSB電流開關(guān)單元;256電流開關(guān)矩陣,響應(yīng)于以上譯碼器的輸出,把其電流輸出與4LSB電流開關(guān)單元的輸出疊加后輸出到互補電流輸出級;衰減輸出電流的電流比例轉(zhuǎn)換器;把此輸出電流轉(zhuǎn)換成電壓的電流－電壓轉(zhuǎn)換器。
文檔編號H03M1/66GK1306347SQ0010110
公開日2001年8月1日 申請日期2000年1月17日 優(yōu)先權(quán)日2000年1月17日
發(fā)明者尹登慶, 王波 申請人:華為技術(shù)有限公司