專利名稱：可消除雜波信號(Spur)的直接數(shù)字頻率合成器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及直接數(shù)字頻率合成器。
數(shù)字頻率合成器(DDFS)包括使用邏輯電路和/或者數(shù)字計算機(jī)生成所需信號的數(shù)字表示形式，然后使用數(shù)模轉(zhuǎn)換器(DAC)把數(shù)字信號轉(zhuǎn)化成模擬信號。這樣的系統(tǒng)可以是精簡的，低功耗的，在瞬時切換頻率時仍然能夠提供很好的頻率分辨率。


圖1所示是一種已知的DDFS系統(tǒng)。一個數(shù)字信號被輸入到DDS累加邏輯，該裝置的輸出將會作為一個只讀存儲器(ROM)的索引。從ROM中的輸出信號將會被數(shù)模轉(zhuǎn)換器(DAC)轉(zhuǎn)換成模擬信號。DAC輸出信號可能會被一個濾波器進(jìn)行平滑處理(圖中為顯示)，產(chǎn)生周期性的信號(如正弦波)。圖1的DDFS被美國專利4,746,880引述為例，本文中在此引用作為參考。
圖2、3、4所示是其他的DDFS系統(tǒng)。圖2中，圖1所示的DDFS系統(tǒng)本合并到一個傳統(tǒng)的PLL結(jié)構(gòu)中，該結(jié)構(gòu)包括一個相位/頻率檢測器(phase/frequency detector或者PFD)，一個模擬環(huán)路濾波器和一個電壓控制振蕩器(VCO)。在圖3中，圖2中的ROM和DAC被略掉了，DDS模塊輸出的最高有效位(MSB)被直接輸入到PFD。在圖4中，DDS模塊的輸出信號通過一個直接時間濾波器進(jìn)行濾波，美國專利號5,247,469一文中闡述，本文在此引用作為參考。
DDFS的一個挑戰(zhàn)是生成清晰的、精確調(diào)制的波形。由于有限的時間分辨率和邊界的不一致，會出現(xiàn)雜波的輸出信號(spur)。
精確調(diào)制在常規(guī)的使用PLL的模擬頻率合成器中也是一個問題。問題之所以出現(xiàn)是因?yàn)镻LL把信號調(diào)制視為信號漂移并且試圖取消這種調(diào)制。圖5和圖6是兩種電路方案試圖解決這個問題。在圖5中，在環(huán)路濾波器之后是一個加號節(jié)點(diǎn)，調(diào)制信號會施加到該環(huán)路濾波器。加號節(jié)點(diǎn)的細(xì)節(jié)內(nèi)容在一個擴(kuò)展的視圖中有說明。圖6所示是Ewart調(diào)制器，在環(huán)路濾波器的接地參考中插入一個電阻分壓器網(wǎng)絡(luò)(Resistive DividerNetwork)，同時一個調(diào)制信號將會施加到該電阻分壓器網(wǎng)絡(luò)上，如圖所示。在效果上，環(huán)路濾波器的接地參考由于調(diào)制信號的作用而發(fā)生偏移，導(dǎo)致環(huán)路濾波器的輸出信號被一定量的調(diào)制信息造成偏移。在圖7中，調(diào)制信號通過電容與環(huán)路濾波器電路節(jié)點(diǎn)相連。此前的電路方案并沒有體現(xiàn)DDS的優(yōu)勢。
因此，有必要設(shè)計一種合成器，即有DDS的優(yōu)點(diǎn)又能生成清晰的、精確調(diào)制的波形。
本發(fā)明，通常的說，提供了一些改進(jìn)方法，用于生成清晰的、精確調(diào)制的波形，至少部分地使用了數(shù)字技術(shù)。本發(fā)明的一個特征是提供了一個“誤差生成器(difference engine)”用于生成數(shù)字信號，反映數(shù)字頻率和模擬頻率之間的頻率誤差。頻率誤差可以被數(shù)字積分生成一段數(shù)字信號顯示相位誤差。誤差生成器可以被引入到PLL結(jié)構(gòu)，其中模擬頻率是PLL的VCO的輸出信號。對PLL輸出信號進(jìn)行直接調(diào)制可能以數(shù)字的形式實(shí)現(xiàn)。通過進(jìn)一步提供一個輔助調(diào)制線路，并且同時在直接調(diào)制線路與輔助調(diào)制線路之間進(jìn)行校準(zhǔn)，調(diào)制特征可以從環(huán)路帶寬限制中分離出來。特別的，PLL的環(huán)路帶寬可以制造的很低以至可以把雜波(通常與DDS技術(shù)有關(guān))降到非常低的水平。PLL的環(huán)路濾波器能夠以數(shù)字的形式實(shí)現(xiàn)。使用數(shù)字環(huán)路濾波器通常要求使用高分辨率DAC。有很多技術(shù)可以用于降低DAC的分辨率要求。
圖1是一個已知的DDFS系統(tǒng)的模塊圖。
圖2是一個已知的使用DDS的PLL模塊圖。
圖3是另一個已知的使用DDS的PLL模塊圖。
圖4是一個使用直接時間濾波器的DDS合成器模塊圖。
圖5是一個合成器的部分電路圖，用于說明一種已知的調(diào)制技術(shù)。
圖6是一個合成器的部分電路圖，用于說明另一種已知的調(diào)制技術(shù)。
圖7是一個合成器的部分電路圖，用于說明另一種已知的調(diào)制技術(shù)。
圖8是一個合成器所使用的數(shù)字“誤差生成器”的模塊圖。
圖9所示是圖8中DDS模塊的詳細(xì)圖。
圖10所示是圖8中數(shù)據(jù)取樣(Data Sample)模塊的詳細(xì)圖。
圖11是圖10中數(shù)據(jù)取樣(Data Sample)模塊的操作時序圖。
圖12所示是圖10中的數(shù)據(jù)取樣(Data Sample)模塊的時序圖，指出該模塊一種可能的亞穩(wěn)態(tài)條件。
圖13所示是一個基本的PLL結(jié)構(gòu)圖，該P(yáng)LL結(jié)構(gòu)使用了圖8中的“誤差生成器”。
圖14所示是一個PLL結(jié)構(gòu)圖，該結(jié)構(gòu)有一個數(shù)字調(diào)制輸入和一個輔助調(diào)制線路。
圖15是一個改進(jìn)后的PLL結(jié)構(gòu)圖。
圖16是一個PLL結(jié)構(gòu)圖，該結(jié)構(gòu)有一個數(shù)字環(huán)路濾波器，濾波器后面連接一個DAC。
圖17是一個PLL結(jié)構(gòu)圖，其中有一個數(shù)字FIR濾波器用于校準(zhǔn)工作。
圖18所示是一個與圖16相似的PLL圖，但是由一個與DAC相連的輔助調(diào)制線路。
圖19所示是一個PLL結(jié)構(gòu)圖，該結(jié)構(gòu)使用了較低分辨率的微分DAC。
圖20是一個模擬積分器電路圖。該模擬積分電路可以應(yīng)用于圖19中的PLL結(jié)構(gòu)。
圖21是一個帶有預(yù)置電路的PLL結(jié)構(gòu)圖。
圖22是一個進(jìn)一步改進(jìn)的PLL結(jié)構(gòu)圖。
圖23是圖22中的PLL結(jié)構(gòu)的另一種結(jié)構(gòu)圖。
圖8中是本發(fā)明的一個特征誤差生成器(Difference Engine)的模塊圖。誤差生成器的基本功能使生成數(shù)字?jǐn)?shù)據(jù)流，反映模擬頻率和數(shù)字頻率之間的頻率誤差和(可選擇的)相位誤差。一個參考時鐘和一個數(shù)字頻率作為DDS模塊的輸入。根據(jù)參考時鐘和數(shù)字頻率，DDS模塊會輸出一段數(shù)字?jǐn)?shù)據(jù)流，體現(xiàn)該數(shù)字頻率。類似的，參考時鐘和一段模擬信號作為數(shù)據(jù)取樣模塊的輸入。數(shù)據(jù)取樣模塊輸出一段數(shù)字?jǐn)?shù)據(jù)流以表示該模擬頻率。兩條數(shù)字?jǐn)?shù)據(jù)流會按照相反極性進(jìn)行取和。結(jié)果是一條數(shù)字?jǐn)?shù)據(jù)流表示模擬頻率和數(shù)字頻率之間的頻率誤差，數(shù)字流的值分別為+1、-1、0。如果模擬頻率和數(shù)字頻率完全一致，表示頻率誤差的數(shù)字?jǐn)?shù)據(jù)流全部是0值。通過使用數(shù)字積分器可以對頻率誤差進(jìn)行數(shù)字積分，生成一段數(shù)字流表示模擬頻率和數(shù)字頻率之間的相位誤差(PhaseError)。
DDS模塊可用一個累加器來實(shí)現(xiàn)，如圖9所示。另外的，DDS模塊在順序上可以是第二位而不是第一位。數(shù)據(jù)取樣模塊可以按照如圖10中所示實(shí)現(xiàn)。在所述的實(shí)施實(shí)例中，假定時鐘信號的比例是在一個較慢的時鐘周期內(nèi)，較快時鐘的上升緣不超過一次。在其他的實(shí)施實(shí)例中，本假定可能不成立。
俘獲電路(capture circuit)包括一個輸入部分1001和一個輸出部分1003。輸入部分又包括兩個部分CH1和CH2，兩者必須相互匹配把誤差降到最小。每個部分包括一系列的(兩個或者多個)D觸發(fā)器，觸發(fā)器彼此相連。在下面的敘述中，將使用相同的參考數(shù)據(jù)，用于考察各個觸發(fā)器和各自的輸出信號。
在每個部分中，第一個觸發(fā)器使用取樣時鐘信號Fx作為時鐘信號。后面接著的觸發(fā)器使用取樣時鐘信號Fs作為時鐘信號。在上方部分的觸發(fā)器Q1的D輸入與該觸發(fā)器的輸出Q相連。下方部分的第一個觸發(fā)器的D輸入與上方部分的第一個觸發(fā)器的輸出Q相連。兩個部分的其余的觸發(fā)器按照順序依次連接，比如，Q與D連接，Q與D連接。
輸入部分的功能是1)產(chǎn)生兩個信號，彼此之間是邏輯逆關(guān)系，在時鐘信號Fx的上升緣進(jìn)行轉(zhuǎn)換。2)在時鐘信號Fs的上升緣鎖住兩個信號的值。3)檢測從一個時鐘到另外一個時鐘的轉(zhuǎn)換。相鄰級的觸發(fā)器Q3和Q4可以被用來減少亞穩(wěn)態(tài)，該狀態(tài)是由于兩個時鐘信號的異步而產(chǎn)生的，事實(shí)上，在特定的設(shè)計中，這樣的觸發(fā)器可以有很多級。
輸出部分包括，在本發(fā)明的一種實(shí)施實(shí)例中，有三個兩輸入的與非門(NAND gate)。與非門N1和N2分別與一個輸入部分最后一級的觸發(fā)器的D和Q相連，兩個與非門N1和N2的輸出信號再一次輸入與非門N3進(jìn)行處理，產(chǎn)生俘獲電路最終的輸出結(jié)果。
輸出部分的功能是在上下兩個輸入部分產(chǎn)生的信號中檢測一個取樣時鐘與另一個取樣時鐘之間的輸入時鐘信號水平的變化。兩個輸入部分工作于一種交替使用的狀態(tài)(ping-pong fashion)，交替的檢測輸入時鐘信號水平的變化。
圖10中的俘獲電路如果能參考圖11中的時序圖那么能夠獲得更好的效果。在兩個頻道的第一級中，在輸入時鐘信號的上升緣的時刻產(chǎn)生相反的信號Q1和Q2。從信號Q1和Q2中取樣分別得到信號Q3和Q4，取樣是根據(jù)取樣時鐘進(jìn)行的。Q5和Q6是信號Q3和Q4信號的復(fù)制，時間上有延遲。與非門共同實(shí)現(xiàn)了邏輯函數(shù) 在圖11中的示例，示例信號都是理想的方波信號。事實(shí)上，信號有有限的上升和下降次數(shù)。信號Q1和Q2的有限上升和下降次數(shù)和電路的異步所帶來的可能的影響是亞穩(wěn)態(tài)，如圖12所示。這里，信號Q3和Q5以及信號Q4和Q6在一個周期內(nèi)的狀態(tài)是不可確定的。電路的輸出結(jié)果可能是正確或者是錯誤的。但是，因?yàn)榻Y(jié)果是由一個“閉合的呼叫(closecall)”開始的，所以偶然性的誤差在電路的運(yùn)行中可以被忽略不計。通過增加線路中的總增益可以減小不穩(wěn)定性的時間窗口。如果Q3和Q9的增益已經(jīng)足夠把誤差的可能性降低到一個可接受的水平，那么不需要附加的電路。如果不夠，需要有附加的電路增加增益。
如果數(shù)據(jù)取樣模塊能夠?qū)崿F(xiàn)如圖10所示，那么如果DDS模塊在第二位，那么數(shù)字流將不能完全匹配，即使模擬頻率與數(shù)字頻率完全一致。把DDS模塊放在第二位的結(jié)構(gòu)可以有利于降低噪聲。
圖8所示的誤差生成器能夠被用來實(shí)現(xiàn)一種基本的PLL，如圖13所示。相位誤差信號輸入一個電荷泵，該電荷泵有一個拉高的電流源(pull-upcurrent source)和一個降低的電流源(pull-down current source)。根據(jù)數(shù)字相位誤差數(shù)據(jù)流的值不同，會激活一個或者另外一個電流源，或者兩者都不被激活。電荷泵的輸出信號被輸入到環(huán)路濾波器。環(huán)路濾波器的輸出又被輸入到一個壓控振蕩器(Voltage-controlled Oscillator或者VCO)。最后，VCO的輸出被輸入到數(shù)據(jù)取樣模塊作為模擬頻率，完成環(huán)路。
與常規(guī)的使用相位/頻率誤差檢測器(PFD)的PLL相比，圖13中的PLL能夠?qū)崿F(xiàn)平滑的加鎖而且不會“意外開鎖”。
在圖13的PLL中，數(shù)字頻率可以被調(diào)制從而實(shí)現(xiàn)調(diào)制。這種“直接調(diào)制”在現(xiàn)有技術(shù)條件下受到環(huán)路帶寬的限制。圖14所示是一個改進(jìn)調(diào)制特性的PLL。一個數(shù)字調(diào)制輸入被施加到誤差生成器用于直接調(diào)制。此外，數(shù)字調(diào)制輸入施加到DAC上。DAC的輸出電壓被施加到一個環(huán)路濾波器的節(jié)點(diǎn)上。圖13的PLL有特點(diǎn)如果直接調(diào)制增益與輔助調(diào)制線路中的增益匹配，PLL的輸出頻率可以被改變而不會改變閉環(huán)調(diào)制電壓Vmci。這個特性同時也意味著這種調(diào)制不再受到環(huán)路帶寬的限制。環(huán)路的帶寬可以被設(shè)置到一個非常低的水平，例如，允許DDS的雜波在經(jīng)過濾波之后被降低到任意低的水平。
根據(jù)圖15，允許直接調(diào)制增益在輔助調(diào)制線路中得到匹配，并提供了一個倍增器。該倍增器在數(shù)字調(diào)制輸入信號到達(dá)DAC之前對該信號施加了一個比例因子。這個方法可以用于確定適當(dāng)?shù)谋壤蜃印?br> 根據(jù)圖15，為了獲得較低的環(huán)路帶寬(比如，可以用于降低雜波)，需要在環(huán)路濾波器中使用大容量的電容器。大容量電容器既笨重又昂貴。而且，大容量電容器的VI特性會帶來一些不希望出現(xiàn)的非線性，這些非線性是由于介質(zhì)吸收而引起的。可以使用一個數(shù)字環(huán)路濾波器然后連接一個DAC來獲得低環(huán)路帶寬，如圖16所示，其中省略了分離的調(diào)制線路。
根據(jù)圖17，前文所述比例因子可以通過測量最大頻率階躍(maximumfrequency step)來確定，該測量需要使用一個數(shù)字濾波器。為了做到這一點(diǎn)，最小數(shù)字頻率首先施加到誤差生成器上。然后施加最大數(shù)字頻率，誤差生成器產(chǎn)生的頻率誤差信號通過一個有限脈沖響應(yīng)濾波器(FIR)進(jìn)行濾波。這個FIR濾波器測量最大頻率階躍。用希望得到的最大頻率階躍分割待測的最大頻率階躍可以確定適當(dāng)?shù)谋壤蜃?。對比例因子的計算最好可以迭代多次。對于每次連續(xù)的迭代計算，所得到的比例因子值會更加接近完全匹配的比例因子。校準(zhǔn)工作可以在開機(jī)的時刻進(jìn)行，也可以在以后的間隔時間進(jìn)行，或者按照要求進(jìn)行。
根據(jù)圖18，在數(shù)字濾波器后接一個DAC得情況下，使用一個求和DAC可以實(shí)現(xiàn)輔助調(diào)制線路。一個模擬調(diào)制信號與數(shù)字環(huán)路濾波器一起直接輸入DAC。在圖18所示的實(shí)施實(shí)例中避免了使用大容量電容器。但是，根據(jù)應(yīng)用的要求，圖18所示的實(shí)施實(shí)例可能要求一個高分辨率的DAC。在VCO敏感度在40MHz/V的情況下，如果要求精確，就需要一個20位的DAC。獲得這樣的分辨率既很困難又很昂貴。有很多不同的技術(shù)可以用來降低對DAC的分辨率要求。圖19和圖21就是兩種這樣的技術(shù)。
根據(jù)圖19，使用一個微分DAC后面連接一個模擬積分器就可以避免使用高分辨率DAC。與圖18中的20位DAC相比，在圖19的實(shí)施實(shí)例中，DAC可以是一個12位的Sigma-Delta DAC。模擬積分器可以使用一個電荷泵連接一個積分電容器，如圖20所示。
根據(jù)圖21所示，一個電荷泵與一個可調(diào)電容和一個預(yù)置輸入相連。從調(diào)制DAC輸出的電壓通過一個電阻分壓器與可調(diào)電容器的底端一極相連。如果調(diào)制DAC輸出的電壓由于電阻分壓器的作用而嚴(yán)重衰減，那么DAC將獲得較低的分辨率，比如14位。在圖21中，與圖19中相似，上方的(主環(huán)路)DAC是一個微分DAC，產(chǎn)生所需電壓的微分結(jié)果，該微分結(jié)果經(jīng)過電荷泵和電容器的共同作用進(jìn)行積分生成電壓，然后該電壓施加到VCO上。圖21所示的電路特別適合一些蜂窩式應(yīng)用，比如，發(fā)送器會跳到一個特定的頻帶以發(fā)送一個短脈沖。為了做到這一點(diǎn)，一個預(yù)置信號施加到預(yù)置電路上使PLL跳到一個需要的頻帶。然后取消預(yù)置信號，之后一個脈沖被發(fā)送出去。相同順序的時間可能會在其后重復(fù)多次，圖21所示的電路假定了一種時分多路復(fù)用的工作模式，因?yàn)殡娙萜髀╇姇?dǎo)致較長時間的頻率漂移。
使用改進(jìn)的電路可以獲得較好的噪聲特性和較低的驅(qū)動要求，如圖22所示。圖22所示的電路使用了與圖7相似的調(diào)制注入機(jī)制(modulationinjection scheme)。根據(jù)圖22，誤差生成器接收VCO產(chǎn)生的模擬頻率和一個調(diào)制的數(shù)字頻率比特流。誤差生成器的輸出信號將使用一個數(shù)字濾波器進(jìn)行濾波。該濾波器后面連接一個DAC。在本發(fā)明的一個實(shí)施實(shí)例中，DAC是一個Sigma-Delta DAC，輸出波形的周期根據(jù)外加的電壓進(jìn)行調(diào)制。DAC的輸出信號通過一個電阻施加到一個積分電容器C2上(沒有使用電荷泵電流源)。在積分電容器中存儲的電壓被施加到VCO。
根據(jù)前面所述的原理，一個分離的調(diào)制線路被用來向電路注入調(diào)制電壓。一個數(shù)字調(diào)制信號被施加到一個調(diào)制DAC(也是Sigma-Delta的)。調(diào)制DAC的輸出信號通過一個電阻施加到一個電容器C1，該電容器與積分電容器C2構(gòu)成一個電容分亞器網(wǎng)絡(luò)，在圖7的方式之后。在調(diào)制線路中的一系列RC組合對調(diào)制DAC的輸出信號有著良好的濾波效果。
需要指出，調(diào)制在電路中兩個不同地方注入，通過主環(huán)路和通過分離的調(diào)制線路。當(dāng)調(diào)制被改變的時候，兩個地點(diǎn)將同時改變。為了確保正常工作，有必要從分離的調(diào)制線路向主環(huán)路注入部分調(diào)制信號。為了完成該工作，分離調(diào)制線路的調(diào)制輸入信號按照比例因子進(jìn)行放縮，并輸入主環(huán)路的求和DAC，在本發(fā)明的實(shí)施實(shí)例中，K＝C1/(C1+C2)。
根據(jù)圖23，在另一實(shí)施實(shí)例中，這種注入信號操作可以用模擬方式實(shí)現(xiàn)在調(diào)制線路的DAC的輸出和積分電容器的頂極之間使用一個電阻R2。在本發(fā)明的一個實(shí)施實(shí)例中，R1/R2＝C1/C2。
權(quán)利要求
1.可用于合成一段模擬信號的方法，包括使用數(shù)字邏輯生成第一條數(shù)字比特流，作為對一個數(shù)字頻率的相應(yīng)；對一段模擬頻率信號取樣生成第二條數(shù)字比特流；并且把第一條和第二條數(shù)字比特流進(jìn)行合成，生成一段數(shù)字信號，在數(shù)字頻率和模擬頻率之間至少反映出頻率誤差和相位誤差的一種。
2.權(quán)利要求1中的方法，包括使用所述的數(shù)字信號驅(qū)動一個鎖相環(huán)路(phase lock loop)的正向環(huán)路(forward loop)，該鎖向環(huán)路包括一個可控振蕩器，其中可控振蕩器生成所述的模擬頻率信號。
3.權(quán)利要求2中的方法，包括一個輔助調(diào)制線路，該調(diào)制線路與正相環(huán)路中的一個電路節(jié)點(diǎn)相連。
4.權(quán)利要求3中的方法，其中輔助調(diào)制線路包括一個比例操作(scaling operation)，該操作包括實(shí)現(xiàn)校準(zhǔn)工作以確定比例因子，并且在比例操作中使用比例因子。
5.權(quán)利要求4中的方法，其中比例因子是確定的，而且鎖相環(huán)路的直接調(diào)制增益和輔助調(diào)制線路的增益相等。
6.權(quán)利要求3中的方法，其中鎖相環(huán)路包括一個模擬環(huán)路濾波器，其中包括輔助調(diào)制線路，該調(diào)制線路與模擬環(huán)路濾波器中的節(jié)點(diǎn)連接。
7.權(quán)利要求3中的方法，其中鎖相環(huán)路包括一個數(shù)字環(huán)路濾波器，其中包括輔助調(diào)制線路，該調(diào)制線路與數(shù)字環(huán)路濾波器之后的節(jié)點(diǎn)相連。
8.權(quán)利要求7中的方法，其中鎖相環(huán)路包括一個數(shù)字模擬轉(zhuǎn)換器，該數(shù)模轉(zhuǎn)換器與數(shù)字環(huán)路濾波器的輸出相連。包括輔助調(diào)制線路，該調(diào)制線路與數(shù)模轉(zhuǎn)換器的輸入相連。
9.權(quán)利要求8中的方法，其中鎖相環(huán)路包括一個預(yù)置信號和一個可調(diào)電容器，并且包括把數(shù)字模擬轉(zhuǎn)換器的輸出信號連接到可調(diào)電容器的一極。
10.權(quán)利要求9中的方法，包括在數(shù)模轉(zhuǎn)換器的輸出信號到達(dá)可調(diào)電容器之前，對該輸出信號進(jìn)行衰減。
11.權(quán)利要求8中的方法，其中數(shù)模轉(zhuǎn)換器是一個微分?jǐn)?shù)模轉(zhuǎn)換器，產(chǎn)生的輸出信號與輸入信號的變化率成比例，此外包括對輸出信號進(jìn)行模擬積分。
12.一個頻率合成器電路包括數(shù)字邏輯，用于生成第一條數(shù)字比特流，作為相應(yīng)數(shù)字頻率；對模擬頻率信號取樣的裝置，用于生成第二條數(shù)字比特流；對第一條和第二條比特流進(jìn)行合成的裝置，用于產(chǎn)生信號，該信號至少反映了數(shù)字頻率和模擬頻率之間頻率誤差和相位誤差的一個。
13.權(quán)利要求12的裝置，一個有可控振蕩器的鎖相環(huán)路，其中數(shù)字信號被用于驅(qū)動鎖相環(huán)路的正向環(huán)路，可控振蕩器生成所述的模擬頻率信號。
14.權(quán)利要求13的裝置，包括一個輔助調(diào)制線路，與正向環(huán)路中的電路節(jié)點(diǎn)相連。
15.權(quán)利要求14的裝置，其中輔助調(diào)制線路包括一個頻率倍增器(scaler)，用于在鎖相環(huán)路的直接調(diào)制增益和輔助調(diào)制線路增益進(jìn)行匹配。
16.權(quán)利要求14的裝置，其中鎖相環(huán)路包括一個模擬環(huán)路濾波器，并且輔助調(diào)制線路與模擬環(huán)路濾波器的節(jié)點(diǎn)相連。
17.權(quán)利要求14的裝置，其中鎖相環(huán)路包括一個數(shù)字環(huán)路濾波器，并且輔助調(diào)制線路與數(shù)字環(huán)路濾波器之后的節(jié)點(diǎn)相連。
18.權(quán)利要求17的裝置，其中鎖相環(huán)路包括一個數(shù)模轉(zhuǎn)換器，該數(shù)模轉(zhuǎn)換器與數(shù)字環(huán)路濾波器的輸出信號相連，并且同時輔助調(diào)制線路與數(shù)模轉(zhuǎn)換器的一個輸入相連。
19.權(quán)利要求18的裝置，其中鎖相環(huán)路包括一個預(yù)置信號和一個可調(diào)電容，并且數(shù)模轉(zhuǎn)換器的一個輸出信號與可調(diào)電容器的一極相連。
20.權(quán)利要求19中的裝置，其中數(shù)模轉(zhuǎn)換器的輸出通過一個電阻分壓器與可調(diào)電容器相連。
21.權(quán)利要求19中的裝置，其中預(yù)置電路包括一個可調(diào)電容器，并且數(shù)模轉(zhuǎn)換器的輸出信號與可調(diào)電容器的一極相連。
22.權(quán)利要求18中的裝置，其中數(shù)模轉(zhuǎn)換器是一個微分?jǐn)?shù)模轉(zhuǎn)換器，此外包括一個模擬積分器對數(shù)模轉(zhuǎn)換器的輸出信號進(jìn)行模擬積分。
23.一個鎖相環(huán)路(phase lock loop)，包括一個裝置，該裝置根據(jù)一段具有一種頻率特性的模擬波形和一段體現(xiàn)所需波形的輸入的比特流能夠生成一段輸出比特流，以體現(xiàn)模擬波形和所需波形之間的誤差量；一個濾波器和一個數(shù)模轉(zhuǎn)換器相互合作生成濾波后的模擬誤差信號；一個可控振蕩器用于生成模擬波形；第一個電容器，該電容器將濾波后的模擬誤差信號與一個可控振蕩器的輸入接線端相連。
24.權(quán)利要求23中的裝置，其中濾波器是一個數(shù)字濾波器。
25.權(quán)利要求23中的裝置，其中第一個電容器是一個旁路電容器，電容器的一極與電路的參考電位相連。
26.權(quán)利要求23中的裝置，包括一個分離調(diào)制線路，用于向鎖相環(huán)路的主環(huán)路注入調(diào)制信號，分離調(diào)制線路內(nèi)產(chǎn)生的調(diào)制信號至少通過前述的第一個電容器與可控振蕩器的輸入接線端相連。
27.權(quán)利要求26中的裝置，包括第二個電容器，并且與前述的第一個電容器一起構(gòu)成電容分壓器，其中調(diào)制信號通過電容分壓器施加到可控振蕩器的輸入接線端上。
28.權(quán)利要求27中的裝置，其中第二個電容器是串聯(lián)電容。
29.權(quán)利要求28中的裝置，包括一個電阻，并且該電阻與第二個電容器串聯(lián)起來。
30.權(quán)利要求29中的裝置，其中濾波后的模擬誤差信號通過一個電阻施加到第一個電容器。
31.權(quán)利要求26中的裝置，包括一個旁路線路，該旁路線路位于分離的調(diào)制線路和鎖相環(huán)路的主環(huán)路之間，并且旁路第二個電容器。
32.權(quán)利要求31中的裝置，其中旁路線路包括一個數(shù)字倍增器。
33.權(quán)利要求31中的裝置，其中旁路線路包括一個電阻。
全文摘要
本發(fā)明,通常的說,提供了一些改進(jìn)的方法,用于生成清晰的、精確調(diào)制的波形,在其中至少部分地使用了數(shù)字技術(shù)。本發(fā)明的一個特征,是提供了“誤差生成器”,用于生成數(shù)字信號,該信號體現(xiàn)了數(shù)字頻率和模擬頻率之間的頻率誤差。頻率誤差能夠被用于數(shù)字積分,生成一段數(shù)字信號體現(xiàn)相位誤差?！罢`差生成器”可以被引入PLL,其中模擬頻率來自于PLL中的VCO的輸出信號。對PLL輸出信號進(jìn)行直接調(diào)制可以以數(shù)字的形式進(jìn)行。通過進(jìn)一步提供輔助調(diào)制線路,并且在直接調(diào)制線路和輔助調(diào)制線路之間進(jìn)行校準(zhǔn),調(diào)制特性能夠從環(huán)路帶寬限制中被分離出來。特別的,PLL的環(huán)路帶寬可以被作得很低,以至于可以把雜波(spur)降低到任意低的水平(與DDS技術(shù)有關(guān))。PLL的環(huán)路濾波器可以以數(shù)字的形式實(shí)現(xiàn)。使用數(shù)字環(huán)路濾波器通常需要使用高分辨率DAC。文中闡述了很多技術(shù)可以用來降低對DAC的分辨率要求。
文檔編號H03L7/089GK1347588SQ00806326
公開日2002年5月1日 申請日期2000年3月16日 優(yōu)先權(quán)日1999年3月17日
發(fā)明者布賴恩·桑德, 溫德爾·桑德 申請人:特羅皮亞恩公司