專利名稱：用于給1比特?cái)?shù)/模轉(zhuǎn)換器產(chǎn)生同相輸入信號(hào)的電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種如權(quán)利要求1的前序部分所述的、用于給1比特?cái)?shù)/模轉(zhuǎn)換器產(chǎn)生同相輸入信號(hào)的電路裝置。
對(duì)于在多標(biāo)準(zhǔn)或多載波基站內(nèi)的應(yīng)用，需要高分辨率的快速模/數(shù)轉(zhuǎn)換器和數(shù)/模轉(zhuǎn)換器。為此所使用的模/數(shù)和數(shù)/模轉(zhuǎn)換器是基于Δ-∑調(diào)制的原理，并從高比特率的1比特?cái)?shù)據(jù)流中產(chǎn)生模擬信號(hào)，或從模擬信號(hào)中產(chǎn)生高比特率的1比特?cái)?shù)據(jù)流。在此，模擬信號(hào)的采樣頻率是所述信號(hào)帶寬的多倍。
德國專利申請(qǐng)DE 19912827曾公開過一種基于高度對(duì)稱的電路方案的1比特?cái)?shù)/模轉(zhuǎn)換器電路。它公開的電路具有諸如陰地-柵地分離級(jí)等去耦單元，由這些單元來相互去耦1比特?cái)?shù)/模轉(zhuǎn)換器的輸出、開關(guān)單元和脈沖整形單元，并由此因譬如開關(guān)單元的晶體管的非線性而降低了非對(duì)稱性。
根據(jù)德國專利申請(qǐng)DE 19912827所公開的實(shí)施方案，1比特?cái)?shù)/模轉(zhuǎn)換器電路的輸入端是成對(duì)地構(gòu)造的。這意味著，具有兩個(gè)輸入信號(hào)DataP、DataM的差分輸入信號(hào)按照信號(hào)對(duì)DataP1、DataM1及DataP2、DataM2被變換成四個(gè)單獨(dú)的輸入信號(hào)DataP1、DataP2、DataM1、DataM2。然后由所述的兩個(gè)信號(hào)對(duì)來控制1比特?cái)?shù)/模轉(zhuǎn)換器的兩對(duì)輸入端。優(yōu)選地，在每次輸入信號(hào)交變的過程中，即便兩個(gè)具有相同值的數(shù)字輸入比特直接地依次相隨，在1比特?cái)?shù)/模轉(zhuǎn)換器內(nèi)也強(qiáng)迫地進(jìn)行開關(guān)過程。由此在輸入比特的求值中避免了固有的非對(duì)稱性。
但是，該信號(hào)對(duì)中各信號(hào)的相移將會(huì)彼此影響由上述電路所實(shí)現(xiàn)的對(duì)稱性，并由此再次抵消了所達(dá)到的效應(yīng)。尤其在分開地產(chǎn)生各個(gè)信號(hào)時(shí)還會(huì)出現(xiàn)問題，因?yàn)樗闷骷碾姎鈪?shù)中的不可避免的發(fā)散將會(huì)產(chǎn)生非對(duì)稱性，這又會(huì)象上文所述那樣再次使所有為達(dá)到對(duì)稱性而采用的措施毀于一旦。
因此本發(fā)明的任務(wù)在于提供一種給1比特?cái)?shù)/模轉(zhuǎn)換器產(chǎn)生同相輸入信號(hào)的電路裝置，尤其是文章開頭所述的那種電路裝置，它能同相地給1比特?cái)?shù)/模轉(zhuǎn)換器提供輸入信號(hào)對(duì)。
該任務(wù)由具有權(quán)利要求1的特征的電路裝置來解決。該電路的進(jìn)一步改進(jìn)方案由從屬權(quán)利要求給出。
本發(fā)明涉及一種用于給1比特?cái)?shù)/模轉(zhuǎn)換器產(chǎn)生同相輸入信號(hào)的電路裝置。在此，所述的1比特?cái)?shù)/模轉(zhuǎn)換器具有至少一對(duì)差分輸入端和相應(yīng)的輸出端、開關(guān)單元、脈沖整形單元以及去耦所述輸出端、開關(guān)單元和脈沖整形單元的去耦單元。根據(jù)本發(fā)明裝設(shè)一種連接在所述差分輸入端之前的透明脈沖式的D觸發(fā)器，該D觸發(fā)器具有相應(yīng)的差分輸入端和輸出端，以用來給所述的1比特?cái)?shù)/模轉(zhuǎn)換器產(chǎn)生同相的輸入信號(hào)。
優(yōu)選地，通過所述的脈沖式D觸發(fā)器來把該D觸發(fā)器的輸出信號(hào)之間的相差降至最小值，并且不影響所述1比特?cái)?shù)/模轉(zhuǎn)換器的對(duì)稱性。由于所述的輸出信號(hào)是在共同的電路裝置、亦即D觸發(fā)器內(nèi)產(chǎn)生的，所以D觸發(fā)器的各器件之間的容差幾乎不會(huì)影響信號(hào)的同相性。尤其在單片地集成所述的1比特?cái)?shù)/模轉(zhuǎn)換器和D觸發(fā)器的情況下會(huì)帶來較大的優(yōu)點(diǎn)，因?yàn)楸M管絕對(duì)的器件值不精確，但可以非常準(zhǔn)確地調(diào)節(jié)那些對(duì)所述的同相性起決定性作用的各器件之間的比值。
所述的D觸發(fā)器優(yōu)選地以發(fā)射極耦合的電路技術(shù)來實(shí)施。因?yàn)?比特?cái)?shù)/模轉(zhuǎn)換器必須利用極高的脈沖速率來處理比特流，所以以已知的邏輯體系提供上述發(fā)射極耦合的電路技術(shù)(ECL發(fā)射極耦合邏輯)來作為快速的電路技術(shù)。該發(fā)射極耦合的電路技術(shù)的缺點(diǎn)在于高電流消耗和不利的供電電壓電平(-5.2V)，并且因在邏輯電平之間只有0.8V的微小電壓差而會(huì)導(dǎo)致抗干擾性較差。但開關(guān)晶體管不會(huì)飽和，從而開關(guān)動(dòng)作較快。
所述的1比特?cái)?shù)/模轉(zhuǎn)換器和D觸發(fā)器優(yōu)選地是單片集成的。
有利的是，所述的1比特?cái)?shù)/模轉(zhuǎn)換器和D觸發(fā)器被裝設(shè)在移動(dòng)通信領(lǐng)域或移動(dòng)多媒體領(lǐng)域的基站內(nèi)。在這種應(yīng)用中通常會(huì)出現(xiàn)需要有高精度且快速的電路技術(shù)的極高時(shí)鐘脈沖速率和數(shù)據(jù)速率。
所述的1比特?cái)?shù)/模轉(zhuǎn)換器和D觸發(fā)器被裝設(shè)在Δ-∑變換器內(nèi)。Δ-∑變換器因其準(zhǔn)確性和對(duì)所述抗混淆濾波器的要求較低而經(jīng)常被用于高脈沖頻率的應(yīng)用。
本發(fā)明另外還涉及一種用于產(chǎn)生同相數(shù)據(jù)信號(hào)的電路裝置，正如它們譬如被用于控制1比特D/A轉(zhuǎn)換器一樣。這種數(shù)據(jù)信號(hào)的特點(diǎn)在于，該信號(hào)中恰好只有一個(gè)采取邏輯值‘H’，其余的所有信號(hào)則采取邏輯值‘L’。在比特交變的情況下，‘H’電平盡可能地或持續(xù)地從一個(gè)數(shù)據(jù)信號(hào)傳遞到另一數(shù)據(jù)信號(hào)。但一直遵循如下條件，即恰好n個(gè)數(shù)據(jù)線中有一個(gè)采取邏輯值‘H’。類似于公知的具有差分輸出的透明D觸發(fā)器-其中兩個(gè)數(shù)據(jù)輸出端中恰好有一個(gè)采取邏輯值‘H’-，所述的邏輯電路被稱為透明的(從n中取一)D觸發(fā)器。在此，n(n＞2)表示數(shù)據(jù)線的數(shù)量。當(dāng)n＝2時(shí)，所述的電路裝置便變?yōu)楣耐该鱀觸發(fā)器。因此所述的電路裝置也可以被解釋為擴(kuò)展的透明D觸發(fā)器。
本發(fā)明所基于的任務(wù)在于提供一種電路裝置，它能確保所有n個(gè)數(shù)據(jù)信號(hào)盡可能同時(shí)地、也即以盡可能小的相位差錯(cuò)而存在。為此分開或共同地產(chǎn)生所述的數(shù)據(jù)信號(hào)，并通過本發(fā)明的電路裝置來還原其相位。為了最小化所用器件的不可避免的發(fā)散，通過由時(shí)鐘信號(hào)CLK/NCLK控制的單個(gè)開關(guān)過程來觸發(fā)所述裝置的所有n個(gè)輸出信號(hào)的比特交變。
本發(fā)明的其它優(yōu)點(diǎn)和應(yīng)用可能性可以從下面結(jié)合附圖對(duì)實(shí)施例的說明中得出。其中

圖1A和1B示出了在ELC電路技術(shù)中用于差分輸入信號(hào)對(duì)的本發(fā)明電路裝置的兩個(gè)實(shí)施例，圖2示出了在ELC電路技術(shù)中用于與兩對(duì)差分輸入信號(hào)相應(yīng)的輸入信號(hào)的本發(fā)明電路裝置的實(shí)施例，以及圖3示出了在ELC電路技術(shù)中用于把本發(fā)明電路裝置的輸出信號(hào)轉(zhuǎn)換成模擬信號(hào)的1比特?cái)?shù)/模轉(zhuǎn)換器的實(shí)施例。
在圖3中所示的1比特?cái)?shù)/模轉(zhuǎn)換器具有四個(gè)npn雙極晶體管100～103，其基極端分別構(gòu)成了兩對(duì)差分輸入信號(hào)DataP1/DataM1和DataP2/DataM2的輸入端DataP1、DataP2、DataM1、DataM2。所述四個(gè)雙極晶體管的發(fā)射極被連接到提供恒定電流I的電流源104上。所述雙極晶體管100、101或102、103的集電極分別彼此相連，并構(gòu)成一個(gè)模擬輸出端OUTA1或OUTA2。在每次信號(hào)交變的過程中，通過把一個(gè)差分輸入信號(hào)對(duì)劃分成兩個(gè)差分輸入信號(hào)對(duì)來強(qiáng)迫地進(jìn)行開關(guān)過程。尤其當(dāng)兩個(gè)相同比特依次相繼時(shí)，譬如“11”或“00”，譬如把輸入端DataP1上的高電平切換到輸入端DataP2上，或作相反的切換(與此相應(yīng)地把DataM1切換到DataM2上，或作相反的切換)，而且在雙極晶體管100和101內(nèi)執(zhí)行一個(gè)切換過程(102和103也是相應(yīng)的)。該方案具有固有的對(duì)稱性，由此改善了1比特?cái)?shù)/模轉(zhuǎn)換器的分辨率和精度。
如上文所述，1比特?cái)?shù)/模轉(zhuǎn)換器的固有對(duì)稱性優(yōu)點(diǎn)可能會(huì)因四個(gè)輸入信號(hào)DataP1、DataP2、DataM1、DataM2的相差而再次被毀滅。在此，如果所述的四個(gè)輸入信號(hào)是不同地產(chǎn)生的，那么各信號(hào)的彼此相差的危險(xiǎn)就非常大。據(jù)此，必須注意要無條件地一起提供所述的四個(gè)輸入信號(hào)，確切地說是同相地來生成它們。
這是通過圖1A和1B所示的電路裝置來實(shí)現(xiàn)的。
在圖1A和1B中分別示出了在ECL電路技術(shù)中用于同相地產(chǎn)生輸入信號(hào)對(duì)的透明脈沖式D觸發(fā)器。
在圖1A所示的D觸發(fā)器中，在輸入端ND1、ND2上給具有npn雙極晶體管1、2的第一差放大器輸入一個(gè)差分輸入信號(hào)。具有npn雙極晶體管3、4的第二差放大器在所述晶體管的集電極上經(jīng)電阻8和9被連接到正的供電電壓UCC上。第一差放大器的晶體管1和2的集電極被連接到第二差放大器的晶體管4或3的基極端上，并構(gòu)成D觸發(fā)器的差分輸出OUT1和OUT2。所述第一差放大器的晶體管1和2的發(fā)射極以及所述第二差放大器的晶體管3和4的發(fā)射極分別經(jīng)過npn雙極晶體管5或6的負(fù)載段被連接到另一npn雙極晶體管7的集電極上，在所述雙極晶體管7的基極上施加了參考電壓UREF。所述npn雙極晶體管7的發(fā)射極通過電阻10被連接到負(fù)的供電電壓UEE上。晶體管5的基極利用時(shí)鐘信號(hào)CLK控制，而晶體管6的基極利用倒置的時(shí)鐘信號(hào)NCLK控制。一旦時(shí)鐘信號(hào)CLK具有邏輯高電平(在ECL中為-0.75V)和所述的倒置時(shí)鐘信號(hào)NCLK具有邏輯低電平(在ELC中為-1.55V)，則輸入端ND1和ND2上的差分輸入信號(hào)便被接通到輸出端OUT1和OUT2。只要時(shí)鐘信號(hào)CLK具有高電平，所述的D觸發(fā)器便成為透明，差分輸入端上的所有變化將直接作用于輸出端。
圖1B所示的D觸發(fā)器在原理上具有與上述D觸發(fā)器相同的功能。輸入端ND1、ND2上的差分輸入信號(hào)被輸入端具有npn雙極晶體管20、21的第一差放大器中。具有npn雙極晶體管22、23的第二差放大器在所述晶體管的集電極上通過電阻35、36被連接到正的供電電壓UCC上。第一差放大器的晶體管20和21的集電極被連接到晶體管27、29或28、30的基極端上。晶體管27～30的集電極與正的供電電壓UCC相連。晶體管29和30的發(fā)射極構(gòu)成了D觸發(fā)器的差分輸出OUT1和OUT2。所述第一差放大器的晶體管的發(fā)射極以及所述第二差放大器的晶體管的發(fā)射極分別經(jīng)過npn雙極晶體管24或25的負(fù)載段被連接到另一npn雙極晶體管26的集電極上，在所述雙極晶體管26的基極上施加了參考電壓UREF。所述npn雙極晶體管26的發(fā)射極通過電阻37被連接到負(fù)的供電電壓UEE上。晶體管24的基極利用時(shí)鐘信號(hào)CLK控制，而晶體管25的基極利用倒置的時(shí)鐘信號(hào)NCLK控制。一旦時(shí)鐘信號(hào)CLK具有邏輯高電平(在ECL中為-0.75V)和所述的倒置時(shí)鐘信號(hào)NCLK具有邏輯低電平(在ELC中為-1.55V)，則輸入端ND1和ND2上的差分輸入信號(hào)便被接通到輸出端OUT1和OUT2。只要時(shí)鐘信號(hào)CLK具有高電平，所述的D觸發(fā)器便成為透明，差分輸入端上的所有變化將直接作用于輸出端。晶體管22和23的基極被連接到晶體管28或27的發(fā)射極上，并由此經(jīng)晶體管28或27的基極-發(fā)射極段被反饋到第一差放大器的晶體管21或20上。由此產(chǎn)生一種存儲(chǔ)器功能，使得當(dāng)時(shí)鐘信號(hào)CLK從高電平切換到低電平時(shí)，所述D觸發(fā)器的輸出端OUT1和OUT2上的輸出信號(hào)將得到保持。所述晶體管27～30的發(fā)射極還分別通過npn雙極晶體管31～34的負(fù)載段和串聯(lián)電阻38～41而被連接到負(fù)的供電電壓UEE上。所述晶體管31～34的基極端與參考電壓UREF相連。
在圖2中示出了用于兩對(duì)輸入信號(hào)ND1～ND4的D觸發(fā)器200。該D觸發(fā)器200被連接到正的供電電壓UCC和負(fù)的供電電壓UEE上。借助時(shí)鐘信號(hào)CLK和與之倒置的時(shí)鐘信號(hào)NCLK來給D觸發(fā)器200提供脈沖。參考電壓UREF位于高電平和低電平的中心處。該結(jié)構(gòu)在原理上對(duì)應(yīng)于圖1B所示的D觸發(fā)器結(jié)構(gòu)，在此不再贅述。從圖2所示的D觸發(fā)器可以看出在擴(kuò)展輸入信號(hào)的情況下怎樣來構(gòu)造所述的電路裝置。通過考慮從ECL電路技術(shù)所得知的措施，還可進(jìn)一步改進(jìn)該D觸發(fā)器。
圖1A和圖1B的電路示出了在ECL電路技術(shù)中采用NPN晶體管的透明D觸發(fā)器的實(shí)施例。與圖1A相比，在圖1B中借助射極跟隨晶體管T41和T42實(shí)現(xiàn)了原本存儲(chǔ)器單元內(nèi)的反饋。由于它的差分結(jié)構(gòu)，便確保了兩個(gè)輸出端OUT1和OUT2中的一個(gè)恰好采取邏輯值“H”，而另一輸入端則采取邏輯值“L”。借助差分時(shí)鐘輸入端CLK/NCLK并通過差放大器T3A、T3B給存儲(chǔ)器單元提供時(shí)鐘脈沖。借助控制輸入端Uref并通過電流源晶體管T5和T61、T62來調(diào)節(jié)所述電路裝置的晶體管電流。此時(shí)，通過用具有公共發(fā)射極電位的n個(gè)晶體管單元T11、…、T1n或T21、…、T2n代替圖1A中的差放大器T11、T12或T21、T22，便可以獲得本發(fā)明的電路裝置。為了實(shí)現(xiàn)反饋線路，此時(shí)每個(gè)晶體管T21、…、T2n需要(n-1)個(gè)射極跟隨晶體管。在圖2中示出了譬如n-4時(shí)的本發(fā)明電路裝置。對(duì)于該電路單元的功能，如下方面是比較重要的，即n個(gè)輸出端OUT1、…、OUTn中恰好只有一個(gè)采取邏輯值“H”。因此，根據(jù)所述裝置的倒置特性，必須恰好有一個(gè)輸入端ND1、…、NDn具有邏輯“L”，而其余的所有輸入端因此具有邏輯值“H”。晶體管T5、T61、…、T64以已知的方式被用來調(diào)節(jié)晶體管電流。在圖2中輸出信號(hào)譬如通過射極跟隨晶體管T71、…、T74被耦合輸出。
顯然，也可以采用已知的電路技術(shù)來修正所述的電路裝置，譬如通過采用諸如PNP晶體管和BICOMS開關(guān)元件等可選的電路元件的類似結(jié)構(gòu)。
由于n個(gè)輸出信號(hào)是在共同的電路裝置內(nèi)產(chǎn)生的，所以各器件之間的容差幾乎不會(huì)影響信號(hào)的同相性。尤其在單片實(shí)現(xiàn)的情況下會(huì)帶來較大的優(yōu)點(diǎn)，因?yàn)楸M管絕對(duì)的器件值不精確，但可以非常準(zhǔn)確地調(diào)節(jié)那些對(duì)所述的同相性起決定性作用的各器件之間的比值。
通過級(jí)聯(lián)上述的裝置，可以逐步改善數(shù)據(jù)信號(hào)的相位同步。但此處在必要時(shí)可以通過使用變換器來負(fù)責(zé)所述信號(hào)的合適的極性。
權(quán)利要求
1.用于給1比特?cái)?shù)/模轉(zhuǎn)換器產(chǎn)生同相輸入信號(hào)的電路裝置，其中，所述的1比特?cái)?shù)/模轉(zhuǎn)換器(110)具有至少一對(duì)差分輸入端(DataP1，DataM1，DataP2，DataM2)和相應(yīng)的輸出端(OUTA1，OUTA2)、開關(guān)單元(100，103)、脈沖整形單元(104)以及去耦所述輸出端、開關(guān)單元和脈沖整形單元的去耦單元(101，102)，其特征在于裝設(shè)了一種連接在所述差分輸入端(DataP1，DataM1，DataP2，DataM2)之前的透明脈沖式(CLK，NCLK)的D觸發(fā)器(200)，該D觸發(fā)器具有相應(yīng)的差分輸入端(ND-ND4)和輸出端(OUT1-OUT4)，并被用來給所述的1比特?cái)?shù)/模轉(zhuǎn)換器(110)產(chǎn)生同相的輸入信號(hào)。
2.如權(quán)利要求1所述的電路裝置，其特征在于所述的1比特?cái)?shù)/模轉(zhuǎn)換器(110)和D觸發(fā)器(200)是以發(fā)射極耦合的電路技術(shù)實(shí)施的。
3.如權(quán)利要求1或2所述的電路裝置，其特征在于所述的1比特?cái)?shù)/模轉(zhuǎn)換器(110)和D觸發(fā)器(200)是單片集成的。
4.如上述權(quán)利要求之一所述的電路裝置，其特征在于所述的1比特?cái)?shù)/模轉(zhuǎn)換器(110)和D觸發(fā)器(200)被裝設(shè)在移動(dòng)通信領(lǐng)域或移動(dòng)多媒體領(lǐng)域的基站內(nèi)。
5.如上述權(quán)利要求之一所述的電路裝置，其特征在于所述的1比特?cái)?shù)/模轉(zhuǎn)換器(110)和D觸發(fā)器(200)被裝設(shè)在Δ-∑變換器內(nèi)。
6.用于產(chǎn)生n＞2個(gè)同相信號(hào)的電路裝置，其中所述n個(gè)信號(hào)之一交變地采取第一邏輯值(‘H’)，其余的信號(hào)則采取第二邏輯值(‘L’，‘從n中取一’)，其特征在于為此使用一種被擴(kuò)展到n個(gè)數(shù)據(jù)信號(hào)的透明脈沖式(CLK，NCLK)D觸發(fā)器，尤其是透明的(從n中取一)D觸發(fā)器。
7.如權(quán)利要求6所述的電路裝置，其特征在于所述透明的(從n中取一)D觸發(fā)器是以發(fā)射極耦合的電路技術(shù)實(shí)施的。
8.如權(quán)利要求6或7之一所述的電路裝置，其特征在于所述的(從n中取一)D觸發(fā)器是單片集成的。
9.如權(quán)利要求6、7或8之一所述的電路裝置，其特征在于所述的(從n中取一)D觸發(fā)器被用來控制一個(gè)1比特?cái)?shù)/模轉(zhuǎn)換器。
10.如權(quán)利要求6、7或8之一所述的電路裝置，其特征在于所述的(從n中取一)D觸發(fā)器(200)被應(yīng)用在Δ-∑變換器內(nèi)。
11.如權(quán)利要求6～10之一所述的電路裝置，其特征在于所述的(從n中取一)D觸發(fā)器(200)被應(yīng)用在移動(dòng)通信領(lǐng)域或移動(dòng)多媒體領(lǐng)域的基站內(nèi)。
全文摘要
本發(fā)明涉及一種用于給1比特?cái)?shù)/模轉(zhuǎn)換器產(chǎn)生同相輸入信號(hào)的電路裝置。在此,所述的1比特?cái)?shù)/模轉(zhuǎn)換器具有至少一對(duì)差分輸入端和相應(yīng)的輸出端、開關(guān)單元、脈沖整形單元以及去耦所述輸出端、開關(guān)單元和脈沖整形單元的去耦單元。根據(jù)本發(fā)明裝設(shè)一種連接在所述差分輸入端之前的透明脈沖式的D觸發(fā)器,該D觸發(fā)器具有相應(yīng)的差分輸入端和輸出端,并被用來給所述的1比特?cái)?shù)/模轉(zhuǎn)換器產(chǎn)生同相的輸入信號(hào)。
文檔編號(hào)H03M3/02GK1373932SQ0081269
公開日2002年10月9日 申請(qǐng)日期2000年9月7日 優(yōu)先權(quán)日1999年9月10日
發(fā)明者H·克林 申請(qǐng)人:西門子公司