專利名稱：鎖相環(huán)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及鎖相環(huán)電路，特別涉及分?jǐn)?shù)分頻型鎖相環(huán)電路。
基準(zhǔn)信號fr的一周期1/fr為一個時鐘，通過在L個時鐘(時間T)間僅一次將分頻比M變?yōu)镸+1，將時間段T中分頻比的平均值給定為M+1/L。
該分?jǐn)?shù)部分的項1/L擴展為k/L，當(dāng)k＝0，1，2，…時，能以1/L步來設(shè)定分頻比。分頻比成為Mave＝M+k/L(0≤k≤L，k為整數(shù))。


圖15是這樣的分?jǐn)?shù)分頻方式的PLL電路構(gòu)成原理的示意圖。在圖15中，PLL電路的相位比較電路、電荷泵、環(huán)路濾波器、電壓控制振蕩器都被省略，而只顯示出分頻電路及其控制電路。如圖15所示，它由加法器602和寄存器603形成的累加器600、以及按分頻比M或M+1(M為規(guī)定的整數(shù))分頻的可變分頻電路601構(gòu)成，加法器602進(jìn)行用與基準(zhǔn)頻率相等的時鐘進(jìn)行與k的相加運算，在加法器溢出時分頻器的分頻比為M+1，在不發(fā)生溢出時，分頻比為M。
但是，如圖15所示構(gòu)成的分?jǐn)?shù)的分頻方式那樣，若將分頻比按周期變化，則產(chǎn)生以該變化作為周期的頻率成分的失真(spurious)。即，設(shè)分頻電路601的分頻比的變化周期為T時，在PLL電路的輸出(電壓控制振蕩器)中產(chǎn)生從該中心頻率起每個頻率1/T所偏離的失真成分。
為了減少該失真，例如在特開平8-8741號公報中，在以比基準(zhǔn)信號頻率還小的頻率間隔控制輸出信號頻率的頻率合成器(PLL電路)中，作為減少在輸出信號中心頻率附近的失真的頻率合成器，公開了如圖16所示的構(gòu)成。在圖16中，701是相位比較器、702為低通濾波器、703為電壓控制振蕩器、704為可變分頻器、711為分頻加法器、706～709是累加器、705為分頻比控制電路。可變分頻器704根據(jù)分頻控制電路705設(shè)定的值，將電壓控制振蕩器(VCO)703的輸出信號頻率進(jìn)行分頻并輸出。相位比較器701將可變分頻器704的輸出與基準(zhǔn)頻率的相位進(jìn)行比較，輸出比較后得到的相位差。相位比較器701的輸出通過低通濾波器702輸入到電壓控制振蕩器703，進(jìn)行控制以便將電壓控制振蕩器703的輸出信號分頻后的信號與基準(zhǔn)信號進(jìn)行相位同步。電壓控制振蕩器703的輸出信號輸出到外部，并且輸入到可變分頻器704。
分頻控制電路705由累加器706、707、708、709、小數(shù)部計算電路710、分頻比加法器711構(gòu)成。各電路以可變分頻器704的輸出作為時鐘來工作。累加器706由加法器和寄存器構(gòu)成，與時鐘同步，由外部設(shè)定的小數(shù)部數(shù)據(jù)和寄存器的值相加，更新寄存器的值，累加器707由加法器和寄存器構(gòu)成，與時鐘同步，累加器706的輸出值和寄存器值在最低位加1，更新寄存器的值。累加器707和708也同樣地構(gòu)成。各累加器的加法器分別將最高位的進(jìn)位信號作為進(jìn)位信號輸出，進(jìn)位信號輸入到小數(shù)部計算電路710中。
小數(shù)部計算電路710與時鐘同步地工作，如從累加器706發(fā)生進(jìn)位信號，就在3個時鐘后，產(chǎn)生+1，如從累加器707輸入進(jìn)位信號，就在2個時鐘后產(chǎn)生+1，在3個時鐘后產(chǎn)生+1，如從累加器708輸入進(jìn)位信號，就依次在1個時鐘后產(chǎn)生+1、在2個時鐘后產(chǎn)生-2、在3個時鐘后產(chǎn)生+1，如從累加器709輸入進(jìn)位信號，就依次在0個時鐘后產(chǎn)生+1、在1個時鐘后產(chǎn)生-3、在2個時鐘后產(chǎn)生+3、在3個時鐘后產(chǎn)生-1。
根據(jù)在各個時鐘中各累加器生成的進(jìn)位信號產(chǎn)生的值的合計輸出至小數(shù)部計算電路710。分頻比加法器711將小數(shù)部計算電路710的輸出與整數(shù)部數(shù)據(jù)的值相加，將其結(jié)果輸出至分頻比控制電路705，設(shè)定可變分頻器704的分頻比。這樣，每個時鐘發(fā)生一次分頻比的變化，分頻比的變化中的頻率成分變高、低頻成分變低。由累加器707～709的進(jìn)位信號而產(chǎn)生的分頻比的變化由于各平均時間為0，所以對平均的分頻比沒有影響，從累加器706產(chǎn)生的進(jìn)位有助于平均分頻比。
若設(shè)整數(shù)數(shù)據(jù)為M，小數(shù)部數(shù)據(jù)為K，累加器706的位數(shù)為n位，則累加器706在2n時鐘之間發(fā)生K次進(jìn)位，因有K次，分頻比為(M+1)，所以平均分頻比為(M+K/2n)，設(shè)基準(zhǔn)信號頻率為fr，則輸出頻率為fr·(M+K/2n)。
分頻比的變化的頻率成分表現(xiàn)成為VCO的輸出的失真，而將累加器連接成四段，使分頻比變化的頻率增大，低頻成分變小。累加器707的最低位始終加1，從而打亂周期性的變化，在從輸出信號的中心頻率偏離(fr·K/2n/4)的頻率中不發(fā)生失真，不會損壞低頻成分的降低效果。
而且，作為分?jǐn)?shù)分頻方式的PLL電路，已知有圖17所示的構(gòu)成(亦稱為“ΔΣ方式”)。控制分頻電路907的分頻比的分頻比控制電路908根據(jù)按分頻時鐘動作的累加器所運算的結(jié)果，可變地控制分頻比的變化量ΔN。其變化的周期進(jìn)行規(guī)定的求余運算。
而且，具有對由于使分頻比周期性變化而發(fā)生失真的電荷泵的充電、放電電流進(jìn)行補償?shù)难b置的PLL電路也是眾所周知的。例如圖18和圖19所示的那樣，通過從相位比較器803輸出的上升、下降信號來對電容進(jìn)行充電、放電的電荷泵831、832分別具有補償電荷泵，各電荷泵構(gòu)成為具有靠Up信號導(dǎo)通的P溝道MOS晶體管與靠Down信號導(dǎo)通的N溝道MOS晶體管構(gòu)成的陣列狀的單位電荷泵CP，并取出多個CP的電流輸出之和。補償電荷泵電路通過數(shù)字模擬變換器836可改變基準(zhǔn)電流，同時根據(jù)解碼器834的輸出，可對電荷泵的補償電流輸出進(jìn)行導(dǎo)通·截止控制，改變電流。
但是，上述構(gòu)成中任一種都是通過使可變分頻器的分頻比可變和平均化，來實現(xiàn)分?jǐn)?shù)分頻的。通過分頻器分頻比變化，在電壓控制器輸出中發(fā)生失真，對該失真進(jìn)行抑制、補償。即，任何一種都不是無失真的結(jié)構(gòu)。
因此，存在用于降低失真的電路規(guī)模增大的問題。例如，象通過補償電荷泵的電流而抑制失真的結(jié)構(gòu)(如圖18，19所示)那樣，電路規(guī)模就變大了。
因此，本發(fā)明鑒于上述問題點，其目的是提供一種從構(gòu)成的原理上，在電壓控制振蕩器輸出中不發(fā)生失真，能夠分?jǐn)?shù)分頻的完全新型的PLL電路。
本發(fā)明的內(nèi)容為達(dá)到上述目的，本發(fā)明包括從一輸入端輸入基準(zhǔn)時鐘的相位比較電路，生成一種與上述相位比較電路輸出的相位差相對應(yīng)的電壓的電荷泵，根據(jù)上述相位差將電壓平滑化的環(huán)路濾波器，將上述環(huán)路濾波器的輸出電壓作為控制電壓輸入、并輸出以該控制電壓來規(guī)定的振蕩頻率的時鐘的電壓控制振蕩器，對上述電壓控制振蕩器的輸出時鐘進(jìn)行整數(shù)分頻的分頻電路，輸入由上述分頻電路進(jìn)行整數(shù)分頻的相位互異的兩個分頻時鐘、并輸出以將上述兩個分頻時鐘的定時差內(nèi)分的時間來規(guī)定的延遲時間的輸出信號的相位調(diào)整電路，在上述整數(shù)分頻周期的每一個中將用于對上述相位調(diào)整電路中的上述定時差進(jìn)行分割的內(nèi)分比可變地設(shè)定的控制裝置。將上述相位調(diào)整電路輸出的分頻時鐘輸入到上述相位比較電路另一輸入端，與上述基準(zhǔn)時鐘進(jìn)行相位差比較。
在本發(fā)明中，將上述電壓控制振蕩器的輸出時鐘分頻的分頻比為整數(shù)分頻比N與分?jǐn)?shù)分頻比MF/MD之和所規(guī)定的N+MF/MD，上述分頻電路將其整數(shù)分頻比設(shè)定為N和N+1中的任一個，上述控制裝置具有根據(jù)上述整數(shù)分頻的分頻時鐘、以MF為單位累加的加法電路。在上述累加結(jié)果變?yōu)樯鲜鯩D以上的情況下，以上述MD對上述累加結(jié)果進(jìn)行分割的余數(shù)作為新的累加結(jié)果，具有控制電路，在當(dāng)前的累加結(jié)果中加上上述MF時變?yōu)樯鲜鯩D以上的情況下，將規(guī)定下一整數(shù)分頻期間的上述分頻電路的分頻比設(shè)定為N+1，以及解碼器電路，其根據(jù)上述累加運算結(jié)果，將確定上述相位調(diào)整電路中定時差分割的內(nèi)分比的加權(quán)信號輸出到上述相位調(diào)整電路中，以及解碼器電路，將上述電壓控制振蕩器的輸出頻率fvco始終以分頻比N+MF/MD來分頻的頻率fvco/(N+MF/MD)的時鐘輸入到上述相位比較電路中。由本申請權(quán)利要求范圍的各項也能同樣地達(dá)到本發(fā)明的上述目的，這可以從以下的說明中明了。
圖2是用于說明本發(fā)明第一實施例動作的圖。
圖3是顯示本發(fā)明第一實施例構(gòu)成的圖。
圖4是顯示本發(fā)明第一實施例信號的連接關(guān)系的圖。
圖5是用于說明本發(fā)明第一實施例動作的時序圖。
圖6是用于說明本發(fā)明第一實施例動作的圖。
圖7是顯示內(nèi)插器電路結(jié)構(gòu)的一例的圖。
圖8是顯示內(nèi)插器電路結(jié)構(gòu)的另一例的圖。
圖9是本發(fā)明第二實施例構(gòu)成的圖。
圖10是顯示本發(fā)明第二實施例信號的連接關(guān)系的圖。
圖11是用于說明本發(fā)明第二實施例動作的時序圖。
圖12是顯示本發(fā)明第一實施例中內(nèi)插器的加權(quán)信號的設(shè)定的時序圖。
圖13是本發(fā)明第二實施例中內(nèi)插器的加權(quán)信號的設(shè)定的時序圖。
圖14(a)是未校正的分?jǐn)?shù)分頻比方式的PLL電路的電壓控制振蕩器輸出的頻譜，(b)是本發(fā)明實施例的PLL電路的電壓控制振蕩器輸出的頻譜，(c)是以往的電流校正方式的PLL電路電壓控制振蕩器輸出的頻譜，(d)是ΔΣ方式PLL電路電壓控制振蕩器輸出的頻譜。
圖15是用于說明以往的分?jǐn)?shù)分頻方式的PLL電路中分頻電路原理的圖。
圖16是顯示以往的分?jǐn)?shù)分頻方式PLL電路構(gòu)成一例的圖。
圖17是顯示以往的ΔΣ方式PLL電路構(gòu)成一例的圖。
圖18是顯示以往的電流校正方式的PLL電路構(gòu)成另外例子的圖。
圖19是詳細(xì)顯示圖17所示的以往的電流校正方式的PLL電路中電荷泵電路構(gòu)成的圖。
發(fā)明的實施方案對本發(fā)明實施方案加以說明。本發(fā)明的PLL電路的一個實施方案參照圖1所示，包括對電壓控制振蕩器14(VCO)的輸出信號進(jìn)行整數(shù)分頻的分頻電路(15)；相位調(diào)整電路(16)，其輸入由分頻電路(15)整數(shù)分頻的相位不同的兩個分頻時鐘，以預(yù)定的內(nèi)分比對該兩個信號的定時差進(jìn)行內(nèi)分，輸出包含以該內(nèi)分的時間作為延遲時間的輸出信號；相位比較電路(11)，輸入從相位調(diào)整電路(16)輸出的分頻時鐘、和被輸入的基準(zhǔn)時鐘，檢測其相位差；電荷泵(12)，其生成響應(yīng)于相位比較電路11輸出的相位差的信號；環(huán)路濾波器(13)，其將響應(yīng)于該相位差的電壓進(jìn)行電壓平滑處理，輸入該電壓作為控制電壓提供給電壓控制振蕩器(14)。此外，還具有加法電路(加法器和寄存器構(gòu)成的累加器)(17)，設(shè)規(guī)定分?jǐn)?shù)分頻的分子的整數(shù)為MF和規(guī)定分母的整數(shù)為MD，根據(jù)來自分頻電路(15)的整數(shù)分頻時鐘，對每個MF累加。當(dāng)加法電路17中的累加結(jié)果超過上述MD時，加法電路17向控制電路(18)輸出進(jìn)位(溢出)信號進(jìn)行通知，將上述累加結(jié)果除以上述MD后的余數(shù)作為新的累加結(jié)果MF’，接收該通知的分頻電路(15)將整數(shù)分頻比從N設(shè)定為N+1。
另一方面，加法電路(17)中的累加結(jié)果未達(dá)到上述MD的情況下，上述累加結(jié)果不變，分頻電路(15)的整數(shù)分頻比為N，根據(jù)上述累加結(jié)果，輸出用于在上述相位調(diào)整電路(16)中設(shè)定定時差的內(nèi)分比的加權(quán)信號。
按照上述構(gòu)成的本發(fā)明的實施例形態(tài)，相位比較電路(11)輸入一種始終以分頻比N+MF/MD對電壓控制振蕩器(14)的輸出(頻率fvco)分頻的信號(頻率fs由fvco/(N+MF/MD)得到，在理論上，頻譜為單一頻譜)，與基準(zhǔn)時鐘進(jìn)行相位差比較。
控制電路(18)具有未圖示的計數(shù)器，也可以如下方式構(gòu)成控制裝置，根據(jù)上述計數(shù)器計數(shù)的結(jié)果，每次經(jīng)過整數(shù)分頻周期N或N+1時(圖3的115、圖9的214、215)，即，將從分頻電路輸出的兩個相位不同的時鐘信號(圖4的IN2、IN3)、還有經(jīng)上述分頻電路分頻后的一個時鐘信號(圖10的IN1)所生成的兩個相位不同的時鐘信號(圖10的A、B)的上升沿或者下降沿的轉(zhuǎn)變邊沿傳送至上述相位調(diào)整電路(圖3的100、圖9的200)的輸入端。
也可以僅在由整數(shù)分頻周期規(guī)定的定時所確定的期間使ECL/COMS電路(1081)工作，該電路根據(jù)來自控制電路(圖3中的116)的功率控制信號(圖3的POWW)，將比整數(shù)分頻比N小的分頻比的、以ECL構(gòu)成的預(yù)定標(biāo)器(圖3的107)輸出的ECL電平的信號變換為CMOS電平。而在其它的期間，該ECL/CMOS電路不工作，從而可以控制電力消耗。
在本發(fā)明中，也可這樣構(gòu)成其中包括D型觸發(fā)器(圖9的214)，從預(yù)定標(biāo)器(圖9的207)輸出的信號輸入至ECL/COMS電路(圖9的208)中，ECL/COMS電路(圖9的208)輸出的信號輸入到該D型觸發(fā)器的數(shù)據(jù)輸入端；以及D型觸發(fā)器(圖9的215)，其將D型觸發(fā)器(214)的數(shù)據(jù)輸出端輸出的信號輸入到數(shù)據(jù)輸入端。從控制電路(213)將定時控制信號(WIE)輸入到D型觸發(fā)器(圖9的214、215)的時鐘輸入端中，從D型觸發(fā)器的數(shù)據(jù)輸出端的輸出分別提供給相位調(diào)整電路(200)的內(nèi)插器的輸入端。
在本發(fā)明的一個實施例中，相位調(diào)整電路由內(nèi)插器構(gòu)成，其輸出信號，以預(yù)定的內(nèi)分比分割兩個輸入信號定時差的時間來確定延遲時間。內(nèi)插器包括邏輯電路(圖7的NAND01)，其從兩個輸入端輸入相位不同的兩個時鐘，作為第一、第二輸入信號(IN1、IN2)，輸出上述第一、第二輸入信號的預(yù)定邏輯運算結(jié)果；連接在第一電源(VCC)和內(nèi)部節(jié)點(N31)之間的第一開關(guān)元件(MP1)，其控制端子輸入上述邏輯電路的輸出信號，在上述第一、第二輸入信號都為第一值時，為導(dǎo)通狀態(tài)，形成向上述內(nèi)部節(jié)點的電容(C)充電的通路；上述內(nèi)部節(jié)點連接輸入端的同相或反相緩沖器電路(INV3)，其在上述內(nèi)部節(jié)點的電壓(電容C的端子電壓)與閾值的大小關(guān)系反轉(zhuǎn)的情況下使輸出邏輯值變化。該內(nèi)插器在內(nèi)部節(jié)點(N31)和第二電源(GND)之間，還并聯(lián)有多個由第二開關(guān)元件(MN11)和第三開關(guān)元件(MN21)構(gòu)成的串聯(lián)電路。第二開關(guān)元件(MN11)當(dāng)上述第一輸入信號為第二值時為導(dǎo)通狀態(tài)。第三開關(guān)元件(MN21)根據(jù)加權(quán)的信號(SB1-16)來控制導(dǎo)通·截止。該內(nèi)插器在內(nèi)部節(jié)點和第二電源之間，還并聯(lián)有多個由第四開關(guān)元件(MN12)和第五開關(guān)元件(MN22)構(gòu)成的串聯(lián)電路。第四開關(guān)元件(MN12)，當(dāng)上述第二輸入信號為第二值時為導(dǎo)通狀態(tài)。第五開關(guān)元件(MN22)根據(jù)加權(quán)的信號(S1-16)來控制導(dǎo)通·截止。
在本發(fā)明實施方案的PLL電路中，在構(gòu)成相位調(diào)整電路的上述內(nèi)插器中，也可以構(gòu)成為在內(nèi)部節(jié)點(圖7的N31)和第二電源(GND)間并聯(lián)地連接有已串聯(lián)連接的開關(guān)元件和電容，根據(jù)向上述多個開關(guān)元件的控制端子提供的控制信號，上述多個開關(guān)元件導(dǎo)通或截止，決定向內(nèi)部節(jié)點(N31)加載的電容量。在這樣構(gòu)成的情況下，擴大了內(nèi)插器動作的頻率范圍。
在本發(fā)明的實施方案的PLL電路中，在構(gòu)成相位調(diào)整電路的上述內(nèi)插器中，也可以構(gòu)成為上述第二開關(guān)元件、上述第三開關(guān)元件、上述第四開關(guān)元件、和上述第五開關(guān)元件中任意一個均由至少預(yù)定個數(shù)(K個)構(gòu)成，根據(jù)向上述第三開關(guān)元件群提供的加權(quán)信號(SB1-16)，將L個(其中L為0-K)的第三開關(guān)元件(圖7的MN21)導(dǎo)通，根據(jù)向上述第五開關(guān)元件群提供的加權(quán)信號(S1-16)，將K-L個(其中L為0-K)的上述第五開關(guān)元件(圖7的MN22)導(dǎo)通，以上述定時差的K分之一為單位(分?jǐn)?shù)分頻比為MF/MD的場合的MD)，根據(jù)上述K將上述第一輸入信號和上述第二輸入信號的定時差內(nèi)分，輸出與該內(nèi)分的定時對應(yīng)的信號，通過改變上述L的值，可以改變上述定時差的內(nèi)分比。而且，加權(quán)信號(S1-S6)和加權(quán)信號(SB1-16)，對應(yīng)的位是互補的。
根據(jù)本發(fā)明的實施方案，輸入到相位比較電路中的分頻時鐘的分頻比為N+MF/MD為一定，不發(fā)生失真。即，本發(fā)明不是象以往的分?jǐn)?shù)分頻方式那樣進(jìn)行平均來求取的構(gòu)成，而是各分頻時鐘周期為任意的分頻比N+MF/MD，所以是在原理上不會發(fā)生失真的雜音的構(gòu)成。
為了詳細(xì)說明上述本發(fā)明的實施方案，下面參照附圖詳細(xì)說明本發(fā)明的實施例。圖1是以方框圖的形式顯示本發(fā)明一實施例構(gòu)成的圖。參照圖1，其中包括相位比較電路11，輸入時鐘(基準(zhǔn)時鐘)從其第一輸入端輸入；電荷泵12，其響應(yīng)于相位比較電路11輸出的相位差(UP/DOWN)信號，對電容進(jìn)行充電或放電，生成響應(yīng)于相位差的電壓；環(huán)路濾波器13，其由將響應(yīng)于該相位差的電壓進(jìn)行平滑化的低通濾波器(LPF)構(gòu)成；電壓控制振動蕩器(VCO)14，其輸入環(huán)路濾波器13的輸出電壓作為控制電壓，輸出由該控制電壓規(guī)定的振蕩頻率的時鐘信號；分頻電路15，其將電壓控制振蕩器14的輸出時鐘用N或N+1進(jìn)行整數(shù)分頻；相位調(diào)整電路16，其輸入由分頻電路15分頻的兩個相位不同的分頻時鐘，按照以預(yù)定的內(nèi)分比將該兩個時鐘的上升沿或下降沿的定時差進(jìn)行分割的時間來規(guī)定延遲時間，輸出該規(guī)定延遲時間的輸出信號。
相位調(diào)整電路16根據(jù)加權(quán)的控制信號，可變地設(shè)定兩個時鐘定時差的內(nèi)分比(分割值)。
相位調(diào)整電路16的輸出時鐘輸入到相位比較電路11的第二輸入端，檢測出相位比較電路16中輸入時鐘的相位差。
加法電路17由加法器和寄存器構(gòu)成的累加器(accumulator)構(gòu)成，該加法器以整數(shù)分頻的分頻時鐘為基礎(chǔ)，確定分?jǐn)?shù)分頻比MF/MD的分子的代碼(MF)19從初始狀態(tài)(例如0)起增加，累加結(jié)果按MF、2MF、3MF…依次增加。
加法電路17的累加結(jié)果在等于或大于分?jǐn)?shù)分頻比MF/MD的分母MD(與相位調(diào)整電路16的定時差的分割步長對應(yīng))的情況下，將累加結(jié)果用MD分割后的余數(shù)作為新的相加結(jié)果，輸出至相位調(diào)整電路16。
加法電路17在將現(xiàn)在的累加結(jié)果中加上MF后的結(jié)果等于或大于MD的情況下，加法電路17通過進(jìn)位信號等通知控制電路18，收到該通知的控制電路18將下一整數(shù)分頻期間中的分頻電路15的整數(shù)分頻比由N變?yōu)镹+1。
分頻電路15在下一個整數(shù)分頻期間，對電壓控制振蕩器14的輸出時鐘進(jìn)行N+1分頻，在相位調(diào)整電路16中，對在N+1分頻期間結(jié)束之后的N分頻期間開始時間點的時鐘的上升或下降沿的定時差，用(用MD分割累加結(jié)果的余數(shù))/MD的分割值來分割，輸出分割后的定時信號。此外，加法電路17還具有將相加結(jié)果解碼后提供給相位調(diào)整電路16的解碼器(未圖示)。
此外，控制電路18還對是否從分頻電路15向相位調(diào)整電路18傳送分頻時鐘進(jìn)行控制。即，控制電路18也可以具有計數(shù)器，對用預(yù)定標(biāo)器等中預(yù)定的整數(shù)分頻比對電壓控制振蕩器的輸出信號分頻后的信號進(jìn)行計數(shù)。并進(jìn)行控制，以在從計數(shù)值起經(jīng)過整數(shù)分頻期間的時間點上，將分頻電路15輸出的兩個相位不同的信號的轉(zhuǎn)變邊沿傳送至相位調(diào)整電路16的輸入中。
相位調(diào)整電路16構(gòu)成為將從分頻電路輸出的相位變?yōu)椴煌膬蓚€分頻時鐘的定時差的分割值(內(nèi)分比)的分辨率作為MD步長，根據(jù)從加法電路17輸入的控制信號，將定時差內(nèi)分比設(shè)定為可變的。相位調(diào)整電路16的構(gòu)成將在后面詳細(xì)說明。
以下將對圖1所示本發(fā)明的一實施例的PLL電路的動作之一例加以說明。其中相位調(diào)整電路16的定時差的分辨率為16等分，代碼信號19為“5”、分頻電路15的整數(shù)分頻比為“1800”。
相位調(diào)整電路16的定時差分割值在每個由分頻電路15分頻的整數(shù)分頻時鐘中，即
5/16(整數(shù)分頻比1800)、10/16、15/16、20/16＝4/16(整數(shù)分頻比1801)、9/16(整數(shù)分頻比1800)、14/16、19/16＝3/16(整數(shù)分頻比1801)、8/16、13/16、18/16＝2/16(整數(shù)分頻比1801)、7/16、12/16、17/16＝1/16(整數(shù)分頻比1801)、6/16、11/16、16/16＝0/16(整數(shù)分頻比1801)、5/16時，使該定時差的分割值在每個分頻時鐘(1800或者1801分頻周期)中變化。此時，分子的值進(jìn)行以16為模(modulo)的加法運算。即，在相加結(jié)果超過16時，將16的余數(shù)部分作為新的分子。
例如，當(dāng)前的值為15/16時，加上5/16，成為15/16+5/16＝20/16，變?yōu)?/16(整數(shù)分頻1801)。
在此情況下，控制電路18在分頻電路15中使下一整數(shù)分頻比從1801變?yōu)?801，將電壓控制振蕩器14的輸出時鐘(周期tCK)經(jīng)1801分頻后的分頻時鐘輸入到相位調(diào)整電路16中，相位調(diào)整電路16將輸入時鐘的定時差tCK的4/16定時的輸出信號輸出。
在分頻電路15和相位調(diào)整電路16中分頻的輸入到相位比較電路11中的分頻時鐘的周期的任一個循環(huán)(分頻周期)始終為1800+5/16。
本發(fā)明中，將電壓控制振蕩器14的輸出分頻后輸入至相位比較器11中的時鐘(周期tCK)的周期變?yōu)?1800+5/16)tCK。即，在本發(fā)明中，環(huán)路內(nèi)的分頻周期不變化。因此，不會產(chǎn)生由于分頻電路的分頻比的切換而發(fā)生在電壓控制振蕩器14輸出中的失真。
圖2是用于說明本發(fā)明一實施例的動作原理的圖。參考圖2，其示意性地表示在相位調(diào)整電路16的定時差的分割分辨率為7等分、整數(shù)分頻比為3、分?jǐn)?shù)分頻比為3/7的場合的動作原理。代碼19為分?jǐn)?shù)分頻比3/7的分子3。
相位調(diào)整電路16將定時差的分割值變?yōu)?/7(分頻數(shù)為3)、3/7+3/7＝6/7(分頻數(shù)為3)、3/7+3/7+3/7＝9/7＝2/7(從分頻數(shù)3+1、即4分頻時鐘的上升沿起用2/7將定時差(時鐘周期tCK)分割后的定時)、2/7+3/7＝5/7(分頻數(shù)為3)、5/7+3/7＝8/7＝1/7(分頻數(shù)3+1)(從分頻數(shù)3+1、即4分頻時鐘的上升沿起用1/7將定時差(時鐘周期tCK)分割后的定時)、1/7+3/7＝4/7(分頻數(shù)為3)、4/7+3/7＝7/7＝0/7(分頻數(shù)為3+1)。
這樣，在24個時鐘周期中，得到7周期即3+3/7的分頻比。
如圖2所示，相位調(diào)整電路16從第三個時鐘的轉(zhuǎn)變邊沿起，按照時鐘周期tCK的3/7定時輸出信號，從第6個時鐘的邊沿起，按照時鐘周期tCK的6/7定時輸出信號，從第10個時鐘的邊沿起，按照時鐘周期tCK的2/7定時輸出信號，從第13個時鐘的邊沿起，按照時鐘周期tCK的5/7定時輸出信號。
在圖2中，主分頻計數(shù)器(圖1的控制電路18中所包含的、進(jìn)行整數(shù)分頻的計數(shù)器)進(jìn)行將分頻電路15的整數(shù)分頻比N變?yōu)?、3、3+1、3、…的控制。即，控制電路18的主分頻計數(shù)器在加法電路17中當(dāng)前保持的加法結(jié)果中加上3后的結(jié)果達(dá)到7以上的情況下，將后續(xù)循環(huán)(整數(shù)分頻期間)的分頻電路15的整數(shù)分頻比加1個。
圖3是表示本發(fā)明一實施例的PLL電路一例的詳細(xì)構(gòu)成的圖。參考圖3，本發(fā)明一實施例的PLL電路包括放大器101，將外部設(shè)置的晶體振蕩器(TCXO)的輸出(14.4MHz)進(jìn)行放大；基準(zhǔn)分頻電路102，對放大器101的輸出進(jìn)行分頻；相位比較器103，對基準(zhǔn)分頻電路102分頻的基準(zhǔn)信號(頻率f400KHz)與分頻時鐘(頻率f400KHz)的相位差進(jìn)行比較；電荷泵104，當(dāng)相位比較器103的相位比較結(jié)果輸出UP信號時，對電容充電，而在輸出DOWN信號時使電容(未圖示)蓄積的電荷放電；低通濾波器(環(huán)路濾波器)LPF105，將電荷泵充放電的電容端子電壓進(jìn)行平滑化處理；電壓控制振蕩器(VCO)106，將LPF105的輸出電壓作為控制電壓輸入，按照該控制電壓所決定的頻率進(jìn)行振蕩，輸出該頻率的信號(800MHz頻帶或者1.5GHz頻帶)；由ECL(發(fā)射結(jié)邏輯)電路構(gòu)成的32/33預(yù)定標(biāo)器107，對電壓控制振蕩器106的輸出以32/33的分頻比進(jìn)行分頻；內(nèi)插器100，輸入32/33預(yù)定標(biāo)器107所分頻的兩個信號，根據(jù)解碼器114輸出的控制信號將該定時差進(jìn)行分割，輸出分割后的延遲時間的信號，從而實現(xiàn)本發(fā)明的相位調(diào)整電路的功能。
32/33預(yù)定標(biāo)器107的1/8分頻輸出(第2、3級的D型觸發(fā)器)的輸出通過ECL/CMOS變換器1081，輸入至定時控制電路115，變換為CMOS電平的兩個信號，輸入至內(nèi)插器100的兩個輸入端。
此外，32/33預(yù)定標(biāo)器107的32/33分頻輸出(24MHz或者43MHz)通過ECL/CMOS變換器1082輸入至定時功率控制信號生成器116以及A計數(shù)器109中。
在A計數(shù)器109中，根據(jù)由控制電路113設(shè)定的計數(shù)值A(chǔ)’，在將32/33預(yù)定標(biāo)器107的32分頻輸出進(jìn)行A’次計數(shù)的情況下，輸出溢出(進(jìn)位)信號，B計數(shù)器110接收該溢出輸出，使信號MC為高電平，32/33預(yù)定標(biāo)器107為33分頻模式，根據(jù)由控制電路113設(shè)定的計數(shù)值B’，進(jìn)行B’次的計數(shù)(32/33預(yù)定標(biāo)器107按33分頻模式旋轉(zhuǎn)B’次)。
根據(jù)這樣構(gòu)成的計數(shù)器，由B計數(shù)器110以整數(shù)分頻比N＝32×m+33×n(m、n是由A’、B’確定的)對電壓控制振蕩器106的輸出信號(頻率fvco)進(jìn)行分頻，輸出分頻后的時鐘。
在此情況下，整數(shù)分頻比為N+1時，變?yōu)?2×(m-1)+33×(n+1)＝32×m+33×n+1＝N+1，整數(shù)分頻比的+1通過改變A計數(shù)器109、B計數(shù)器110的計數(shù)值設(shè)定來實現(xiàn)。
由預(yù)定標(biāo)器107、A計數(shù)器109、B計數(shù)器110對電壓控制振蕩器106的輸出信號(頻率fvco)進(jìn)行整數(shù)分頻后的信號fvco/N或者fvco/(N+1)提供給加法器111和保存加法器的相加結(jié)果的寄存器112。
B計數(shù)器110的輸出MC改變32/33預(yù)定標(biāo)器107的分頻比，在信號MC變?yōu)楦唠娖綍r，執(zhí)行33預(yù)定標(biāo)器107的功能。
加法器111輸入規(guī)定分?jǐn)?shù)分頻MF/MD的分子的整數(shù)MF、和寄存器112的輸出(加法器111的當(dāng)前值)，根據(jù)B計數(shù)器110輸出的分頻時鐘，在每個N或N+1分頻的周期(整數(shù)分頻期間)中，對電壓控制振蕩器106的振蕩頻率fvco以分子MF為單位進(jìn)行增加。
控制電路113輸入計數(shù)器109、110的計數(shù)設(shè)定值A(chǔ)、B和分?jǐn)?shù)分頻的分子MF，在A計數(shù)器109、B計數(shù)器110中，設(shè)定計數(shù)上限值A(chǔ)’、B’，同時根據(jù)A計數(shù)器109、B計數(shù)器110的計數(shù)輸出和加法器111的累加結(jié)果(寄存器112的輸出)，將內(nèi)插器100的加權(quán)信號提供給解碼器114，同時，在每個整數(shù)分頻期間，以預(yù)定的定時將定時控制信號WIE作為有效狀態(tài)，對定時功率控制信號生成器116輸出，然后向定時控制電路115輸出選通控制信號SIGR。
接受有效狀態(tài)的控制信號WIE的定時功率控制信號生成器116向定時控制電路115輸出選通信號SIGW，向內(nèi)插器100提供來自ECL/CMOS電路的兩個分頻時鐘。
由此，向內(nèi)插器100內(nèi)在每個以N或N+1的整數(shù)分頻比對電壓控制振蕩器106的輸出時鐘進(jìn)行分頻的周期中提供信號。
在內(nèi)插器100中，設(shè)兩個輸入時鐘的定時差的等分(分辨率)為MD，在內(nèi)插器100中，根據(jù)解碼器114輸出的加權(quán)控制信號，將2個信號定時差的內(nèi)分比可變地設(shè)定為O/MD、MF/MD、2MF/MD、3MF/MD、…，得到Nall＝N+MF/MD的分頻值。另外，在圖3中，預(yù)定標(biāo)器107的分頻輸出為P/P+1，通過A計數(shù)器和B計數(shù)器的分頻，可表示為N＝P×A+B。
圖4所示為圖3中本發(fā)明一實施例中的內(nèi)插器100、定時控制電路115、定時功率控制信號生成器116、32/33預(yù)定標(biāo)器107的構(gòu)成，以及信號線的連接關(guān)系。
圖5所示的是圖4的時鐘IN1(輸入至預(yù)定標(biāo)器)、ECL/CMOS電路1081的輸出、IN2、IN3、控制信號WIE、SIGW、POWW、SIGR、內(nèi)插器100的輸入Te1(q2)、Te2(q3)(定時控制電路115的輸入和輸出)的時序波形的一例。
接收圖3的A計數(shù)器109輸出的控制電路113用“-96”的時鐘(以0為基準(zhǔn)的96個之前的時鐘)使WIE信號為有效，并向定時控制電路信號生成器116輸出，接收該信號的定時控制電路信號生成器116使功率控制信號POWW為有效(低電平)、使至此之前為無效狀態(tài)的ECL/CMOS電路1081激活，并向定時控制電路115提供作為預(yù)定標(biāo)器107的1/8分頻時鐘(頻率f95MHz或171MHz)的信號IN2、IN3(相差1個時鐘周期相位)。定時控制電路115在選通信號SIGW為有效期間(圖5中的16個時鐘期間)，使柵極打開，在此期間從預(yù)定標(biāo)器107經(jīng)ECL/CMOS電路1081輸入，信號IN2、IN3的下降沿作為Te1、Te2提供給內(nèi)插器100。
在第0個時鐘，POWW信號為無效(高電平)，使ECL/CMOS電路1081無效，在大約1000個時鐘中，控制電路113使提供給定時控制電路115的控制信號SIGR為無效(高電平)，定時控制電路115接收此信號，在從高到低轉(zhuǎn)變后，將低電平的Te1、Te2設(shè)定為高電平。
此外，如圖4所示，32/33預(yù)定標(biāo)器107連接5級D型觸發(fā)器(圖中用D表示的第1至第4觸發(fā)器)。第一級的D型觸發(fā)器的數(shù)據(jù)輸入端連接第1或邏輯電路OR1的輸出，第4級的D型觸發(fā)器的同相輸出端Q連接第2或邏輯電路OR2的一個輸入，第4級的D型觸發(fā)器的反相輸出端QB連接至OR1的第一個輸入端，第2或邏輯電路OR2的輸出端連接至第5級D型觸發(fā)器的數(shù)據(jù)輸入端，第1至第5觸發(fā)器的時鐘輸入端共同輸入VCO的輸出(IN1)，第5級觸發(fā)器的輸出端輸入至第一或邏輯電路OR1的第2輸入端。此外，第4級觸發(fā)器的輸出端與將反相輸出端QB反饋至數(shù)據(jù)輸入端的第6D型觸發(fā)器的時鐘輸入端連接，第6D型觸發(fā)器的同相輸出端Q與將反相輸出端QB反饋至數(shù)據(jù)輸入端的第7D型觸發(fā)器的時鐘輸入端連接，第7觸發(fā)器的輸出端的輸出q1輸入至ECL/CMOS電路1082，同時，第6觸發(fā)器的輸出以及信號MC都輸入至第3或邏輯電路OR3中，第3或邏輯電路OR3的輸出被輸入至第2或邏輯電路OR2。
再次參考圖3，內(nèi)插器100包括與非門電路NAND1，將相位不同的兩個時鐘作為第1和第2輸入信號進(jìn)行輸入，輸出上述第1和第2輸入信號的預(yù)定邏輯運算結(jié)果；在電源VDD和內(nèi)部節(jié)點間連接的第1P溝道MOS晶體管MP1，其柵極端子輸入NAND1的輸出信號，在上述第1和第2輸入信號都為高電平時為導(dǎo)通狀態(tài)，形成對上述內(nèi)部節(jié)點電容充電的路徑；內(nèi)部節(jié)點與輸入端相連接的作為反相型緩沖器的反相器INV3，其在上述內(nèi)部節(jié)點的電容的端子電壓和閾值的大小關(guān)系反轉(zhuǎn)的情況下使輸出邏輯值改變。在內(nèi)部節(jié)點和接地點之間，還并聯(lián)有多個N溝道MOS晶體管MN1，其柵極上輸入把上述第1輸入信號用反相器INV1反相后的信號，當(dāng)?shù)?輸入信號為低電平時為導(dǎo)通狀態(tài)，并具有多個并聯(lián)連接的N溝道MOS晶體管MN11和MN12，來自解碼器114的控制信號連接至柵極端子，分別控制導(dǎo)通和截止。在內(nèi)部節(jié)點和接地點之間，還并聯(lián)有多個N溝道MOS晶體管MN2，其柵極輸入把上述第2輸入信號用反相器INV2反相后的信號，當(dāng)?shù)?輸入信號為低電平時為導(dǎo)通狀態(tài)，并具有多個并聯(lián)連接的N溝道MOS晶體管MN21和MN22，來自解碼器114的控制信號連接至柵極端子，分別控制導(dǎo)通和截止。
參照圖6，說明本發(fā)明的一實施例的動作原理。圖6是為了簡明的目的而說明分頻比為4.25(整數(shù)分頻4+分?jǐn)?shù)分頻1/4)的情況時的動作原理圖。
主分頻電路(圖1的15、以及圖3的107、109、110)通過將電壓控制振蕩器106的輸出四分頻、對第2個四分頻的最初的分頻時鐘、以及與該分頻時鐘相比，按時鐘周期tCK(VCO的輸出時鐘的周期)延遲后的時鐘的定時差進(jìn)行1/4分割，從而實現(xiàn)4.25分頻的第一周期(4.25-0＝4.25)。接著，通過對從4分頻的最初時鐘起的時鐘周期tCK的定時差進(jìn)行2/4分割，實現(xiàn)4.25分頻的第二周期(8.5-4.25＝4.25)。在下一個周期，進(jìn)行5分頻，通過對從5分頻的最初時鐘起的時鐘周期tCK的定時差進(jìn)行3/4分割，而實現(xiàn)4.25分頻的第三周期(12.75-8.5＝4.25)。接著通過對從4分頻的最初時鐘起的時鐘周期tCK的定時差進(jìn)行0/4分割，實現(xiàn)4.25分頻的第四周期(17-12.75＝4.25)。
圖7是圖3所示的本發(fā)明實施例中內(nèi)插器100的構(gòu)成的一例的示意圖。參考圖7，該內(nèi)插器包括P溝道MOS晶體管MP1，其源極與電源Vcc連接，其漏極與內(nèi)部節(jié)點N31連接，其柵極輸入與非門電路NAND01的輸出信號，與非門電路NAND01把第1、第2輸入信號IN1、IN2作為輸入；反相器電路INV3，其在內(nèi)部節(jié)點電位與閾值電壓的大小關(guān)系變化時，使輸出信號的邏輯值切換；反相器電路INV1、INV2，其輸入端分別連接輸入信號IN1、IN2；16個N溝道MOS晶體管MN111至MN1116，其漏極與內(nèi)部節(jié)點N31共同連接，其柵極與反相器電路INV1的輸出連接；16個N溝道MOS晶體管MN121至MN1216，其漏極與內(nèi)部節(jié)點N31共同連接，其柵極與反相器電路INV2的輸出連接；16個N溝道MOS晶體管(開關(guān)元件)MN211至MN2116，其漏極與16個N溝道MOS晶體管MN111至MN1116的源極連接，其源極與恒流源I0分別連接，其柵極端子與來自解碼器114的加權(quán)信號SB1-16(S1-16的互補信號)連接，進(jìn)行導(dǎo)通和截止控制；16個N溝道MOS晶體管(開關(guān)元件)MN221至MN2216，其漏極與16個N溝道MOS晶體管MN121至MN1216的源極連接，其源極與恒流源I0分別連接，其柵極端子與來自解碼器114的加權(quán)信號S1-16連接，進(jìn)行導(dǎo)通和截止控制。
而且，內(nèi)部節(jié)點N31和接地(GND)之間連接有電容C。
通過輸入信號IN1，16個并列的N溝道MOS晶體管中N個(其中N是0～16、N＝0時不導(dǎo)通，N由控制信號C決定)導(dǎo)通，在時間T后，通過輸入信號IN2，(16-N)個并列的N溝道MOS晶體管導(dǎo)通，對全部共N+(16-N)＝16個的N溝道MOS晶體管導(dǎo)通的情況下定時差的內(nèi)分動作加以說明。
并聯(lián)的N溝道MOS晶體管1個當(dāng)中流過的電流為I(恒流源I0的電流值)，將反相器INV3的輸出反相的閾值為V，到達(dá)閾值電壓V的電荷變化量為CV。
其中，輸入信號IN1，IN2都為高電平，NAND01的輸出為低電平，通過P溝道MOS晶體管MP1，內(nèi)部節(jié)點N31成為從電源側(cè)充電的狀態(tài)。對從該狀態(tài)起輸入信號IN1、IN2變?yōu)榈碗娖降南陆笛氐那闆r加以說明。
首先，N＝16的情況下，輸入信號IN1中16個并聯(lián)的N溝道MOS晶體管MN111至MN1116中16個導(dǎo)通，在時間T后，通過輸入信號IN2使并聯(lián)的16個N溝道MOS晶體管MN121至MN1216中任一個都截止((16-N)＝0)。從而，在N＝16的情況下，恒流源I0的電流為I，從輸入信號IN1變?yōu)榈碗娖介_始到反相器INV3的輸出反轉(zhuǎn)為止的時間T(16)是T(16)＝CV/(16·I) …(1)在n＝N(n＜16)的場合(N由控制信號C設(shè)定)，輸入信號IN1變?yōu)榈碗娖狡鸬綍r間T(其中T是輸入信號IN1和IN2的下降沿的定時差)之間，輸入信號IN1的反相信號輸入到柵極的n個N溝道MOS晶體管導(dǎo)通，n·I·T的電荷放電，接著，輸入信號IN2變?yōu)榈碗娖?，輸入信號IN2的反相信號輸入到柵極的16-n個N溝道MOS晶體管導(dǎo)通，全部16個N溝道MOS晶體管導(dǎo)通，在以(16·I)對內(nèi)部節(jié)點N31中殘存的電荷CV-n·I·T放電的時間點(時間T’)中，反相器INV3的輸出反相(從高電平起到低電平為止)。時間T’為(CV-n·I·T)/(16·I)。
從而，從輸入信號IN1變?yōu)榈碗娖狡穑椒聪嗥鱅NV3的輸出反轉(zhuǎn)為止的時間T(n)為T(n)＝(CV-n·I·T)/(16·I)+T＝CV/(16·I)-(n/16)T+T
＝T(16)+((16-n)/16)·T…(2)由n的值，得到將輸入信號IN1和IN2的定時差T16等分后的相位的輸出信號。即，通過設(shè)定加權(quán)信號而可改變n，得到將輸入信號IN1和IN2間的定時差以分辨率1/16分割的任意相位的輸出信號。這樣的內(nèi)插器也稱為“16等分的內(nèi)插器”。一般地，在對內(nèi)插器M等分(M為任意正整數(shù))的情況下，分別并列配置M個的N溝道MOS晶體管MN11、MN12、MN21、MN22。
該內(nèi)插器的輸入IN1、IN2中例如輸入定時差為1個時鐘周期tCK的兩個信號，在每個輸入時鐘中，從輸入IN1起，通過輸出定時差0、tCK/16、2tCK/16、…，可以生成tCK/(1+1/16)的時鐘周期的信號。
此外，20個并聯(lián)的N溝道MOS晶體管MN211至MN2120、MN221至MN2220中，通過使MN2117至MN2120、MN2217至MN2220始終為截止?fàn)顟B(tài)，可構(gòu)成16等分的內(nèi)插器。
代替圖7中的電容C，也可以在內(nèi)部節(jié)點N31與接地間并聯(lián)多個N溝道的MOS晶體管構(gòu)成的開關(guān)元件和電容組成的串聯(lián)電路，根據(jù)提供給開關(guān)元件的控制端子的控制信號，對開關(guān)元件進(jìn)行導(dǎo)通和截止控制，可編程地設(shè)定在內(nèi)部節(jié)點N31中附加的電容C。
圖7所示的內(nèi)插器也可以構(gòu)成為，在輸入信號IN1和IN2都為高電平時使內(nèi)部節(jié)點N31充電至電源電位，對應(yīng)于從輸入信號IN1和IN2從高電平變?yōu)榈碗娖降南陆笛氐霓D(zhuǎn)變，內(nèi)部節(jié)點N31放電，輸出信號從低電平向高電平上升，除此以外，對輸入信號從低電平向高電平上升的轉(zhuǎn)變，輸出信號從低電平向高電平上升。作為對應(yīng)于輸入信號IN1、IN2從高電平向低電平下降轉(zhuǎn)變，輸出信號從高電平向低電平下降的邏輯，作為反相型緩沖器的反相器INV3可以是正相型緩沖器電路。
對輸入信號的低電平向高電平的上升轉(zhuǎn)變的邊沿的定時差進(jìn)行分割，輸出上升信號的內(nèi)插器100的電路構(gòu)成的一例示于圖8。參考圖8，其包括P溝道MOS晶體管MP1，其源極與電源連接，漏極與內(nèi)部節(jié)點N31連接、其柵極端子輸入將第1和第2輸入信號IN1、IN2作為輸入的或邏輯電路OR1的輸出信號；反相器電路INV3，其在內(nèi)部節(jié)點的電位和閾值電壓的大小關(guān)系變化時，切換輸出信號的邏輯值；16個N溝道MOS晶體管MN111至MN1116，其漏極與內(nèi)部節(jié)點N31共同連接，其柵極與輸入信號IN1共同連接；16個N溝道MOS晶體管MN121至MN1216，其漏極與內(nèi)部節(jié)點N31共同連接，其柵極與輸入信號IN2共同連接；16個N溝道MOS晶體管(開關(guān)元件)MN211至MN2116，其漏極與16個N溝道MOS晶體管MN111至MN1116的源極連接，其源極與恒流源I0分別連接，其柵極端子與來自解碼器114的加權(quán)信號SB1-16(S1-16的互補信號)連接，進(jìn)行導(dǎo)通和截止控制；16個N溝道MOS晶體管(開關(guān)元件)MN221至MN2216，其漏極與16個N溝道MOS晶體管MN121至MN1216的源極連接，其源極與恒流源I0分別連接，其柵極端子與來自解碼器114的加權(quán)信號S1-16連接，進(jìn)行導(dǎo)通和截止控制。
代替圖8中的電容C，也可以在內(nèi)部節(jié)點N31與接地間可并聯(lián)多個N溝道的MOS晶體管構(gòu)成的開關(guān)元件和電容組成的串聯(lián)電路，根據(jù)提供給開關(guān)元件的控制端子的控制信號，對開關(guān)元件進(jìn)行導(dǎo)通和截止控制，以此來可編程地設(shè)定在內(nèi)部節(jié)點N31中附加的電容C。
另外，在圖7和圖8的構(gòu)成中，也可以將N溝道的MOS晶體管MN11、MN21與N溝道的MOS晶體管MN12、MN22的位置顛倒。另外也可以將加權(quán)信號SB1-16作為用反相器將S1-16反相的信號。
圖9是顯示本發(fā)明的第2實施例構(gòu)成的圖。圖10是顯示圖9的內(nèi)插器部分連接的圖。圖11是顯示圖9的主要信號時序波形的圖。
參考圖9，本發(fā)明的第2實施例，作為內(nèi)插器200，具有16等分的第1、第2內(nèi)插器216、217，以及輸入第1、第2內(nèi)插器的輸出的第3內(nèi)插器218。
具有將電壓控制振蕩器206的輸出分頻的16/17預(yù)定標(biāo)器207，16/17分頻輸出經(jīng)ECL/CMOS變換電路208變換為CMOS電平的變換后信號輸入至A計數(shù)器209，輸入至D型觸發(fā)器214、215的時鐘輸入端。此外，16/17預(yù)定標(biāo)器207、A計數(shù)器209、B計數(shù)器210、加法器211、寄存器212與圖3所示的32/33預(yù)定標(biāo)器107、A計數(shù)器109、B計數(shù)器110、加法器111、寄存器112的動作相同，因此省略對其的說明。
從控制電路213輸出的信號WIE連接到D型觸發(fā)器214的數(shù)據(jù)輸入端子，D型觸發(fā)器214的數(shù)據(jù)輸出端子連接到第1、第2內(nèi)插器216、217的一個時鐘輸入端，而且，與D型觸發(fā)器215的數(shù)據(jù)輸入端連接，D型觸發(fā)器215的數(shù)據(jù)輸出端子與第1、第2內(nèi)插器216、217的另一個時鐘輸入端連接。
向第1內(nèi)插器216內(nèi)輸入R1-20、RB1-20作為確定定時差的內(nèi)分比的加權(quán)信號，這里假定內(nèi)分比固定為0/16。
向第2內(nèi)插器217內(nèi)輸入來自解碼器電路214的S1-20、SB1-20(SB1-20是S1-20的互補信號)，作為確定定時差的內(nèi)分比的加權(quán)信號。內(nèi)分比(X/16)被設(shè)定為可變的。
向第3內(nèi)插器218內(nèi)輸入T1-20、TB1-20(TB1-20是T1-20的互補信號)作為控制信號，內(nèi)分比固定為1/16或2/20中的任一個。
內(nèi)插器216、217、218與在圖7、圖8等所示的構(gòu)成相同。定時差的內(nèi)分比1/16，在圖7的構(gòu)成中，包括并聯(lián)的20個N溝道MOS晶體管，即N溝道MOS晶體管MN211至MN2120、MN111至MN1120、MN121至MN1220、MN221至MN2220。通過將其中4個截止，可以實現(xiàn)分辨率為16等分的內(nèi)插器。
在用內(nèi)插器217將輸入的兩個時鐘的定時差(tCK)按X/16分割、用內(nèi)插器217將輸入的兩個時鐘的定時差(tCK)按0/16分割的情況下，在將內(nèi)插器216、217的輸出作為輸入的第2級內(nèi)插器218中，對定時差tCK的X/16-0/16＝X/16，再按1/16或1/20分割并輸出(X/256、X/320)，可以提高定時的精度。
參考圖11，控制電路213在-32的時鐘使信號WIE變?yōu)橛行?，在約1000時使其無效。第1、第2內(nèi)插器輸出對輸入A、B的定時差(由D型觸發(fā)器214、215生成并經(jīng)16/17預(yù)定標(biāo)器207分頻的周期)分割后的延遲時間的信號OUT。
下面，對在內(nèi)插器中可變地設(shè)定定時差的內(nèi)分比的定時進(jìn)行說明。圖12及圖13是用于說明本發(fā)明的第1、第2實施例中從解碼器114、214發(fā)往內(nèi)插器100、200的加權(quán)信號(設(shè)定內(nèi)插器的定時差的分割值(內(nèi)分比)的信號)的設(shè)定時序的圖。發(fā)往內(nèi)插器100、200的加權(quán)信號的切換設(shè)定在內(nèi)插器不工作時進(jìn)行。
在提供給內(nèi)插器的加權(quán)信號中，在分子MF×m大于分母MD的情況下，分頻電路中分頻比的加1(+1)為在內(nèi)插器的1周期切換的前面的周期(整數(shù)分頻周期)，預(yù)定標(biāo)器107、207的控制信號MC以及加權(quán)信號在前面的整數(shù)分頻期間設(shè)定。
參考圖12及圖3，在控制電路113中，通過加法器111，從分?jǐn)?shù)分頻運算結(jié)果13/16中，對分子13加上MF＝4得到17，因此在該次的整數(shù)分頻周期(也稱為“主分頻周期”)中，整數(shù)分頻(也稱為“主分頻”)從N變?yōu)镹+1(圖1的情況中為從1800變到1801)，分子17除以16余1，加權(quán)信號為1/16。
在開始的主分頻周期中，從控制電路113提供給解碼器114的鎖存的加權(quán)信號13/16在內(nèi)插器100中設(shè)定，在預(yù)定標(biāo)器106的32/33輸出的第-32個時鐘時，內(nèi)插器100輸出用13/16的內(nèi)分比將兩個輸入信號的定時差分割的時間所規(guī)定的定時的上升信號。接著從下一主分頻周期的第0個時鐘起開始N+1分頻。
在下一主分頻周期(N+1分頻周期)中，從約第1000個時鐘的信號SIGR的上升沿起，將ECL/CMOS電路1081激活，在通過定時控制電路115向內(nèi)插器100提供時鐘的定時之前(WIE信號變?yōu)楦唠娖街?，在內(nèi)插器100中設(shè)定加權(quán)信號為1/16。
此外，還是在圖13中，內(nèi)插器200的加權(quán)信號在前面的主分頻周期中設(shè)定，在開始的主分頻周期中，從控制電路213提供給解碼器214并鎖存的加權(quán)信號13/16在內(nèi)插器217中設(shè)定，在預(yù)定標(biāo)器207的16/17輸出的第-16個時鐘時，內(nèi)插器200輸出用13/16的內(nèi)分比將兩個輸入信號的定時差分割的時間所規(guī)定的定時的上升信號。接著從下一主分頻周期的第0個時鐘起開始N+1分頻。
在下一主分頻周期(N+1分頻)中，從約第1000個時鐘附近起，在第-48個時鐘的WIE信號為低電平期間，將加權(quán)信號在內(nèi)插器100中設(shè)定為1/16。
圖14(a)是未校正的分?jǐn)?shù)分頻比方式的PLL電路的電壓控制振蕩器輸出頻率的頻譜，圖14(b)是圖3所示本發(fā)明實施例的PLL電路的電壓控制振蕩器輸出頻率的頻譜，圖14(c)是圖18及圖19所示的以往的電流校正方式PLL電路電壓控制振蕩器輸出頻率的頻譜，圖14(d)是圖17所示的ΔΣ方式PLL電路電壓控制振蕩器輸出頻率的頻譜，橫軸為頻率(單位為兆赫茲)，縱軸為分貝。PLL電路為鎖定狀態(tài)，電壓控制振蕩器的頻率設(shè)為720.025MHz。
如圖14(a)所示，在未校正的分?jǐn)?shù)分頻比方式的PLL電路中(參考圖15)，在電壓控制振蕩器的頻率720.025MHz的兩側(cè)，每25KHz的失真成分(頻率720.025MHz±m(xù)×25KHz)有顯著的表現(xiàn)。即，失真成分在頻率720.025MHz±m(xù)×25KHz的m＝1時為-13分貝，m＝2時為-30分貝，m＝4時為-40分貝的程度。進(jìn)行失真成分校正的ΔΣ方式、電流校正方式雖然改善了失真成分，但在電流校正方式中，也如圖14(c)所示那樣，作為失真成分，在頻率720.025MHz±m(xù)×25KHz的m＝1時有-42分貝，m＝2時有-50分貝的程度。對此，若根據(jù)本發(fā)明的一實施例，則如圖14(b)所示的那樣，不存在失真成分。
上述對實施例的說明及附圖的內(nèi)容是為了對本發(fā)明進(jìn)行示例性的說明，而不是要對本發(fā)明加以限制。顯然，在由權(quán)利要求書的各項權(quán)利要求所限定的本發(fā)明范圍內(nèi)，本領(lǐng)域的技術(shù)人員可進(jìn)行各種變形以及修正。
如以上所說明的，根據(jù)本發(fā)明，簡化了實現(xiàn)分?jǐn)?shù)分頻的PLL電路的構(gòu)成，也不會再產(chǎn)生在以往必然發(fā)生的由分?jǐn)?shù)分頻方式帶來的失真，具有顯著的效果。
其原因是，在本發(fā)明中，將電壓控制振蕩器的輸出分頻，輸入至相位比較器，使得與基準(zhǔn)信號相比較的分頻時鐘的周期為一定的分?jǐn)?shù)分頻值，即頻率為一定的。
權(quán)利要求
1.一種鎖相環(huán)電路，其特征在于包括從一輸入端輸入基準(zhǔn)時鐘的相位比較電路，生成與上述相位比較電路輸出的相位差相對應(yīng)的電壓的電荷泵，將與上述相位差相對應(yīng)的電壓平滑化的環(huán)路濾波器，將上述環(huán)路濾波器的輸出電壓作為控制電壓進(jìn)行輸入、并輸出以該控制電壓來規(guī)定的振蕩頻率的時鐘的電壓控制振蕩器，對上述電壓控制振蕩器的輸出時鐘進(jìn)行整數(shù)分頻的分頻電路，相位調(diào)整電路，其輸入由上述分頻電路進(jìn)行整數(shù)分頻的相位不同的兩個分頻時鐘，并輸出以預(yù)定的內(nèi)分比對上述兩個分頻時鐘的定時差進(jìn)行分割的時間所規(guī)定的延遲時間的輸出信號，上述內(nèi)分比為可變的，控制裝置，在上述每個整數(shù)分頻期間對上述相位調(diào)整電路中的上述定時差進(jìn)行分割的內(nèi)分比加以改變進(jìn)行設(shè)定。將上述相位調(diào)整電路輸出的分頻時鐘輸入到上述相位比較電路另一輸入端上，與上述基準(zhǔn)時鐘進(jìn)行相位差比較。
2.如權(quán)利要求1所述的鎖相環(huán)電路，其特征在于使對上述電壓控制振蕩器的輸出時鐘進(jìn)行分頻的分頻比為整數(shù)分頻比N與分?jǐn)?shù)分頻比MF/MD之和所規(guī)定的N+MF/MD，上述分頻電路將其整數(shù)分頻比設(shè)定為N和N+1中的任一個，上述控制裝置具有加法電路，根據(jù)上述整數(shù)分頻的分頻時鐘、以MF為單位進(jìn)行累加，其在上述加法電路中的上述累加結(jié)果變?yōu)樯鲜鯩D以上的情況下，以上述MD對上述累加結(jié)果進(jìn)行分割的余數(shù)作為新的累加結(jié)果，另外還具有控制電路，在當(dāng)前的累加結(jié)果中加上上述MF時變?yōu)樯鲜鯩D以上的情況下，將規(guī)定下一整數(shù)分頻期間的上述分頻電路的分頻比設(shè)定為N+1，以及解碼器電路，其根據(jù)上述累加運算結(jié)果，將確定上述相位調(diào)整電路中的定時差分割的內(nèi)分比的加權(quán)信號輸出到上述相位調(diào)整電路中，將對上述電壓控制振蕩器的輸出頻率fvco始終以分頻比N+MF/MD分頻而得到的頻率fvco/(N+MF/MD)的時鐘從上述相位調(diào)整電路輸出，輸入到上述相位比較電路中。
3.一種鎖相環(huán)電路，包括對電壓控制振蕩器的輸出時鐘進(jìn)行整數(shù)分頻的分頻電路，相位調(diào)整電路，其輸入由上述分頻電路進(jìn)行整數(shù)分頻的相位不同的兩個分頻時鐘，或者，輸入一種從上述分頻電路進(jìn)行整數(shù)分頻的一個時鐘信號中生成的與上述時鐘信號同一周期的相位不同的兩個時鐘信號，以預(yù)定的內(nèi)分比對上述輸入的兩個時鐘信號的上升或下降沿的定時差進(jìn)行分割，并輸出包含以該分割的時間成分作為延遲時間的輸出信號，相位比較電路，其輸入基準(zhǔn)時鐘和上述相位調(diào)整電路輸出的分頻時鐘，檢測出這兩個時鐘的相位差，生成與上述相位比較電路檢測的相位差相應(yīng)的電壓的電荷泵，環(huán)路濾波器，將與上述相位差相應(yīng)的電壓被平滑化后的輸出電壓提供給上述電壓控制振蕩器作為控制電壓，累加器，設(shè)規(guī)定分?jǐn)?shù)分頻比分子的整數(shù)為MF、設(shè)規(guī)定分母的整數(shù)為MD，在每個整數(shù)分頻周期中以MF為單位進(jìn)行累加；控制電路，在當(dāng)前的累加結(jié)果中加上上述MF后所得的值超過上述MD的情況下，把用MD除上述累加結(jié)果得到的余數(shù)作為新的累加結(jié)果MF’，將整數(shù)分頻比從N設(shè)定為N+1，在當(dāng)前的累加結(jié)果加上上述MF后的值未超過MD的情況下，將上述累加結(jié)果原樣作為上述整數(shù)分頻比N，根據(jù)上述累加結(jié)果，生成一種設(shè)定上述相位調(diào)整電路中的定時差的內(nèi)分比的加權(quán)信號，并輸出該加權(quán)信號；以及解碼器電路，將來自上述控制電路的加權(quán)信號解碼，在上述相位調(diào)整電路中加以設(shè)定，以整數(shù)分頻比N與分?jǐn)?shù)分頻比MF/MD的相加值N+MF/MD，對上述電壓控制振蕩器的輸出進(jìn)行分頻，將分頻得到的時鐘輸入到上述相位比較器中。
4.如權(quán)利要求3所述的鎖相環(huán)電路，其特征在于，上述控制電路具有計數(shù)器，還具有一種用于控制的電路裝置，它根據(jù)上述計數(shù)器的計數(shù)結(jié)果，每經(jīng)過上述整數(shù)分頻期間，將上述分頻電路輸出的兩個相位互不相同的時鐘信號、或由上述分頻電路分頻的一個時鐘信號所生成的兩個相位互不相同的時鐘信號的上升或下降沿傳送至上述相位調(diào)整電路的輸入。
5.如權(quán)利要求3所述的鎖相環(huán)電路，其特征在于，上述分頻電路具有使分頻比比上述整數(shù)分頻比N更小的預(yù)定標(biāo)器，對上述預(yù)定標(biāo)器的分頻輸出計預(yù)定的計數(shù)值的計數(shù)器，還具有一種用于控制的電路裝置，它根據(jù)上述計數(shù)器的計數(shù)結(jié)果，每經(jīng)過上述整數(shù)分頻期間，將從上述預(yù)定標(biāo)器電路輸出的兩個相位不同的時鐘信號、或由上述預(yù)定標(biāo)器電路輸出的一個時鐘信號所生成的兩個相位互不相同的時鐘信號的上升或下降沿傳送至上述相位調(diào)整電路的輸入。
6.如權(quán)利要求5所述的鎖相環(huán)電路，其特征在于，具有累加器，由加法器和寄存器構(gòu)成，加法器根據(jù)上述計數(shù)器輸出的上述整數(shù)分頻周期的信號，將從一個輸入端輸入的上述MF與另一輸入端的值相加，寄存器保存上述加法器的輸出，上述寄存器的輸出反饋至上述加法器的另一輸入端；上述控制電路具有一種第一控制電路，其輸入上述累加器輸出的累加結(jié)果，將上述累加結(jié)果與分母MD所確定的分?jǐn)?shù)分頻值輸出，同時從對應(yīng)于上述整數(shù)分頻周期的定時中生成預(yù)定期間有效的定時控制信號，而且，上述累加器的累加結(jié)果變?yōu)榉帜窶D的值以上時，控制上述分頻電路，將該分頻比設(shè)定為N+1；上述解碼器電路將來自上述第一控制電路的分?jǐn)?shù)分頻值解碼，提供給上述相位調(diào)整電路作為確定定時差內(nèi)分比的加權(quán)信號；還具有定時控制電路，其輸入來自第一控制電路的定時控制信號，根據(jù)上述定時控制信號，控制將從上述分頻電路輸出的時鐘傳送至上述相位調(diào)整電路的輸入。
7.如權(quán)利要求3所述的鎖相環(huán)電路，其特征在于，具有預(yù)定標(biāo)器，其作為上述分頻電路，以預(yù)定的分頻比M或M+1(其中M+1是比上述整數(shù)分頻比N更小的整數(shù))將上述電壓控制振蕩器的輸出分頻；以及第一計數(shù)器，其對上述預(yù)定標(biāo)器的M或M+1分頻的輸出進(jìn)行預(yù)先設(shè)定的計數(shù)值的計數(shù)；第二計數(shù)器，其接收上述第一計數(shù)器的進(jìn)位輸出，按照預(yù)先設(shè)定的計數(shù)值數(shù)量來對上述預(yù)定標(biāo)器的M+1分頻輸出進(jìn)行計數(shù)；從上述第2計數(shù)器的輸出端輸出用整數(shù)分頻比N或者N+1對上述電壓控制振蕩器的輸出分頻后的周期的信號。
8.如權(quán)利要求7所述的鎖相環(huán)電路，其特征在于，具有累加器，其由根據(jù)上述第二計數(shù)器輸出的上述信號對上述MF增量的加法器和寄存器構(gòu)成；上述控制電路具有一種第一控制電路，它輸入上述第一、第二計數(shù)器的計數(shù)值以及上述累加器的輸出，將分?jǐn)?shù)分頻值作為解碼器中的加權(quán)信號輸出，同時生成對應(yīng)于上述分頻比的定時信號，在下次的整數(shù)分頻期間，當(dāng)上述累加器的累加結(jié)果所規(guī)定的分子超過分?jǐn)?shù)分頻比的分母時，設(shè)定上述第一、第二計數(shù)值，將整數(shù)分頻比設(shè)定為N+1；還具有解碼器電路，將來自上述第一控制電路的加權(quán)信號解碼，提供給上述相位調(diào)整電路；定時控制電路，其輸入來自第一控制電路的定時控制信號，生成一種定時控制信號，用于控制使得僅在從整數(shù)分頻期間起預(yù)定的定時期間，將來自上述預(yù)定標(biāo)器的輸出信號提供給上述相位調(diào)整電路的輸入。
9.如權(quán)利要求8所述的鎖相環(huán)電路，其特征在于，使ECL/CMOS電路僅在整數(shù)分頻比所規(guī)定的預(yù)定定時期間激活，在除此以外的期間為無效，上述ECL/CMOS電路輸入從上述第一控制電路輸出的控制信號，將從上述預(yù)定標(biāo)器輸出的ECL電平的信號變換為CMOS電平。
10.如權(quán)利要求9所述的鎖相環(huán)電路，其特征在于，從上述預(yù)定標(biāo)器輸出的、上述電壓控制振蕩器的輸出時鐘的周期定時差的兩個時鐘信號，輸入至上述ECL/CMOS電路，從上述ECL/CMOS電路向上述相位調(diào)整電路的兩個輸入端提供兩個相位的信號。
11.如權(quán)利要求8所述的鎖相環(huán)電路，其特征在于，從上述預(yù)定標(biāo)器輸出的信號輸入至ECL/CMOS電路中，第一D型觸發(fā)器將來自上述ECL/CMOS電路的信號輸入至其數(shù)據(jù)輸入端，來自上述第一D型觸發(fā)器的數(shù)據(jù)輸出端的輸出信號輸入至第二D型觸發(fā)器的數(shù)據(jù)輸入端；上述第一、第二D型觸發(fā)器的時鐘輸入端輸入來自上述控制電路的定時控制信號；來自上述第一、第二D型觸發(fā)器的數(shù)據(jù)輸出端的輸出分別提供給上述相位調(diào)整電路的內(nèi)插器的輸入端。
12.如權(quán)利要求1至11任一項所述的鎖相環(huán)電路，其特征在于，包括內(nèi)插器，該內(nèi)插器由以下構(gòu)成邏輯電路，上述相位調(diào)整電路以相位不同的兩個時鐘作為第一、第二輸入信號，從上述邏輯電路的兩個輸入端輸入，并輸出上述第一及第二輸入信號的預(yù)定邏輯運算結(jié)果；連接在第一電源和內(nèi)部節(jié)點之間的第一開關(guān)元件，上述邏輯電路的輸出信號輸入至其控制端子，當(dāng)上述第一及第二輸入信號都為第一值時，第一開關(guān)元件為導(dǎo)通狀態(tài)，形成對上述內(nèi)部節(jié)點充電的通路；以及同相或反相型緩沖器電路，其輸入端與上述內(nèi)部節(jié)點連接，在上述內(nèi)部節(jié)點電壓和閾值的大小關(guān)系反轉(zhuǎn)的情況下使輸出邏輯值變化；在上述內(nèi)部節(jié)點與第二電源間具有當(dāng)上述第一輸入信號為第二值時為導(dǎo)通狀態(tài)的第二開關(guān)元件，和并聯(lián)連接的多個根據(jù)上述加權(quán)信號分別進(jìn)行導(dǎo)通和截止控制的第三開關(guān)元件群；在上述內(nèi)部節(jié)點與上述第二電源間還具有當(dāng)上述第二輸入信號為第二值時其為導(dǎo)通狀態(tài)的第四開關(guān)元件、以及并聯(lián)連接的多個根據(jù)上述加權(quán)信號分別進(jìn)行導(dǎo)通和截止控制的第五開關(guān)元件群。
13.如權(quán)利要求1至11任一項所述的鎖相環(huán)電路，其特征在于，包括內(nèi)插器，該內(nèi)插器由以下構(gòu)成邏輯電路，上述相位調(diào)整電路以相位不同的兩個時鐘作為第一、第二輸入信號，從上述邏輯電路的兩個輸入端輸入，并輸出上述第一及第二輸入信號的預(yù)定邏輯運算結(jié)果；連接在第一電源和內(nèi)部節(jié)點之間的第一開關(guān)元件，上述邏輯電路的輸出信號輸入至其控制端子，當(dāng)上述第一及第二輸入信號都為第一值時，第一開關(guān)元件為導(dǎo)通狀態(tài)，形成對上述內(nèi)部節(jié)點充電的通路；以及同相或反相型緩沖器電路，其輸入端與上述內(nèi)部節(jié)點連接，在上述內(nèi)部節(jié)點電壓和閾值的大小關(guān)系反轉(zhuǎn)的情況下使輸出邏輯值變化；在上述內(nèi)部節(jié)點與第二電源間并聯(lián)連接的多個由第二開關(guān)元件和第三開關(guān)元件構(gòu)成的串聯(lián)電路，當(dāng)上述第一輸入信號為第二值時上述第二開關(guān)元件為導(dǎo)通狀態(tài)，上述第三開關(guān)元件根據(jù)上述加權(quán)信號分別進(jìn)行導(dǎo)通和截止控制；在上述內(nèi)部節(jié)點與第二電源間還并列連接有多個由第四開關(guān)元件和第五開關(guān)元件構(gòu)成的串聯(lián)電路，當(dāng)上述第二輸入信號為第二值時上述第四開關(guān)元件為導(dǎo)通狀態(tài)，上述第五開關(guān)元件根據(jù)上述加權(quán)信號分進(jìn)行導(dǎo)通和截止控制。
14.如權(quán)利要求12或13所述的鎖相環(huán)電路，其特征在于，在上述插器中，上述內(nèi)部節(jié)點和上述第二電源間并聯(lián)有多個串聯(lián)連接的開關(guān)元件和電容，根據(jù)向上述多個開關(guān)元件的控制端子提供的控制信號，上述多個開關(guān)元件導(dǎo)通或截止，決定上述內(nèi)部節(jié)點所附加的電容。
15.如權(quán)利要求13或14所述的鎖相環(huán)電路，其特征在于，在上述內(nèi)插器中，上述第二開關(guān)元件、上述第三開關(guān)元件、上述第四開關(guān)元件、上述第五開關(guān)元件都至少由預(yù)定個數(shù)(K個)構(gòu)成；根據(jù)提供給上述第三開關(guān)元件群的加權(quán)信號，使L個(其中L為0～K)的上述第三開關(guān)元件導(dǎo)通；根據(jù)提供給上述第五開關(guān)元件群的加權(quán)信號，使K-L個的上述第五開關(guān)元件導(dǎo)通；以上述定時差的K分之一為單位，根據(jù)上述K將上述第一輸入信號和上述第二輸入信號的定時差進(jìn)行內(nèi)分，輸出與該內(nèi)分的定時對應(yīng)的信號，通過改變上述L的值，而改變上述定時差的內(nèi)分比。
16.如權(quán)利要求13至15任一項所述的鎖相環(huán)電路，其特征在于，上述相位調(diào)整電路具有至少兩級上述內(nèi)插器；在第一級的兩個內(nèi)插器的每一個中，在上述兩個輸入端輸入上述整數(shù)分頻的兩個分頻時鐘；在第二級內(nèi)插器中兩個的輸入端輸入上述第一級的兩個內(nèi)插器的兩個輸出。
17.如權(quán)利要求16所述的鎖相環(huán)電路，其特征在于，上述第一級的兩個內(nèi)插器其中之一把分割兩個輸入的定時差的內(nèi)分比作為固定值，而另一個內(nèi)插器的分割兩個輸入的定時差的內(nèi)分比被控制為可變的。
全文摘要
提供一種能夠使電壓控制振蕩器輸出不發(fā)生失真的分?jǐn)?shù)分頻的PLL電路。包括:分頻電路、相位調(diào)整電路、電荷泵、和環(huán)路濾波器。設(shè)相位調(diào)整電路的定時差的分割值為MF/MD,對每個分頻時鐘以MF為單位累加,在其計算結(jié)果超過上述MD的情況下,上述累加結(jié)果除以上述MD所得的余數(shù)作為累加結(jié)果,將可變分頻電路的分頻比設(shè)定為N+1,根據(jù)累加運算結(jié)果,將設(shè)定相位調(diào)整電路中定時差的分割值的控制信號輸出到上述相位調(diào)整電路中。將上述電壓控制振蕩器的輸出以分頻比N+MF/MD來分頻的時鐘被輸入到相位比較電路中。
文檔編號H03L7/089GK1338823SQ0112389
公開日2002年3月6日 申請日期2001年8月10日 優(yōu)先權(quán)日2000年8月10日
發(fā)明者佐伯貴范, 田中利幸 申請人:日本電氣株式會社