專利名稱：鎖相檢測電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種鎖相檢測電路，更具體地說，本發(fā)明涉及一種帶有計(jì)數(shù)器的鎖相檢測電路。
如圖9所示，在現(xiàn)有技術(shù)的PLL電路130中，來自外部的一個(gè)輸入?yún)⒖夹盘朢CLK(頻率fR)137被分頻器136分頻，從而使其頻率變成輸入?yún)⒖夹盘柕?/M(頻率fM)。M分頻信號MCLK就作為鑒相器(或稱相位比較器phase comparator)131的兩個(gè)輸入信號之一的參考信號。鑒相器131的另一個(gè)輸入信號是N分頻信號NCLK(頻率fN)，該信號是通過利用分頻器135對來自PLL電路130的輸出信號OCLK(頻率fOUT)進(jìn)行分頻以產(chǎn)生1/N頻率而獲得的。鑒相器131輸入作為參考信號和比較信號的與輸入至PLL電路130的參考信號相對應(yīng)的M分頻信號以及與PLL電路130的輸出信號相對應(yīng)的N分頻信號，檢測兩個(gè)信號之間的相位差，并且輸出與相位差相對應(yīng)的相位比較結(jié)果信號UP/DOWN。電荷泵132在鑒相器131的UP信號有效時(shí)對一電容(圖中未示出；它可以是環(huán)路濾波器中的一個(gè)電容)進(jìn)行充電，并且在DOWN信號有效時(shí)對該電容進(jìn)行放電。當(dāng)UP脈沖和DOWN脈沖都無效時(shí)，電荷泵132被關(guān)閉。環(huán)路濾波器133可將電荷泵132的輸出信號修整平滑。其輸出電壓被提供作為壓控振蕩器(VCO)134的控制電壓。VCO 134輸出的信號改變了與環(huán)路濾波器133輸出的直流電壓相對應(yīng)的振蕩頻率。該信號變成了從PLL電路130輸出的信號OCLK。輸出信號OCLK被輸入至N分頻器135。N分頻信號NCLK(其中，輸出信號OCLK的頻率被分頻為1/N)作為一個(gè)反饋信號被輸入回鑒相器131。當(dāng)M＝1和N＝1時(shí)，就不再需要M分頻器和N分頻器?？梢源嬖谝粋€(gè)不含有M分頻器1 36或N分頻器135的PLL電路。
計(jì)數(shù)周期發(fā)生電路142將輸入?yún)⒖夹盘?37輸入至PLL電路130，從而產(chǎn)生一個(gè)合成有其周期的預(yù)定倍數(shù)的脈寬的計(jì)數(shù)周期信號脈沖。輸出信號計(jì)數(shù)器144利用此計(jì)數(shù)周期信號脈沖作為一個(gè)使能信號，并在此脈沖周期內(nèi)對PLL電路130輸出的輸出信號138的信號波數(shù)(周期數(shù))進(jìn)行計(jì)數(shù)。計(jì)數(shù)值比較電路148中設(shè)定了一個(gè)基于計(jì)數(shù)周期信號脈沖的時(shí)長的設(shè)計(jì)值以及PLL電路130中的頻率轉(zhuǎn)換比的預(yù)定參考計(jì)數(shù)值。鎖相確定電路146可通過輸出信號計(jì)數(shù)器144中所測得的參考計(jì)數(shù)值與輸出計(jì)數(shù)值之差而確定出集成PLL電路130的輸入信號與輸出信號之間的相位鎖定狀態(tài)。
在預(yù)定計(jì)數(shù)周期內(nèi)利用一計(jì)數(shù)器對PLL電路的輸出信號進(jìn)行計(jì)數(shù)然后將其與一參考計(jì)數(shù)值進(jìn)行比較以檢測鎖定/非鎖定的鎖相檢測電路具有這樣一個(gè)問題檢測鎖定狀態(tài)或非鎖定狀態(tài)的時(shí)間可能長于所需的時(shí)間。其原因如下。
在圖8所示的現(xiàn)有技術(shù)的鎖相檢測電路內(nèi)，在計(jì)數(shù)周期發(fā)生電路142中所生成的計(jì)數(shù)周期結(jié)束之前，計(jì)數(shù)值比較電路148不能對輸出信號OCLK的波數(shù)的計(jì)數(shù)值與參考計(jì)數(shù)值進(jìn)行比較，它只能在計(jì)數(shù)周期發(fā)生電路142中所生成的各個(gè)計(jì)數(shù)周期內(nèi)確定鎖定或非鎖定狀態(tài)。換句話說，用于確定鎖定狀態(tài)的計(jì)數(shù)器的比較操作只在各個(gè)計(jì)數(shù)周期內(nèi)被執(zhí)行。當(dāng)鎖定狀態(tài)被改變成非鎖定狀態(tài)時(shí)，與鎖定狀態(tài)檢測的情形相似，非鎖定狀態(tài)在計(jì)數(shù)周期之后被檢測。按照這種方式，在現(xiàn)有技術(shù)的鎖相檢測電路中，一個(gè)計(jì)數(shù)器在同一計(jì)數(shù)周期上對輸出信號進(jìn)行計(jì)數(shù)以檢測鎖定或非鎖定狀態(tài)，這樣，鎖定檢測時(shí)間和非鎖定檢測時(shí)間就不能被設(shè)定成一個(gè)最優(yōu)值。
根據(jù)提供用于解決上述問題的裝置的本發(fā)明的一個(gè)方面所述，一種鎖相檢測電路包括相位比較電路，它用于根據(jù)一個(gè)輸出信號對參考信號與一反饋信號的相位進(jìn)行比較以輸出一個(gè)比較結(jié)果；振蕩電路，它用于根據(jù)上述比較結(jié)果改變輸出信號的振蕩頻率；以及檢測電路，它用于檢測反饋信號頻率與參考信號頻率的一致性在預(yù)定周期內(nèi)的保持情況，以允許鎖定信號有效。
這樣就可以利用一個(gè)頻率的數(shù)字?jǐn)?shù)值來生成一個(gè)高精度的鎖定信號。
根據(jù)本發(fā)明的另一個(gè)方面，一種鎖相檢測電路包括第一計(jì)數(shù)器，它用于對輸入至PLL電路的鑒相器的一個(gè)輸入端的反饋信號進(jìn)行輸入和計(jì)數(shù)；第二計(jì)數(shù)器，它用于對輸入至鑒相器的另一個(gè)輸入端的參考信號進(jìn)行輸入和計(jì)數(shù)；第三計(jì)數(shù)器，它用于在當(dāng)?shù)谝挥?jì)數(shù)器的計(jì)數(shù)值與一預(yù)定的第一數(shù)值相一致、并且當(dāng)?shù)诙?jì)數(shù)器的計(jì)數(shù)值也與此第一數(shù)值相一致時(shí)，執(zhí)行計(jì)數(shù)操作；以及確定電路，它用于在當(dāng)?shù)谌?jì)數(shù)器的計(jì)數(shù)值與一預(yù)定的第二數(shù)值相一致時(shí)，將表示鎖定狀態(tài)的信號輸出。
根據(jù)本發(fā)明所述，鎖相檢測電路可以含有比較電路，它用于在當(dāng)?shù)谝挥?jì)數(shù)器的計(jì)數(shù)值與一預(yù)定的第一數(shù)值相一致、并且當(dāng)?shù)诙?jì)數(shù)器的計(jì)數(shù)值也與此第一數(shù)值相一致時(shí)，輸出一個(gè)表示一致性的狀態(tài)的信號，其中，當(dāng)從比較電路輸出的信號處于表示一致的狀態(tài)時(shí)，輸入從比較電路輸出的信號以作為一個(gè)控制計(jì)數(shù)操作信號的第三計(jì)數(shù)器將被允許進(jìn)入計(jì)數(shù)使能狀態(tài)，并且第三計(jì)數(shù)器對輸入到第三計(jì)數(shù)器的反饋信號進(jìn)行計(jì)數(shù)。
根據(jù)本發(fā)明所述，當(dāng)?shù)谝挥?jì)數(shù)器的計(jì)數(shù)值到達(dá)一個(gè)預(yù)定的第一數(shù)值并且第二計(jì)數(shù)器的計(jì)數(shù)值不是第一數(shù)值時(shí)，比較電路將使第三計(jì)數(shù)器復(fù)位，并且當(dāng)?shù)谌?jì)數(shù)器的計(jì)數(shù)值被復(fù)位時(shí)，確定電路將輸出一個(gè)含有表示非鎖定狀態(tài)的數(shù)值的輸出信號。從以下的說明中可以明白，通過利用本發(fā)明的權(quán)利要求或類似內(nèi)容就可以解決上述問題。
作為對本發(fā)明實(shí)施例的一個(gè)修改，當(dāng)被用作輸入至第一計(jì)數(shù)器(

圖1中的標(biāo)記21)的第一信號時(shí)，PLL電路(圖1中的標(biāo)記10)的輸出信號具有通過將參考信號(分頻器(圖1中的標(biāo)記15)將PLL電路的信號除以N)的頻率乘以N而獲得的頻率，用于對參考信號進(jìn)行計(jì)數(shù)的第二計(jì)數(shù)器(圖1中的標(biāo)記22)的第二數(shù)值被設(shè)定成作為第一計(jì)數(shù)器的設(shè)定值的第一數(shù)值的1/N(假定N是分頻值)。當(dāng)?shù)谝挥?jì)數(shù)器(圖1中的標(biāo)記21)數(shù)出K個(gè)第一信號(通過將參考信號的頻率乘以N而獲得)時(shí)，第二計(jì)數(shù)器(圖1中的標(biāo)記22)將數(shù)出K/N個(gè)參考信號。
以下將參考附圖對本發(fā)明的一個(gè)實(shí)施例進(jìn)行說明。參考圖1，PLL電路(10)含有一壓控振蕩器(14)，能夠根據(jù)一個(gè)控制電壓來改變和輸出振蕩頻率；分頻器(15)，用于對壓控振蕩器(14)的輸出信號進(jìn)行分頻；鑒相器(11)，用于輸入?yún)⒖夹盘柡徒?jīng)由分頻器(15)分頻的信號(反饋信號)，并且對這兩個(gè)信號的相位進(jìn)行比較；電荷泵(12)，它可根據(jù)鑒相器(11)的相位比較結(jié)果對一電容進(jìn)行充電和放電，以產(chǎn)生一個(gè)與參考信號和反饋信號之間的相位差相對應(yīng)的電壓；以及濾波器(13)，它用于將與相差相對應(yīng)的被提供作為壓控振蕩器(14)的控制電壓的電壓修整平滑。當(dāng)分頻器(15)的分頻值為1時(shí)，可以不需要分頻器(15)，并且壓控振蕩器(14)的輸出被作為一個(gè)反饋信號輸入至鑒相器(11)。
鎖相檢測電路(20)含有一個(gè)第一輸入端和一個(gè)第二輸入端以及一個(gè)輸出端，并且配備有一個(gè)第一計(jì)數(shù)器和一個(gè)第二計(jì)數(shù)器(21，22)，它們用于將作為第一和第二信號的反饋信號和參考信號輸入至鑒相器(11)的兩個(gè)輸入端，以便通過第一和第二輸入端進(jìn)行相位比較并且對第一和第二信號進(jìn)行計(jì)數(shù)；比較電路(23)，它能夠在當(dāng)?shù)谝挥?jì)數(shù)器(21)的計(jì)數(shù)值為一個(gè)預(yù)定的第一數(shù)值并且第二計(jì)數(shù)器(22)的計(jì)數(shù)值為此第一數(shù)值時(shí)，輸出一個(gè)處于第一種邏輯狀態(tài)下的信號；第三計(jì)數(shù)器(24)，當(dāng)從比較電路(23)輸出的信號處于第一種邏輯狀態(tài)時(shí)，第三計(jì)數(shù)器被允許進(jìn)行計(jì)數(shù)(計(jì)數(shù)操作允許)以對反饋信號進(jìn)行計(jì)數(shù)；以及確定電路(25)，它能夠在當(dāng)?shù)谌?jì)數(shù)器(24)的計(jì)數(shù)值與一預(yù)定的第二數(shù)值一致時(shí)輸出一個(gè)表示鎖定狀態(tài)的信號。
當(dāng)?shù)谝挥?jì)數(shù)器(21)的計(jì)數(shù)值為一預(yù)定的第一數(shù)值(＝NA)并且第二計(jì)數(shù)器(22)的計(jì)數(shù)值也為此第一數(shù)值(＝NA)時(shí)(見圖2)，用于對反饋信號進(jìn)行計(jì)數(shù)的第三計(jì)數(shù)器(24)開始向上計(jì)數(shù)。當(dāng)?shù)谌?jì)數(shù)器(24)的計(jì)數(shù)值到達(dá)一個(gè)預(yù)定的第二數(shù)值時(shí)，確定電路(25)將輸出一個(gè)表示鎖定狀態(tài)的信號。
當(dāng)?shù)谝挥?jì)數(shù)器(21)的計(jì)數(shù)值到達(dá)一個(gè)預(yù)定的第一數(shù)值并且第二計(jì)數(shù)器(22)的計(jì)數(shù)值與上述第一數(shù)值不同時(shí)，確定電路(25)將輸出一個(gè)表示非鎖定狀態(tài)的信號。作為一個(gè)實(shí)現(xiàn)這種控制的邏輯的例子，當(dāng)?shù)谝挥?jì)數(shù)器(21)的計(jì)數(shù)值到達(dá)一個(gè)預(yù)定的第一數(shù)值并且第二計(jì)數(shù)器(22)的計(jì)數(shù)值不是此第一數(shù)值時(shí)，比較電路(23)將執(zhí)行控制以使第三計(jì)數(shù)器(24)復(fù)位。當(dāng)?shù)谌?jì)數(shù)器(24)的計(jì)數(shù)值被復(fù)位至0時(shí)，確定電路(25)可以輸出一個(gè)含有表示非鎖定狀態(tài)的數(shù)值的確定信號。
在本發(fā)明的一個(gè)實(shí)施例中，非鎖定狀態(tài)在第一計(jì)數(shù)器(21)對輸入的反饋信號計(jì)數(shù)至一個(gè)第一數(shù)值的周期內(nèi)被檢測出來，而鎖定狀態(tài)則在通過將第一數(shù)值與第二數(shù)值相乘而獲得的數(shù)值的多個(gè)周期中的一周期內(nèi)(多個(gè)反饋信號的周期)被檢測出來。
在本發(fā)明的一個(gè)實(shí)施例中，鎖相檢測電路20將從兩個(gè)輸入端輸入的參考信號和反饋信號輸入到鑒相器11，該鑒相器用于鎖相確定以從輸出端輸出鎖相檢測信號，而且該電路還含有第一、第二和第三計(jì)數(shù)器21、22和24，比較電路23，以及確定電路25。
第一計(jì)數(shù)器21在輸入反饋信號的上升沿上開始向上計(jì)數(shù)。第二計(jì)數(shù)器22在輸入?yún)⒖夹盘柕纳仙厣祥_始向上計(jì)數(shù)。
比較電路23用于輸入和比較第一計(jì)數(shù)器21的計(jì)數(shù)值與第二計(jì)數(shù)器22的計(jì)數(shù)值，它允許一個(gè)輸出信號在當(dāng)?shù)谝挥?jì)數(shù)器21的計(jì)數(shù)值為一個(gè)預(yù)設(shè)值“NA”并且當(dāng)?shù)诙?jì)數(shù)器22的計(jì)數(shù)值也為此設(shè)定值“NA”時(shí)處于有效狀態(tài)。
比較電路23允許一個(gè)輸出至第三計(jì)數(shù)器24的輸出信號在當(dāng)?shù)谝挥?jì)數(shù)器21的計(jì)數(shù)值與預(yù)設(shè)值“NA”不一致或者當(dāng)?shù)诙?jì)數(shù)器22的計(jì)數(shù)值與此設(shè)定值“NA”不一致時(shí)處于無效狀態(tài)。
當(dāng)?shù)谝挥?jì)數(shù)器21的計(jì)數(shù)值達(dá)到設(shè)定值“NA”時(shí)，比較電路23使第一計(jì)數(shù)器21和第二計(jì)數(shù)器22復(fù)位。第一計(jì)數(shù)器21和第二計(jì)數(shù)器22允許各個(gè)計(jì)數(shù)值為零。
當(dāng)比較電路23的輸出信號處于有效狀態(tài)時(shí)，第三計(jì)數(shù)器24被允許計(jì)數(shù)(允許計(jì)數(shù))并且在輸入反饋信號的上升沿上開始計(jì)數(shù)。當(dāng)比較電路23的輸出信號處于無效狀態(tài)時(shí)，第三計(jì)數(shù)器24不被允許計(jì)數(shù)(不允許計(jì)數(shù))并且不能對反饋信號執(zhí)行計(jì)數(shù)操作。
確定電路25對第三計(jì)數(shù)器24的計(jì)數(shù)值與一個(gè)預(yù)設(shè)值“C”進(jìn)行比較，并且當(dāng)兩者相互一致時(shí)，允許鎖相檢測信號處于有效狀態(tài)。
當(dāng)從確定電路25輸出的輸出信號含有一個(gè)表示鎖定狀態(tài)的數(shù)值時(shí)，第三計(jì)數(shù)器24停止對輸入反饋信號的計(jì)數(shù)操作并且保持?jǐn)?shù)值“C”以作為輸出的計(jì)數(shù)值。
當(dāng)?shù)谝挥?jì)數(shù)器21的計(jì)數(shù)值達(dá)到設(shè)定值“NA”并且第二計(jì)數(shù)器22的計(jì)數(shù)值不是“NA”時(shí)，比較電路23使第三計(jì)數(shù)器24復(fù)位。第三計(jì)數(shù)器24的計(jì)數(shù)值為0。第三計(jì)數(shù)器24的計(jì)數(shù)值和數(shù)值“C”相互不一致。確定電路25輸出含有一個(gè)表示非鎖定狀態(tài)的數(shù)值的輸出信號。
計(jì)數(shù)器21和計(jì)數(shù)器22的計(jì)數(shù)值被改變?yōu)?、2、3、…、NA-1。它們所用的各個(gè)時(shí)間都是“NA”，第三計(jì)數(shù)器24按照1、2、3、…、C-1的順序向上計(jì)數(shù)。第一計(jì)數(shù)器21和第二計(jì)數(shù)器22對反饋信號連續(xù)計(jì)數(shù)NA×C個(gè)周期(當(dāng)反饋信號的周期為tCK時(shí)，它對應(yīng)于tCK×NA×C)。確定電路25允許鎖相檢測信號處于有效狀態(tài)(即，鎖定狀態(tài))。對數(shù)值NA和C來說，可以采用1 6和256、256和8等的優(yōu)化組合，而且可以根據(jù)PLL電路和應(yīng)用系統(tǒng)的頻帶來適當(dāng)?shù)卦O(shè)定它們。
在鎖相檢測之前，第一至第三計(jì)數(shù)器21、22和24的計(jì)數(shù)值的變化如下。
計(jì)數(shù)器21 22計(jì)數(shù)器241、2、…、 NA11、2、…、 NA2…、…、…、NA…1、2、…、 NAC第一計(jì)數(shù)器21和第三計(jì)數(shù)器24總共對反饋信號計(jì)數(shù)NA×C個(gè)周期。當(dāng)確定電路25輸出一個(gè)處于有效狀態(tài)的鎖相檢測信號時(shí)，第一計(jì)數(shù)器21從計(jì)數(shù)值＝0開始對反饋信號計(jì)數(shù)。當(dāng)此計(jì)數(shù)值達(dá)到“NA”并且第二計(jì)數(shù)器22的計(jì)數(shù)值為“NA”時(shí)，確定電路25繼續(xù)保持這個(gè)處于有效狀態(tài)的鎖相檢測信號。
確定電路25含有一個(gè)邏輯與(AND)電路，它含有多個(gè)并行排列的邏輯與檢測電路以用于對第三計(jì)數(shù)器24的計(jì)數(shù)值與數(shù)值“C”(二進(jìn)制顯示數(shù)據(jù))的各個(gè)數(shù)位進(jìn)行一致性檢測并且輸出邏輯與檢測電路的輸出的邏輯積以作為一個(gè)鎖相檢測信號。
作為對圖1所示實(shí)施例的修改，當(dāng)PLL電路的輸出信號頻率為參考信號頻率的N倍(乘以N)并且分頻器15的分頻值為“N”時(shí)，PLL電路的輸出信號被作為第一信號輸入至第一計(jì)數(shù)器21并且參考信號被輸入至第二計(jì)數(shù)器22。當(dāng)?shù)谝挥?jì)數(shù)器21對第一信號計(jì)數(shù)“NA×N”次并且第二計(jì)數(shù)器22對參考信號計(jì)數(shù)“N”次時(shí)，比較電路23允許輸出信號為有效狀態(tài)。第三計(jì)數(shù)器24被允許處于可計(jì)數(shù)狀態(tài)。第三計(jì)數(shù)器24對第一信號進(jìn)行計(jì)數(shù)。當(dāng)?shù)谌?jì)數(shù)器24的計(jì)數(shù)值達(dá)到“C”時(shí)，確定電路25輸出一個(gè)表示鎖定狀態(tài)的信號。
圖3為圖示圖1所示鎖相檢測電路20的結(jié)構(gòu)的一個(gè)具體例子的方框圖。在圖3中，與圖1相同的單元由相同的參考標(biāo)記表示。
用于在反饋輸入至PLL電路(圖1中的標(biāo)記10)的鑒相器(圖1中的標(biāo)記11)的一個(gè)輸入端之中的反饋信號的上升沿上執(zhí)行計(jì)數(shù)操作的第一計(jì)數(shù)器21的計(jì)數(shù)值和保存有一個(gè)預(yù)設(shè)值NA的寄存器233的數(shù)值被輸入至一個(gè)第一比較電路231進(jìn)行比較。
用于在輸入至PLL電路的鑒相器(圖1中的標(biāo)記11)的另一個(gè)輸入端之中的參考信號的上升沿上執(zhí)行計(jì)數(shù)操作的第二計(jì)數(shù)器22的計(jì)數(shù)值和寄存器233的數(shù)值被輸入至一個(gè)第二比較電路232進(jìn)行比較。
第一比較器231和第二比較器232由圖7所示的電路構(gòu)成。它們含有n個(gè)并行排列的一致性檢測電路(異或電路)311至31n，這些電路用于對圖7所示寄存器33(對應(yīng)于圖3中的寄存器233)的n個(gè)數(shù)位與計(jì)數(shù)器的計(jì)數(shù)值的n個(gè)數(shù)位進(jìn)行比較；以及一個(gè)AND電路32，它用于輸出邏輯與檢測電路(異或電路)31至31n的邏輯積以作為比較結(jié)果信號。當(dāng)計(jì)數(shù)器的計(jì)數(shù)值與寄存器中的數(shù)值一致時(shí)，AND電路32將輸出一個(gè)高電平信號。
第一比較電路231的輸出信號被輸入至起到計(jì)數(shù)器復(fù)位電路作用的第一AND電路26的第一輸入端。輸出信號與輸入至第一AND電路26的第二輸入端的反饋信號(反相)的邏輯與輸出信號被輸入到第一計(jì)數(shù)器21的復(fù)位端R和第二計(jì)數(shù)器22的復(fù)位端R。處于低電平的第一AND電路26的第二輸入端被允許處于有效狀態(tài)。當(dāng)?shù)谝籄ND電路26的輸出端輸出一個(gè)高電平輸出信號的情況下，當(dāng)輸入至其第二輸入端的反饋信號為低電平時(shí)，則輸入至其第一輸入端的第一比較電路231的輸出為高電平。在接收到來自第一AND電路26的高電平輸出信號后，第一計(jì)數(shù)器21和第二計(jì)數(shù)器22被復(fù)位。
第一和第二比較電路231和232的輸出信號(比較結(jié)果信號)被輸入至第二AND電路27的第一和第二輸入端。第二AND電路27的輸出端與第三AND電路28的第二輸入端相連。第三AND電路28的輸出端與第三計(jì)數(shù)器24的計(jì)數(shù)使能端相連。處于低電平的第三AND電路28的第一輸入端被允許處于有效狀態(tài)。確定電路25的輸出信號被輸入至第一輸入端。當(dāng)輸入至確定電路25第一輸入端的輸出信號為低電平(非鎖定狀態(tài))并且輸入至其第二輸入端的信號為高電平時(shí)，第三AND電路28將輸出高電平輸出信號。相對于第三AND電路28的負(fù)邏輯輸入端(如第一輸入端)來說，通過利用一反相器對輸入信號進(jìn)行反相而獲得的信號可被提供給正邏輯輸入端，當(dāng)計(jì)數(shù)使能端處于高電平(有效狀態(tài))時(shí)，第三計(jì)數(shù)器24被允許處于計(jì)數(shù)操作允許狀態(tài)，并且可在輸入反饋信號的下降沿上執(zhí)行向上計(jì)數(shù)操作。
確定電路25對輸入的第三計(jì)數(shù)器的計(jì)數(shù)值與常數(shù)“C”進(jìn)行比較，并且在當(dāng)它們相互一致時(shí)從其輸出端輸出一個(gè)高電平的輸出信號(圖1中的鎖相檢測信號)。確定電路25的結(jié)構(gòu)類似于圖7所示的結(jié)構(gòu)。圖7中的寄存器33保存有常數(shù)C的二進(jìn)制顯示數(shù)據(jù)。圖7中的邏輯與檢測電路31被按照與計(jì)數(shù)器的位數(shù)相對應(yīng)的位數(shù)并行排列。
圖3中的第四AND電路29將從第一比較電路231輸出的比較結(jié)果信號輸入至其第一輸入端，并且將從第二比較電路232輸出的比較結(jié)果信號(反相信號)輸入至其第二輸入端。其輸出端與第三計(jì)數(shù)器24的復(fù)位端相連。當(dāng)輸入至其第一輸入端的第一比較電路231的比較結(jié)果信號為高電平且輸入其第二輸入端的第二比較電路232的比較結(jié)果信號為低電平時(shí)，第四AND電路29將為第三計(jì)數(shù)器24的復(fù)位端R提供一個(gè)高電平輸出信號，并且使第三計(jì)數(shù)器24復(fù)位。
以下將對本發(fā)明一個(gè)實(shí)施例中所述的鎖相檢測電路的操作進(jìn)行說明。圖2的時(shí)序圖用于幫助說明本發(fā)明一個(gè)實(shí)施例的操作。圖2顯示了兩個(gè)周期的操作時(shí)序，在這兩個(gè)周期中，第一計(jì)數(shù)器的計(jì)數(shù)值(計(jì)數(shù)值1)為用于復(fù)位的“NA”，并且第一計(jì)數(shù)器的計(jì)數(shù)值(計(jì)數(shù)值1)在下一個(gè)反饋信號周期內(nèi)為“1”。
當(dāng)反饋信號從低電平向高電平上升躍變時(shí)，第一計(jì)數(shù)器21執(zhí)行向上計(jì)數(shù)操作。當(dāng)參考信號從低電平向高電平上升躍變時(shí)，第二計(jì)數(shù)器22執(zhí)行向上計(jì)數(shù)操作。
第一計(jì)數(shù)器的計(jì)數(shù)值(計(jì)數(shù)值1)在反饋信號的上升沿(圖2中的時(shí)序tNA)上為“NA”。第一比較電路231的輸出信號為高電平。當(dāng)反饋信號處于圖2所示時(shí)序中的低電平時(shí)，第一AND電路26允許將輸出端處于高電平。用于將第一AND電路26的輸出信號輸入至復(fù)位端R的第一計(jì)數(shù)器21和第二計(jì)數(shù)器22被復(fù)位(在圖2中的時(shí)序a之后并且在時(shí)序tNA+1之前)。各個(gè)計(jì)數(shù)值都為“0”(圖2中未示出)。
在時(shí)序?yàn)閠NA+1的反饋信號的上升沿上，第一計(jì)數(shù)器21向上計(jì)數(shù)并且其計(jì)數(shù)值為“1”。在參考信號的上升沿上，第二計(jì)數(shù)器22向上計(jì)數(shù)并且其計(jì)數(shù)值為“1”。
當(dāng)?shù)谝缓偷诙容^電路231和232的比較結(jié)果信號都為高電平時(shí)(第一和第二計(jì)數(shù)器21和22的計(jì)數(shù)值都為NA)，第二AND電路27的輸出信號也處于高電平。當(dāng)從確定電路25的輸出端輸出的信號(鎖相檢測信號)為低電平時(shí)，第三AND電路28的輸出信號處于高電平。第三計(jì)數(shù)器24被允許處于計(jì)數(shù)使能狀態(tài)，以在反饋信號下降躍變時(shí)進(jìn)行向上計(jì)數(shù)。利用圖2所示的時(shí)序(從反饋信號的高電平到低電平的下降時(shí)序)，第一和第二計(jì)數(shù)器21和22尚未被復(fù)位(即，慢于第一和第二計(jì)數(shù)器21和22被復(fù)位且各計(jì)數(shù)值均為零的時(shí)序ta)。第一和第二比較電路231和232的比較結(jié)果信號都處于高電平。第三計(jì)數(shù)器24被允許進(jìn)入計(jì)數(shù)使能狀態(tài)。在反饋信號的高電平到低電平的下降沿上，第三計(jì)數(shù)器24進(jìn)行向上計(jì)數(shù)。
當(dāng)?shù)谝槐容^電路231的比較結(jié)果信號為高電平(第一計(jì)數(shù)器21的計(jì)數(shù)值與“NA”一致)且第二比較電路232的比較結(jié)果信號為低電平(第二計(jì)數(shù)器22的計(jì)數(shù)值與“NA”不一致)時(shí)，第四AND電路29的輸出信號處于高電平以對第三計(jì)數(shù)器24復(fù)位。第三計(jì)數(shù)器24的計(jì)數(shù)值為“0”。
在第三計(jì)數(shù)器24中，其中第一比較電路231的比較結(jié)果信號和第二比較結(jié)果信號都為高電平(第一計(jì)數(shù)器21的計(jì)數(shù)值與“NA”一致并且第二比較器22的計(jì)數(shù)值也與“NA”一致)的情況被連續(xù)重復(fù)預(yù)定的次數(shù)(C次)。當(dāng)反饋信號從高電平向低電平下降躍變時(shí)，第三計(jì)數(shù)器24的計(jì)數(shù)值按照1、2、3、…、C-1的順序向上計(jì)數(shù)。當(dāng)?shù)谌?jì)數(shù)器24的計(jì)數(shù)值為“C”時(shí)，確定電路25輸出一個(gè)處于鎖定狀態(tài)的信號。在本實(shí)施例中，第一計(jì)數(shù)器21和第二計(jì)數(shù)器22是在反饋信號和參考信號的上升沿上執(zhí)行計(jì)數(shù)操作的。第三計(jì)數(shù)器24則是在反饋信號的下降沿上執(zhí)行計(jì)數(shù)操作的。第一計(jì)數(shù)器21、第二計(jì)數(shù)器22和第三計(jì)數(shù)器24的計(jì)數(shù)操作時(shí)序被相互錯(cuò)開。時(shí)序邊緣得到保持，從而允許執(zhí)行一個(gè)邏輯積不發(fā)生變化的穩(wěn)定的操作，并且可以實(shí)現(xiàn)精確的鎖定/非鎖定檢測。
在第三計(jì)數(shù)器24的計(jì)數(shù)值到達(dá)“C”之前，當(dāng)?shù)谝挥?jì)數(shù)器21對反饋信號計(jì)數(shù)至“NA”(第一比較電路231的輸出為高電平)且作為參考信號的第二計(jì)數(shù)器22的計(jì)數(shù)值不是“NA”時(shí)，第三計(jì)數(shù)器24將被復(fù)位以從計(jì)數(shù)值“0”開始重新啟動對反饋信號的計(jì)數(shù)操作。換句話說，當(dāng)?shù)谝挥?jì)數(shù)器21的計(jì)數(shù)值為“NA”、第二計(jì)數(shù)器22的計(jì)數(shù)值也為“NA”的情況被連續(xù)重復(fù)K次(K＜C)(第三計(jì)數(shù)器24的計(jì)數(shù)值按照1、…、K的順序變化)。之后，當(dāng)?shù)谝挥?jì)數(shù)器21的計(jì)數(shù)值為“NA”并且第二計(jì)數(shù)器22的計(jì)數(shù)值不為“NA”時(shí)，第三計(jì)數(shù)器24被復(fù)位以使其計(jì)數(shù)值為“0”。在這種情況下，第三計(jì)數(shù)器24的計(jì)數(shù)值不等于“C”，并且確定電路25的輸出信號處于低電平(非鎖定狀態(tài))。非鎖定狀態(tài)可在反饋信號的各個(gè)NA周期內(nèi)被檢測到。
當(dāng)確定電路25的輸出信號處于高電平(鎖定狀態(tài))時(shí)，第三AND電路28的輸出信號處于低電平并且第三計(jì)數(shù)器24的計(jì)數(shù)使能端E也處于低電平(計(jì)數(shù)關(guān)閉狀態(tài))，此時(shí)，第三計(jì)數(shù)器24在反饋信號的下降沿上不執(zhí)行向上計(jì)數(shù)操作。第一和第二計(jì)數(shù)器21和22以及第三計(jì)數(shù)器24被復(fù)位以初始化成開機(jī)狀態(tài)。
以下將對本發(fā)明的第二實(shí)施例進(jìn)行說明。圖4為圖示本發(fā)明第二實(shí)施例所述的一種鎖相檢測電路的結(jié)構(gòu)的方框圖。在本發(fā)明的第二實(shí)施例中，第一計(jì)數(shù)器21A、第二計(jì)數(shù)器22A和第三計(jì)數(shù)器24A先計(jì)數(shù)至預(yù)設(shè)值，然后輸出一個(gè)處于表示一致的狀態(tài)(例如，高電平)的輸出信號(1位信號)。在這種結(jié)構(gòu)中，不需要包括圖3所示的第一比較電路231、第二比較電路232以及寄存器233在內(nèi)的結(jié)構(gòu)。作為第一計(jì)數(shù)器21A、第二計(jì)數(shù)器22A和第三計(jì)數(shù)器24A的輸出信號，可以采用當(dāng)?shù)竭_(dá)計(jì)數(shù)值的上限值(設(shè)定值)時(shí)輸出一個(gè)溢出信號的舉措。
像在上述實(shí)施例中一樣，第一AND電路26起到了計(jì)數(shù)器復(fù)位電路的作用。當(dāng)?shù)谝挥?jì)數(shù)器21A對反饋信號計(jì)數(shù)至數(shù)值“NA”時(shí)，第一計(jì)數(shù)器21A輸出信號為高電平并且反饋信號為低電平，則輸出信號被允許處于高電平。
用于將第一AND電路26的輸出信號輸入至復(fù)位端R的第一計(jì)數(shù)器21A和第二計(jì)數(shù)器22A接收到來自第一AND電路26的高電平輸出信號并且被復(fù)位。各個(gè)計(jì)數(shù)值都為零。第一計(jì)數(shù)器21A和第二計(jì)數(shù)器22A的輸出信號被允許處于低電平。當(dāng)?shù)谝挥?jì)數(shù)器21A和第二計(jì)數(shù)器22A的輸出信號處于低電平時(shí)，第一AND電路26的輸出為低電平。第一計(jì)數(shù)器21A和第二計(jì)數(shù)器22A以及第三計(jì)數(shù)器24A被復(fù)位以初始化成開機(jī)狀態(tài)。
用于將第一和第二計(jì)數(shù)器21A和22A的輸出信號輸入至其第一和第二輸入端的第二AND電路27的輸出端上的信號被作為一個(gè)計(jì)數(shù)使能信號而與第三計(jì)數(shù)器24A的計(jì)數(shù)使能端E相連接。當(dāng)?shù)谝缓偷诙?jì)數(shù)器21A和22A的輸出信號處于高電平時(shí)，第二AND電路27將輸出高電平以允許第三計(jì)數(shù)器24A進(jìn)入計(jì)數(shù)使能狀態(tài)。處于計(jì)數(shù)使能狀態(tài)的第三計(jì)數(shù)器24A在輸入反饋信號的下降沿上開始向上計(jì)數(shù)。當(dāng)?shù)谌?jì)數(shù)器24A計(jì)數(shù)至預(yù)定值“C”時(shí)，第三計(jì)數(shù)器24A輸出一個(gè)高電平輸出信號。第三計(jì)數(shù)器24A的計(jì)數(shù)使能狀態(tài)即使在其中第一計(jì)數(shù)器21A對反饋信號計(jì)數(shù)至“NA”的最短周期內(nèi)也有一次。此周期包括從反饋信號的高電平到低電平的下降時(shí)序。
在用于輸入第一計(jì)數(shù)器21A的輸出信號和第二計(jì)數(shù)器22A的輸出信號(反相信號)的第三AND電路30中，當(dāng)?shù)谝挥?jì)數(shù)器21A的輸出信號和第二計(jì)數(shù)器22A的輸出信號分別處于高電平和低電平時(shí)，高電平的輸出信號被從輸出端輸出，然后被提供給第三計(jì)數(shù)器24A的復(fù)位端R。復(fù)位端R處于高電平的第三計(jì)數(shù)器24A被復(fù)位，從而使其計(jì)數(shù)值為“0”，并且輸出信號處于低電平。
確定電路25A從其輸入端輸入一個(gè)反饋信號(反相信號)、第三計(jì)數(shù)器24A的輸出信號、第一計(jì)數(shù)器21A的輸出信號以及第二計(jì)數(shù)器22A的輸出信號以作為信號1、2、4和3，并且從其輸出端輸出一個(gè)表示鎖定狀態(tài)和非鎖定狀態(tài)的信號(圖1中的鎖相檢測信號)。
以下將介紹實(shí)現(xiàn)確定電路25A功能的一個(gè)例子。確定電路25A在反饋信號(反相信號)1的上升沿(反饋信號的下降沿)上鎖存輸出一個(gè)具有一表示鎖定狀態(tài)的數(shù)值(高電平)的信號，當(dāng)?shù)谝挥?jì)數(shù)器21A的輸出信號4為高電平時(shí)，第二計(jì)數(shù)器22A的輸出信號3也處于高電平，并且第三計(jì)數(shù)器24A的輸出信號2也處于高電平。
當(dāng)?shù)谝挥?jì)數(shù)器21A的輸出信號4為高電平且第二計(jì)數(shù)器22A的輸出信號3處于低電平時(shí)，確定電路25A在反饋信號(反相信號)1的上升沿(反饋信號的下降沿)上鎖存輸出一個(gè)具有一表示非鎖定狀態(tài)的數(shù)值(低電平)的信號。
當(dāng)?shù)谝挥?jì)數(shù)器21A的輸出信號4為低電平時(shí)(即，第一計(jì)數(shù)器21A的計(jì)數(shù)值不是數(shù)值“NA”)，確定電路25A將保持狀態(tài)(輸出信號不改變)。
當(dāng)?shù)谝挥?jì)數(shù)器21A的輸出信號4為高電平時(shí)(即，第一計(jì)數(shù)器21A的計(jì)數(shù)值是“NA”時(shí))，確定電路25A將根據(jù)鎖定/非鎖定狀態(tài)而更新其輸出邏輯值，第三計(jì)數(shù)器24A的輸出信號2為高電平、或者第二計(jì)數(shù)器22A的輸出信號3處于低電平。例如，當(dāng)?shù)谌?jì)數(shù)器24A的輸出信號2處于高電平并且第二計(jì)數(shù)器22A的輸出信號3也處于高電平時(shí)，非鎖定狀態(tài)被轉(zhuǎn)換成鎖定狀態(tài)。當(dāng)?shù)诙?jì)數(shù)器22A的輸出信號3處于低電平時(shí)，它將變成非鎖定狀態(tài)。在本實(shí)施例中，當(dāng)它在檢測到鎖定狀態(tài)之后變成非鎖定狀態(tài)時(shí)，處于非鎖定狀態(tài)的信號將在反饋信號的“NA”周期的時(shí)間內(nèi)被輸出。
圖5為圖示圖4中所示確定電路25A的結(jié)構(gòu)的一個(gè)例子的方框圖。參考圖5，確定電路25A包括AND電路251，它用于輸入信號2和3；NOR電路252，它用于輸入AND電路251的輸出信號和信號4(反相信號)；選擇器253，它用于從A和B輸入端輸入信號3和D型觸發(fā)器254的反相輸出Q、從選擇信號端S輸入NOR電路252的輸出信號，根據(jù)選擇信號端S的數(shù)值從輸入至A和B輸入端的信號當(dāng)中選擇一個(gè)信號，并且對該信號進(jìn)行反相和輸出；D型觸發(fā)器254，它用于在反饋信號(反相)1的上升沿(反饋信號的下降沿)上對選擇器253的輸出的反相信號進(jìn)行采樣，并將其從輸出端Q輸出。
選擇器253根據(jù)選擇信號端S的數(shù)值而選取兩個(gè)輸入之一，并且(例如)含有一個(gè)第一3態(tài)反相器以及一個(gè)第二3態(tài)反相器，上述第一3態(tài)反相器的輸入端與A端相連接，上述第二3態(tài)反相器的輸入端則通過一個(gè)反相器而與B端相連接。第一和第二3態(tài)反相器的輸出被連接在一起。一選擇信號被輸入至第二3態(tài)反相器的輸出使能端上。通過用一反相器對選擇信號進(jìn)行反相而獲得的一個(gè)信號被輸入至第一3態(tài)反相器的輸出使能端。當(dāng)選擇信號為低電平時(shí)，第一3態(tài)反相器被允許進(jìn)入輸入使能狀態(tài)，而第二3態(tài)反相器則被允許進(jìn)入高阻狀態(tài)。當(dāng)選擇信號為高電平時(shí)，第二3態(tài)反相器被允許進(jìn)入輸入使能狀態(tài)，而第一3態(tài)反相器則被允許進(jìn)入高阻狀態(tài)。
當(dāng)?shù)谌?jì)數(shù)器24A的輸出信號2為低電平(當(dāng)?shù)谌?jì)數(shù)器24A的計(jì)數(shù)值與設(shè)定值“C”不一致時(shí))并且第二計(jì)數(shù)器22A的輸出信號3為高電平時(shí)，AND電路251將輸出一個(gè)高電平信號。當(dāng)?shù)谌?jì)數(shù)器24A的輸出信號2為高電平或者第二計(jì)數(shù)器22A的輸出信號3為低電平時(shí)，AND電路251也將輸出一個(gè)低電平信號。
當(dāng)?shù)谝挥?jì)數(shù)器21A的輸出信號4為高電平(第一計(jì)數(shù)器21A對反饋信號計(jì)數(shù)至“NA”時(shí))、并且AND電路251的輸出信號為低電平時(shí)，NOR電路252將輸出一個(gè)高電平信號，并將其提供給選擇器253的選擇信號端S。此時(shí)，選擇器253選擇并輸出(反相輸出)輸入至B端的第二計(jì)數(shù)器22A的輸出信號3(反相)。輸入至選擇器253的B端的信號被反相輸入和反相輸出。處于這種狀態(tài)(同相狀態(tài))之下的輸入信號被提供給D型觸發(fā)器254的數(shù)據(jù)輸入端D。
當(dāng)?shù)谝挥?jì)數(shù)器21A的輸出信號4為低電平時(shí)(當(dāng)?shù)谝挥?jì)數(shù)器21A對反饋信號計(jì)數(shù)至NA時(shí))，NOR電路252將輸出一個(gè)低電平信號，并且將其提供給選擇器253的選擇信號端S。此時(shí)，選擇器253選擇A端來輸出反相信號。通過對D型觸發(fā)器254的反相輸出QB進(jìn)行反相而獲得的信號被輸入至D型觸發(fā)器254的數(shù)據(jù)輸入端D上。D型觸發(fā)器254在反饋信號(反相)1的上升沿(反饋信號的下降沿)上對其數(shù)據(jù)輸入端D上的信號進(jìn)行采樣，然后將采樣信號從其非反相輸出端Q上輸出。因此，D型觸發(fā)器254的輸出端Q上的輸出信號的邏輯值(確定電路25A的輸出信號)不會被改變(在其被保持之前的狀態(tài))。
在AND電路251的輸出信號為高電平時(shí)，即，第三計(jì)數(shù)器24A的輸出信號2為低電平(當(dāng)?shù)谌?jì)數(shù)器24A的計(jì)數(shù)值變成“C”時(shí))，并且當(dāng)?shù)诙?jì)數(shù)器22A的輸出信號3為高電平時(shí)(當(dāng)?shù)诙?jì)數(shù)器22A的計(jì)數(shù)值為NA時(shí))，NOR電路252輸出一個(gè)低電平信號，并且該信號被提供給選擇器253的選擇信號端S。此時(shí)，選擇器253選擇A端來將通過對D型觸發(fā)器254的反相輸出QB進(jìn)行反相而獲得的信號輸入至D型觸發(fā)器254的數(shù)據(jù)輸入端D。在這種情況下，D型觸發(fā)器254的輸出信號也不會被改變。
圖6總結(jié)了確定電路25A的操作并給出了它的真值表。為了便于對圖5所示的電路操作進(jìn)行說明，在圖6中，包含在第一行之內(nèi)的一個(gè)信號組合被顯示在以下的各行之中。圖6將圖5中的信號的高電平表示為邏輯“1”并且將圖5中的信號的低電平表示為邏輯“0”。以下將參考圖5和圖6對本發(fā)明第二實(shí)施例的操作進(jìn)行說明。
(1)當(dāng)?shù)谝挥?jì)數(shù)器21A的輸出信號4為低電平(0)時(shí)，NOR電路252輸出低電平(0)，并且選擇器253選擇A端進(jìn)行輸出。選擇器253選擇D型觸發(fā)器254的反相輸出QB輸入至A端，并將其反相輸出，然后將該反相輸出的信號提供給D型觸發(fā)器254的數(shù)據(jù)輸入端D。D型觸發(fā)器254在反饋信號(反相)1的上升沿上采樣輸出選擇器253的輸出信號。輸出的Q值不被改變。D型觸發(fā)器254保持住這種狀態(tài)。
(2)當(dāng)?shù)诙?jì)數(shù)器22A的輸出信號3處于低電平(0)時(shí)，AND電路251的輸出信號為低電平。當(dāng)?shù)谝挥?jì)數(shù)器21A的輸出信號4為高電平(1)并且第二計(jì)數(shù)器22A的輸出信號3為低電平(0)時(shí)，圖4中的AND電路30將為第三計(jì)數(shù)器24A的復(fù)位端R提供一個(gè)高電平信號，從而使第三計(jì)數(shù)器24A復(fù)位。
當(dāng)?shù)谝挥?jì)數(shù)器21A的輸出信號4為高電平(1)時(shí)，第二計(jì)數(shù)器22A的輸出信號3為低電平(0)，并且AND電路251的輸出信號為低電平，NOR電路252將高電平(1)輸出至選擇器263的選擇信號端S。其選擇信號端S處于高電平的選擇器253選擇高電平作為輸入至B端的第二計(jì)數(shù)器22A的輸出信號3(反相)，并且將低電平(0)作為通過對同一信號進(jìn)行反相所獲得的信號而輸出給D型觸發(fā)器254的數(shù)據(jù)輸入端D。D型觸發(fā)器254在反饋信號(反相)1的上升沿上對數(shù)據(jù)輸入端D上的信號進(jìn)行采樣，以從輸出端Q輸出低電平(非鎖定狀態(tài))。
(3)當(dāng)?shù)诙?jì)數(shù)器22A的輸出信號3為高電平(1)且第三計(jì)數(shù)器24A的輸出信號2為低電平(0)時(shí)，AND電路251將輸出高電平以作為其輸出信號。此時(shí)，NOR電路252不是通過第一計(jì)數(shù)器21A的輸出信號4的數(shù)值而輸出低電平。選擇器253選擇并輸出A端的信號。因此，用于在反饋信號(反相)1的上升時(shí)序上對數(shù)據(jù)輸入端D上的信號進(jìn)行鎖存的D型觸發(fā)器254不會改變狀態(tài)。
(4)當(dāng)?shù)谝挥?jì)數(shù)器21A的輸出信號4為低電平(0)時(shí)，第二計(jì)數(shù)器22A的輸出信號3為高電平(1)，并且第三計(jì)數(shù)器24A的輸出信號2為高電平(1)，用于輸入第一計(jì)數(shù)器21A的輸出信號4的NOR電路252輸出低電平。選擇器253選擇并輸出A端的信號。用于在反饋信號(反相)1的下降時(shí)序上對數(shù)據(jù)輸入端D上的信號進(jìn)行鎖存的D型觸發(fā)器254不會改變狀態(tài)(保持狀態(tài))。
(5)當(dāng)?shù)谝挥?jì)數(shù)器21A的輸出信號4為高電平(1)時(shí)，第二計(jì)數(shù)器22A的輸出信號3為高電平(1)，并且第三計(jì)數(shù)器24A的輸出信號2也為高電平(1)，AND電路251的輸出信號被允許處于低電平，并且NOR電路252輸出高電平。選擇器253選擇輸入至B端的第二計(jì)數(shù)器22A的高電平輸出信號，并且將其輸出至D型觸發(fā)器254的數(shù)據(jù)輸入端D。D型觸發(fā)器254在反饋信號(反相)的上升沿上對數(shù)據(jù)輸入端D上的信號進(jìn)行采樣輸出，從而輸出一個(gè)高電平(鎖定)的輸出信號。
作為對圖3和圖4所示結(jié)構(gòu)的一個(gè)修改，PLL電路的輸出信號(通過將參考信號乘以N而獲得的一個(gè)頻率)被用作輸入的反饋信號。反饋信號的頻率為參考信號的“N”倍。當(dāng)用于輸入反饋信號的第一計(jì)數(shù)器21A對反饋信號計(jì)數(shù)至“NA×N”時(shí)，輸出信號被允許處于高電平。當(dāng)?shù)诙?jì)數(shù)器22A對參考信號計(jì)數(shù)至“NA”時(shí)，輸出信號被允許處于高電平。第三計(jì)數(shù)器24A被允許進(jìn)入計(jì)數(shù)使能狀態(tài)，并且第三計(jì)數(shù)器24A在反饋信號的下降沿上向上計(jì)數(shù)。當(dāng)?shù)谌?jì)數(shù)器24A計(jì)數(shù)至設(shè)定值“C”時(shí)，輸出信號被允許處于高電平。
以上通過多個(gè)實(shí)施例對本發(fā)明進(jìn)行了說明。但本發(fā)明并不僅限于這些實(shí)施例的結(jié)構(gòu)，它可以包括各種可由熟練技術(shù)人員執(zhí)行的處于本發(fā)明權(quán)利要求范圍之內(nèi)的更改和修正。
如上所述，本發(fā)明含有至少一個(gè)用于對反饋信號和參考信號進(jìn)行計(jì)數(shù)的第一和第二計(jì)數(shù)器以及一個(gè)用于對第一和第二計(jì)數(shù)器中的設(shè)定值的符合次數(shù)進(jìn)行計(jì)數(shù)的第三計(jì)數(shù)器。用于執(zhí)行鎖定確定的比較確定的次數(shù)不只是一次，而是按照第三計(jì)數(shù)器的設(shè)定值的倍數(shù)。當(dāng)?shù)谝挥?jì)數(shù)器的計(jì)數(shù)值是一個(gè)設(shè)定值并且第二計(jì)數(shù)器的計(jì)數(shù)值與此設(shè)定值不一致時(shí)，非鎖定狀態(tài)被快速檢測出來。這樣就可以縮短非鎖定檢測的時(shí)間。鎖定狀態(tài)和非鎖定狀態(tài)的各個(gè)檢測周期也可得到優(yōu)化設(shè)定。
權(quán)利要求
1.一種鎖相檢測電路，其特征在于包括振蕩器，用于輸出一輸出信號；鑒相器，用于從一個(gè)輸入端輸入所述振蕩器的所述輸出信號、或者用分頻器對所述輸出信號進(jìn)行分頻而獲得的信號，以作為反饋信號，并且從另一個(gè)輸入端輸入?yún)⒖夹盘?，對這些信號的相位進(jìn)行比較以輸出相位比較結(jié)果；電荷泵，用于根據(jù)從所述鑒相器輸出的所述相位比較結(jié)果對電容進(jìn)行充電和放電，以產(chǎn)生和在所述反饋信號與所述參考信號之間的相位差相對應(yīng)的電壓；以及濾波器，用于將與所述相位差相對應(yīng)的電壓修整平滑；其中，檢測鎖相環(huán)(PLL)電路的相位鎖定狀態(tài)，在所述PLL電路中，所述振蕩器根據(jù)所述濾波器的輸出改變其振蕩頻率，該鎖相檢測電路還包括第一計(jì)數(shù)器，用于對輸入至所述鑒相器的所述一個(gè)輸入端上的所述反饋信號進(jìn)行輸入和計(jì)數(shù)；第二計(jì)數(shù)器，用于對輸入至所述鑒相器的所述另一個(gè)輸入端上的所述參考信號進(jìn)行輸入和計(jì)數(shù)；第三計(jì)數(shù)器，用于在當(dāng)所述第一計(jì)數(shù)器的計(jì)數(shù)值與預(yù)定的第一數(shù)值一致并且所述第二計(jì)數(shù)器的計(jì)數(shù)值也與所述第一數(shù)值一致時(shí)，執(zhí)行計(jì)數(shù)操作；以及確定電路，用于在當(dāng)所述第三計(jì)數(shù)器的計(jì)數(shù)值與預(yù)定的第二數(shù)值一致時(shí)輸出表示鎖定狀態(tài)的信號。
2.如權(quán)利要求1所述的鎖相檢測電路，其特征在于還包括比較電路，用于在當(dāng)所述第一計(jì)數(shù)器的計(jì)數(shù)值與預(yù)定的第一數(shù)值相一致并且所述第二計(jì)數(shù)器的計(jì)數(shù)值也與所述第一數(shù)值相一致時(shí)，輸出表示一致的狀態(tài)的信號，其中，第三計(jì)數(shù)器輸入從所述比較電路輸出的所述信號以作為用于控制計(jì)數(shù)操作的信號，并且在當(dāng)從所述比較電路輸出的所述信號處于表示所述一致的狀態(tài)時(shí)，被允許進(jìn)入計(jì)數(shù)使能狀態(tài)，以對從所述第三計(jì)數(shù)器輸入的所述反饋信號進(jìn)行計(jì)數(shù)。
3.如權(quán)利要求1或2所述的鎖相檢測電路，其特征在于，所述確定電路執(zhí)行控制，以更新或保持作為最小單位周期而輸出的信號的狀態(tài)，在該最小單位周期期間所述第一計(jì)數(shù)器對所述反饋信號計(jì)數(shù)至所述第一數(shù)值。
4.如權(quán)利要求1或2所述的鎖相檢測電路，其特征在于，在所述比較電路中，當(dāng)所述第一計(jì)數(shù)器的計(jì)數(shù)值與所述第一數(shù)值相一致且所述第二計(jì)數(shù)器的計(jì)數(shù)值不同于所述第一數(shù)值時(shí)，所述確定電路將輸出表示非鎖定狀態(tài)的信號。
5.如權(quán)利要求2所述的鎖相檢測電路，其特征在于，當(dāng)所述第一計(jì)數(shù)器的計(jì)數(shù)值與所述第一數(shù)值相一致并且所述第二計(jì)數(shù)器的計(jì)數(shù)值與所述第一數(shù)值不一致時(shí)，所述比較電路將使所述第三計(jì)數(shù)器復(fù)位，而且當(dāng)所述第三計(jì)數(shù)器的計(jì)數(shù)值被復(fù)位時(shí)，所述確定電路將輸出表示非鎖定狀態(tài)的信號。
6.如權(quán)利要求1或2所述的鎖相檢測電路，其特征在于，當(dāng)從所述確定電路輸出的所述信號表示鎖定狀態(tài)時(shí)，至少當(dāng)所述第一計(jì)數(shù)器對所述第一信號計(jì)數(shù)至所述第一數(shù)值時(shí)，所述第三計(jì)數(shù)器保持與所述第二數(shù)值相一致計(jì)數(shù)的值，并且不執(zhí)行計(jì)數(shù)操作。
7.一種鎖相檢測電路，其特征在于包括振蕩器，用于輸出一輸出信號；鑒相器，用于從一個(gè)輸入端輸入所述振蕩器的所述輸出信號或者用分頻器對所述輸出信號進(jìn)行分頻而獲得的信號，作為反饋信號，并且從另一個(gè)輸入端輸入?yún)⒖夹盘?，對這些信號的相位進(jìn)行比較，以輸出相位比較結(jié)果；電荷泵，用于根據(jù)從所述鑒相器輸出的所述相位比較結(jié)果對一電容進(jìn)行充電和放電，以產(chǎn)生與在所述反饋信號及所述參考信號之間的相位差相對應(yīng)的電壓；以及濾波器，用于將與所述相位差相對應(yīng)的電壓修整平滑；其中，被檢測鎖相環(huán)(PLL)電路的相位鎖定狀態(tài)，在所述PLL電路中，所述振蕩器根據(jù)所述濾波器的輸出改變其振蕩頻率，該鎖相檢測電路還包括帶有復(fù)位功能的第一計(jì)數(shù)器，用于對輸入至所述鑒相器的一個(gè)所述輸入端上的所述反饋信號進(jìn)行輸入和計(jì)數(shù)；帶有復(fù)位功能的第二計(jì)數(shù)器，用于對輸入至所述鑒相器的另一個(gè)所述輸入端上的所述參考信號進(jìn)行輸入和計(jì)數(shù)；第一比較電路，用于輸入所述第一計(jì)數(shù)器的計(jì)數(shù)值，并且在當(dāng)此計(jì)數(shù)值與預(yù)定的第一數(shù)值一致時(shí)，輸出表示一致的狀態(tài)的輸出信號；第二比較電路，用于輸入所述第二計(jì)數(shù)器的計(jì)數(shù)值，并且在當(dāng)此計(jì)數(shù)值與所述第一數(shù)值一致時(shí)，輸出一個(gè)表示一致的狀態(tài)的輸出信號；第一復(fù)位電路，用于產(chǎn)生復(fù)位信號，以在所述第一計(jì)數(shù)器對所述反饋信號進(jìn)行計(jì)數(shù)之前，按照預(yù)定的時(shí)序使所述第一和第二計(jì)數(shù)器復(fù)位，而且下一次當(dāng)所述第一計(jì)數(shù)器對所述反饋信號計(jì)數(shù)至所述第一數(shù)值時(shí)，所述第一計(jì)數(shù)器的輸出信號被允許進(jìn)入表示所述一致的狀態(tài)；第一邏輯電路，用于輸入分別從所述第一和第二比較電路輸出的輸出信號，并且當(dāng)這些輸出信號都處于表示所述一致的狀態(tài)時(shí)，輸出處于第一邏輯狀態(tài)的輸出信號；第二邏輯電路，用于輸入確定信號和所述第一邏輯電路的輸出信號，并且在當(dāng)所述確定信號表示非鎖定狀態(tài)，且所述第一邏輯電路的輸出信號處于第一邏輯狀態(tài)時(shí)，輸出處于第一邏輯狀態(tài)的信號；帶有復(fù)位功能的第三計(jì)數(shù)器，用于將所述第二邏輯電路的輸出信號輸入至計(jì)數(shù)使能端，并且在當(dāng)所述第二邏輯電路的輸出信號處于第一邏輯狀態(tài)時(shí)，被允許進(jìn)入計(jì)數(shù)使能狀態(tài)，以對輸入的反饋信號進(jìn)行計(jì)數(shù)；確定電路，用于輸入所述第三計(jì)數(shù)器的計(jì)數(shù)值并在當(dāng)該計(jì)數(shù)值與一個(gè)預(yù)定的第二數(shù)值一致時(shí)輸出表示處于鎖定狀態(tài)的所述確定信號；以及第二復(fù)位電路，其輸出一信號，用于在當(dāng)所述第一比較電路處于表示一致的狀態(tài)，并且所述第二比較電路的輸出信號處于表示不一致的狀態(tài)時(shí)，對第三計(jì)數(shù)器進(jìn)行復(fù)位。
8.一種鎖相檢測電路，其特征在于包括振蕩器，用于輸出一輸出信號；鑒相器，用于從一個(gè)輸入端輸入所述振蕩器的所述輸出信號或者用分頻器對所述輸出信號進(jìn)行分頻而獲得的信號，作為反饋信號，并且從另一個(gè)輸入端輸入?yún)⒖夹盘?，對這些信號的相位進(jìn)行比較，以輸出相位比較結(jié)果；電荷泵，用于根據(jù)從所述鑒相器輸出的所述相位比較結(jié)果對一電容進(jìn)行充電和放電，以產(chǎn)生和在所述反饋信號與所述參考信號之間的相位差相對應(yīng)的電壓；以及濾波器，用于將與所述相位差相對應(yīng)的電壓修整平滑；其中，檢測鎖相環(huán)(PLL)電路的相位鎖定狀態(tài)，在所述PLL電路中，所述振蕩器根據(jù)所述濾波器的輸出改變其振蕩頻率，該鎖相檢測電路還包括帶有復(fù)位功能的第一計(jì)數(shù)器，用于對輸入至所述鑒相器的所述一個(gè)輸入端上的所述反饋信號進(jìn)行輸入和計(jì)數(shù)，并且在當(dāng)所述反饋信號被計(jì)數(shù)至預(yù)定的第一數(shù)值時(shí)，輸出處于表示一致的狀態(tài)的輸出信號；第二計(jì)數(shù)器，它用于對輸入至所述鑒相器的所述另一個(gè)輸入端上的所述參考信號進(jìn)行輸入和計(jì)數(shù)，并且在當(dāng)所述參考信號被計(jì)數(shù)至所述預(yù)定的第一數(shù)值時(shí)，輸出處于表示一致的狀態(tài)的輸出信號；第一復(fù)位電路，用于產(chǎn)生信號，用于在所述第一計(jì)數(shù)器對所述反饋信號進(jìn)行計(jì)數(shù)之前，按照預(yù)定的時(shí)序使所述第一和第二計(jì)數(shù)器復(fù)位，而且下一次當(dāng)所述第一計(jì)數(shù)器對所述反饋信號計(jì)數(shù)至所述第一數(shù)值時(shí)，所述第一計(jì)數(shù)器的輸出信號被允許進(jìn)入表示所述一致的狀態(tài)；第一邏輯電路，用于輸入所述第一和第二計(jì)數(shù)器的輸出信號，并且當(dāng)這些輸出信號都處于表示所述的一致的狀態(tài)時(shí)，輸出一個(gè)處于第一邏輯狀態(tài)的信號；帶有復(fù)位功能的第三計(jì)數(shù)器，用于將所述第一邏輯電路的輸出信號輸入至其計(jì)數(shù)使能端，并且在當(dāng)所述第一邏輯電路的輸出信號處于第一邏輯狀態(tài)時(shí)，被允許進(jìn)入計(jì)數(shù)使能狀態(tài)，以對所述輸入的反饋信號進(jìn)行接收和計(jì)數(shù)，而且可在當(dāng)計(jì)數(shù)至預(yù)定的第二數(shù)值時(shí)輸出處于表示一致的狀態(tài)的輸出信號；確定電路，用于輸入所述反饋信號和所述第一至第三計(jì)數(shù)器的輸出信號，在當(dāng)所述第一至第三計(jì)數(shù)器的輸出信號都處于表示所述一致的狀態(tài)時(shí)，輸出處于表示鎖定的邏輯狀態(tài)的確定信號，并且在當(dāng)所述第一計(jì)數(shù)器的輸出信號處于表示所述一致的狀態(tài)，且所述第二計(jì)數(shù)器的輸出信號處于所述不一致的狀態(tài)時(shí)，輸出處于表示非鎖定邏輯狀態(tài)的確定信號；第二復(fù)位電路，其輸出信號，以用于在當(dāng)所述第一計(jì)數(shù)器的輸出信號處于表示所述一致的狀態(tài)，且所述第二計(jì)數(shù)器的輸出信號處于表示所述不一致的狀態(tài)時(shí)，對所述第三計(jì)數(shù)器進(jìn)行復(fù)位。
9.如權(quán)利要求8所述的鎖相檢測電路，其特征在于，所述確定電路在當(dāng)所述第一計(jì)數(shù)器的輸出信號處于表示不一致的狀態(tài)時(shí)保持確定信號的狀態(tài)，而且它含有一個(gè)裝置，每次當(dāng)所述第一計(jì)數(shù)器的輸出信號被允許進(jìn)入表示所述一致的狀態(tài)時(shí)，該裝置就可在當(dāng)所述第三計(jì)數(shù)器的輸出信號處于表示所述一致的狀態(tài)時(shí)，或者當(dāng)所述第二計(jì)數(shù)器的輸出信號處于表示所述不一致的狀態(tài)時(shí)，對所述確定信號的數(shù)值進(jìn)行更新。
10.如權(quán)利要求8所述的鎖相檢測電路，其特征在于，所述確定電路含有一個(gè)裝置，該裝置可在當(dāng)所述第一計(jì)數(shù)器的輸出信號變成表示所述一致的狀態(tài)，且所述第三計(jì)數(shù)器的輸出信號處于表示所述一致的狀態(tài)、所述第二計(jì)數(shù)器的輸出信號處于表示所述一致的狀態(tài)時(shí)，通過所述反饋信號的躍變而使所述確定信號從非鎖定狀態(tài)轉(zhuǎn)變成鎖定狀態(tài)，并且可在當(dāng)所述第一計(jì)數(shù)器的輸出信號變成表示所述一致的狀態(tài)，且所述第二計(jì)數(shù)器的輸出信號處于表示所述不一致的狀態(tài)時(shí)，通過使所述反饋信號躍變而使所述確定信號處于非鎖定狀態(tài)。
11.如權(quán)利要求1至10中的任何一項(xiàng)所述的鎖相檢測電路，其特征在于所述第一計(jì)數(shù)器在所述反饋信號的上升和下降沿之一上執(zhí)行計(jì)數(shù)操作；并且當(dāng)所述第三計(jì)數(shù)器處于計(jì)數(shù)使能狀態(tài)時(shí)，它將在所述反饋信號的上升和下降沿中的另一個(gè)上執(zhí)行計(jì)數(shù)操作。
12.如權(quán)利要求8所述的鎖相檢測電路，其特征在于所述確定電路包括第一控制電路，它由含有至少第一輸入端、第二輸入端以及輸出端的邏輯電路組成，而且所述第三計(jì)數(shù)器的輸出信號和所述第二計(jì)數(shù)器的輸出信號被從所述第一輸入端和所述第二輸入端分別輸入，當(dāng)所述第三計(jì)數(shù)器的輸出信號處于第一邏輯狀態(tài)或者所述第二計(jì)數(shù)器的輸出信號處于第二邏輯狀態(tài)時(shí)，處于第二邏輯狀態(tài)的信號被從所述輸出端輸出，當(dāng)所述第三計(jì)數(shù)器的輸出信號處于第二邏輯狀態(tài)，并且所述第二計(jì)數(shù)器的輸出信號處于第一邏輯狀態(tài)時(shí)，從所述輸出端輸出處于第一邏輯狀態(tài)的信號；第二控制電路，它由含有至少一個(gè)第一輸入端、一個(gè)第二輸入端以及一個(gè)輸出端的邏輯電路組成，而且所述第一計(jì)數(shù)器的輸出信號和所述第一控制電路的輸出信號被從所述第一輸入端和所述第二輸入端分別輸入，當(dāng)所述第一計(jì)數(shù)器的輸出信號處于第一邏輯狀態(tài)并且所述第一控制電路的輸出信號處于第二邏輯狀態(tài)時(shí)，處于第一邏輯狀態(tài)的信號將被從所述輸出端輸出；選擇器，含有至少第一輸入端、第二輸入端、選擇信號輸入端以及輸出端，而且所述第二控制電路的輸出信號作為選擇信號被輸入至所述選擇信號輸入端，從分別輸入至所述第一輸入端和第二輸入端的信號中，選擇其中之一，從所述輸出端輸出；以及鎖存電路，用于將所述選擇器的輸出信號輸入至數(shù)據(jù)輸入端，并且通過輸入至?xí)r鐘輸入端的所述反饋信號來鎖存輸出所述數(shù)據(jù)輸入端的信號，其中，所述鎖存電路的輸出被反饋輸入至所述選擇器的所述第一輸入端，所述第二計(jì)數(shù)器的輸出信號被輸入至所述選擇器的所述第二輸入端，并且當(dāng)所述選擇信號為第二邏輯狀態(tài)時(shí)，所述選擇器選擇并輸出所述選擇器的所述第一輸入端上的信號，當(dāng)所述選擇信號為第一邏輯狀態(tài)時(shí)，所述選擇器選擇并輸出所述選擇器的所述第二輸入端上的信號。
13.如權(quán)利要求12所述的鎖相檢測電路，其特征在于所述第一計(jì)數(shù)器在所述反饋信號的上升和下降沿之一上執(zhí)行計(jì)數(shù)操作；當(dāng)所述第三計(jì)數(shù)器處于計(jì)數(shù)使能狀態(tài)時(shí)，它將在所述反饋信號的上升和下降沿中的另一個(gè)上執(zhí)行計(jì)數(shù)操作；并且所述鎖存電路在所述反饋信號的上升和下降沿中的另一個(gè)上鎖存所述數(shù)據(jù)輸入端上的信號。
14.一種鎖相檢測電路，其中檢測鎖相環(huán)(PLL)電路的相位鎖定，所述PLL電路產(chǎn)生具有輸入信號的一倍或預(yù)定倍數(shù)的頻率的輸出信號，該電路的特征在于包括至少一個(gè)第一和第二輸入端以及一個(gè)輸出端，其中通過用分頻值1或N(N為由所述預(yù)定倍數(shù)值所定義的2或2以上的整數(shù))對所述PLL電路的所述輸出信號進(jìn)行分頻而獲得的信號以及所述PLL電路的所述輸入信號被作為第一信號和第二信號而從所述第一輸入端和所述第二輸入端輸入；第一計(jì)數(shù)器，用于對所述第一信號進(jìn)行計(jì)數(shù)；第二計(jì)數(shù)器，用于對所述第二信號進(jìn)行計(jì)數(shù)；以及用于對當(dāng)所述第一計(jì)數(shù)器對所述第一信號計(jì)數(shù)至預(yù)定的第一數(shù)值時(shí)，所述第二計(jì)數(shù)器對所述第二信號計(jì)數(shù)至預(yù)定的第二數(shù)值的事件的發(fā)生進(jìn)行檢測的電路，該鎖相檢測電路還包括所述第二數(shù)值是由所述第一數(shù)值和所述分頻值定義出來的；第三計(jì)數(shù)器，用于對所述事件的出現(xiàn)次數(shù)進(jìn)行計(jì)數(shù)；以及確定電路，用于在當(dāng)所述第三計(jì)數(shù)器對所述事件的出現(xiàn)次數(shù)計(jì)數(shù)至預(yù)定的第三數(shù)值時(shí)，從所述輸出端輸出表示鎖定狀態(tài)的信號，其中，當(dāng)所述第一計(jì)數(shù)器對所述第一信號計(jì)數(shù)至所述第一數(shù)值，且所述第二計(jì)數(shù)器對所述第二信號計(jì)數(shù)至與所述第二數(shù)值不同的數(shù)值時(shí)，所述確定電路將輸出表示非鎖定狀態(tài)的信號。
15.一種鎖相檢測電路，其特征在于包括相位比較電路，用于根據(jù)輸出信號對參考信號與反饋信號之間的相位差進(jìn)行比較，以輸出比較結(jié)果；振蕩電路，根據(jù)所述比較結(jié)果來改變所述輸出信號的振蕩頻率；以及檢測電路，用于檢測所述反饋信號頻率與所述參考信號頻率的一致性在預(yù)定周期內(nèi)得到保持，以允許鎖定信號有效。
16.如權(quán)利要求15所述的鎖相檢測電路，其特征在于，所述檢測電路在當(dāng)所述反饋信號頻率與所述參考信號頻率相互不一致時(shí)，允許鎖定信號無效。
17.如權(quán)利要求15所述的鎖相檢測電路，其特征在于，所述檢測電路檢測所述反饋信號頻率與所述參考信號頻率在第一周期內(nèi)相互一致，并且檢測所述一致情況在所述預(yù)定周期內(nèi)得到保持，以允許鎖定信號有效。
18.如權(quán)利要求15所述的鎖相檢測電路，其特征在于，所述檢測電路含有第一計(jì)數(shù)器，用于根據(jù)所述反饋信號執(zhí)行計(jì)數(shù)操作；第二計(jì)數(shù)器，用于根據(jù)所述參考信號執(zhí)行計(jì)數(shù)操作；第三計(jì)數(shù)器，用于在當(dāng)所述第一計(jì)數(shù)器的計(jì)數(shù)值為所述第一數(shù)值并且所述第二計(jì)數(shù)器的計(jì)數(shù)值也為所述第一數(shù)值時(shí)，響應(yīng)所述反饋信號而執(zhí)行計(jì)數(shù)操作；以及確定電路，用于在當(dāng)所述第三計(jì)數(shù)器的計(jì)數(shù)值變成第二數(shù)值時(shí)，允許鎖相檢測信號變?yōu)橛行А?br> 19.如權(quán)利要求18所述的鎖相檢測電路，其特征在于，當(dāng)所述第一計(jì)數(shù)器的計(jì)數(shù)值為所述第一數(shù)值且所述第二計(jì)數(shù)器的計(jì)數(shù)值不是所述第一計(jì)數(shù)值時(shí)，所述第三計(jì)數(shù)器的計(jì)數(shù)值將被復(fù)位。
20.如權(quán)利要求18所述的鎖相檢測電路，其特征在于，當(dāng)所述第一計(jì)數(shù)器的計(jì)數(shù)值變?yōu)樗龅谝粩?shù)值時(shí)，所述第一計(jì)數(shù)器允許其輸出信號變?yōu)橛行В?dāng)所述第二計(jì)數(shù)器的計(jì)數(shù)值變?yōu)樗龅谝粩?shù)值時(shí)，所述第二計(jì)數(shù)器允許第二計(jì)數(shù)器輸出信號變?yōu)橛行А?br> 21.如權(quán)利要求18所述的鎖相檢測電路，其特征在于，還包括復(fù)位電路，用于在當(dāng)所述第一計(jì)數(shù)器輸出信號變?yōu)橛行r(shí)，對所述第一和第二計(jì)數(shù)器進(jìn)行復(fù)位。
22.如權(quán)利要求21所述的鎖相檢測電路，其特征在于，所述復(fù)位電路在當(dāng)所述第一計(jì)數(shù)器輸出信號響應(yīng)一反饋信號而變?yōu)橛行r(shí)，對所述第一和第二計(jì)數(shù)器進(jìn)行復(fù)位。
23.如權(quán)利要求18所述的鎖相檢測電路，其特征在于，所述檢測電路在當(dāng)所述第三計(jì)數(shù)器的計(jì)數(shù)值不是第二數(shù)值時(shí)，允許鎖相檢測信號變?yōu)闊o效。
24.如權(quán)利要求15所述的鎖相檢測電路，其特征在于，所述檢測電路檢測出所述反饋信號頻率與所述參考信號頻率在第一周期內(nèi)相互一致，并且檢測出所述一致的情況在所述預(yù)定周期內(nèi)被保持，從而允許鎖定信號變?yōu)橛行?，而且對所述反饋信號頻率與所述參考信號頻率在所述第一周期內(nèi)相互不一致進(jìn)行檢測，以允許所述鎖定信號變?yōu)闊o效。
全文摘要
本發(fā)明提供一種用于對PLL電路的鎖定檢測時(shí)間和非鎖定檢測時(shí)間進(jìn)行優(yōu)化的鎖相檢測電路。該電路包括:計(jì)數(shù)器21和22,用于對輸入至PLL電路10的鑒相器11的反饋信號和參考信號進(jìn)行輸入和計(jì)數(shù);比較電路23,用于輸入并比較計(jì)數(shù)器21和22的計(jì)數(shù)值,并且在當(dāng)計(jì)數(shù)器21的計(jì)數(shù)值為第一數(shù)值且計(jì)數(shù)器22的計(jì)數(shù)值也為第一數(shù)值時(shí)輸出處于有效狀態(tài)的控制信號;計(jì)數(shù)器24,用于在當(dāng)從比較電路23輸出的控制信號有效時(shí)對反饋信號計(jì)數(shù);以及確定電路25,用于在當(dāng)計(jì)數(shù)器24的計(jì)數(shù)值達(dá)到第二數(shù)值時(shí)輸出含有表示鎖定狀態(tài)的數(shù)值的輸出信號。當(dāng)計(jì)數(shù)器21的計(jì)數(shù)值為第一數(shù)值且計(jì)數(shù)器22的計(jì)數(shù)值不是第一數(shù)值時(shí),比較電路23將計(jì)數(shù)器24復(fù)位。
文檔編號H03L7/18GK1380749SQ02106050
公開日2002年11月20日 申請日期2002年4月10日 優(yōu)先權(quán)日2001年4月10日
發(fā)明者平井良能 申請人:日本電氣株式會社